KR101015125B1 - 계면반응배리어를 구비한 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 텅스텐실리사이드막 텅스텐질화막이 적층된 배리어막 공정시 텅스텐실리사이드막과 텅스텐질화막간의 Si-N 반응을 억제할 수 있는 반도체소자의 제조 방법 및 게이트 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 게이트 제조 방법은 폴리실리콘막과 텅스텐막 사이에 계면반응배리어로서 텅스텐실리사이드막과 텅스텐질화막을 차례로 형성하되, 포스트퍼지공정을 생략하거나,텅스텐실리사이드막 형성 후 텅스텐질화막 형성전까지 소요되는 지연시간(Delay time) 단축, 텅스텐실리사이드막 형성후 텅스텐질화막 형성전에 세정공정을 진행, 텅스텐질화막 증착시 비정질을 유지하는 최소 질소 함량 및 최소 두께로 증착하는 것을 각각 또는 조합하므로써, 본 발명은 텅스텐실리사이드막과 텅스텐질화막간 계면의 Si-N 반응을 최소화하여 계면 저항값을 낮춤으로서 트랜지스터의 RC 지연을 억제하여 고속 소자의 요구 특성을 만족시킬 수 있다.
텅스텐폴리게이트, 계면반응배리어, 텅스텐질화막, 텅스텐실리사이드막, 계면저항

Description

계면반응배리어를 구비한 반도체장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE WITH INTERFACE BARRIER}
본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 계면반응 배리어를 구비하는 반도체장치 제조 방법에 관한 것이다.
반도체 메모리 장치 제조 공정시 게이트, 비트라인, 금속배선과 같은 배선층의 RC 지연(Resistance Capacitance delay)의 영향에 의하여 유발되는 신호지연(signal delay) 현상 때문에 최근 고속 동작 속도를 요구하는 메모리 장치 공정시 새로운 배선물질과 구조가 요구되고 있다.
특히, 게이트는 RC 지연의 영향을 줄이기 위하여 폴리실리콘막과 텅스텐막이 적층된 구조(W/poly-Si)와 같은 폴리메탈게이트(poly metal gate) 구조가 제시되고 있는데, 텅스텐막이 사용되는 구조는 텅스텐폴리게이트 구조라 하며, 텅스텐폴리게이트 구조는 폴리실리콘막, 배리어막 및 텅스텐막의 순서로 적층된 구조(W/Barrier metal/poly silicon)이다.
이와 같은 텅스텐폴리게이트 구조에서 배리어막은 후속 열공정시 텅스텐막과 폴리실리콘막간의 계면 반응을 억제하기 위한 계면반응배리어이다.
텅스텐폴리게이트 구조에서 배리어막은 텅스테질화막(WN) 또는 텅스텐실리사이드막(WSi)과 텅스텐질화막(WN)의 적층 구조(WSi/WN)를 사용하고 있다.
도 1은 종래기술에 따른 배리어막 종류에 따른 계면저항(Kelvin Rc) 측정 결과로서, 도면부호 'A'는 폴리실리콘막과 텅스텐막 사이에 텅스텐질화막이 삽입된 경우이고, 도면부호 'B'는 폴리실리콘막과 텅스텐막 사이에 텅스텐실리사이드막과 텅스텐질화막이 삽입된 경우이다.
도 1을 참조하면, 텅스텐질화막만 삽입한 경우(도면부호 'A' 참조)에는 계면저항이 높게 관찰된다. 그 이유는 텅스텐질화막과 폴리실리콘막간에 유전층인 Si-N 반응(Silicon-Nitrogen reaction)이 유발되기 때문이다.
반면에, 텅스텐실리사이드막과 텅스텐질화막을 적층한 경우(도면부호 B 참조)에는 상대적으로 Si-N 반응이 억제되기 때문에 계면 저항이 작게 관찰된다.
도 1의 결과로부터 알 수 있듯이, 고속 동작 요구 특성에 적합한 배리어막은 텅스텐실리사이드막과 텅스텐질화막을 적층한 경우라고 볼 수 있다.
그러나, 텅스텐실리사이드막과 텅스텐질화막이 적층된 배리어막의 경우, 후속 열공정 후 단면 주사전자현미경(TEM) 사진을 보면 Si-N 반응이 충분히 억제되지 않음을 알 수가 있다(도 2 참조).
도 2는 텅스텐실리사이드막과 텅스텐질화막이 적층된 배리어막이 삽입된 게이트의 후속 열공정후의 단면 주사전자현미경 사진이다.
도 2를 참조하면, 후속 열공정에 의해 텅스텐실리사이드막과 텅스텐질화막의 계면에서 반응이 발생되는데, 예컨대 WSiN 반응과 Si-N 반응이 일어난다. WSiN 반응은 금속성(Metallic) 반응이므로 계면저항 증가에 영향을 미치지 않으나 Si-N 반응은 유전층 반응이므로 계면저항 증가에 영향을 미친다.
Si-N 반응은 후속 열공정시 텅스텐실리사이드막의 응집(agglomeration)에 의해 발생된다. 이는 후속 열공정시 텅스텐실리사이드막이 하부의 폴리실리콘막으로부터 'Si'을 공급받으면서 상(phase)이 변하면서 발생된 결과이다. 이 경우 발생하는 막 응력(film stress)을 완화하기 위하여 텅스텐실리사이드막은 응집하게 된다.
이와 같이, 응집된 텅스텐실리사이드막 사이의 빈 공간 사이로는 폴리실리콘막과 텅스텐질화막이 직접 촉하는 계면이 존재하게 되어 유전층인 Si-N 반응이 발생하게 되는 것이다.
도 2의 결과로부터 알 수 있듯이, 텅스텐실리사이드막과 텅스텐질화막이 적층된 배리어막을 사용하더라도 텅스텐실리사이드막의 응집에 의해 텅스텐질화막과 폴리실리콘 사이에서 Si-N 반응이 유발되어 계면 저항이 증가하게 되는 문제가 발생한다. 이는 트랜지스터의 RC 지연을 유발하게 되어 고속동작을 요구하는 반도체장치의 특성을 만족하지 못하게 되는 문제를 초래하게 된다.
상술한 문제들은 게이트 공정에 한정되지 않고, 텅스텐실리사이드막과 텅스텐막이 적층된 배리어막을 적용하는 금속배선, 비트라인 공정 등 반도체장치의 배선 공정에서도 발생하고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 텅스텐실리사이드막 텅스텐질화막이 적층된 배리어막 공정시 텅스텐실리사이드막과 텅스텐질화막간의 Si-N 반응을 억제할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 제1막을 형성하는 단계; 상기 제1막 상에 텅스텐소스가스와 실리콘소스가스를 동시에 주입하여 텅스텐실리사이드막을 형성하는 단계; 상기 실리콘소스가스를 추가로 흘려주는 포스트 퍼지(Post purge)를 생략하면서 상기 텅스텐실리사이드막 상에 비정질의 텅스텐질화막을 형성하는 단계; 및 상기 텅스텐질화막 상에 제2막을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 텅스텐질화막 형성시 비정질을 유지하는 최소 질소 함량을 갖도록 증착하거나, 비정질을 유지하는 최소 두께를 갖도록 증착하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 제1막을 형성하는 단계; 상기 제1막 상에 포스트 퍼지 없이(Post purge free) 텅스텐실리사이드막을 형성하는 단계; 상기 텅스텐실리사이드막 상에 질소 함량이 5∼10%인 비정질의 텅스텐질화막을 형성하는 단계; 및 상기 텅스텐질화막 상에 제2막을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 텅스텐질화막을 형성하기 전에 상기 텅스텐실리사이드막 표면의 자연산화막을 제거하기 위한 세정 공정을 진행하는 것을 특징으로 하며, 상기 텅스텐질화막 형성시 상기 비정질을 유지하는 최소 두께는, 10∼50Å 두께인 것을 특징으로 한다.
본 발명은 텅스텐실리사이드막과 텅스텐질화막이 적층된 배리어막을 사용하는 게이트공정시 텅스텐실리사이드막 증착 후 포스트퍼지를 생략하거나 텅스텐질화막의 질소함량 및 두께를 최소화한다. 이에 따라 텅스텐실리사이드막과 텅스텐질화막간 계면의 Si-N 반응을 최소화하여 계면 저항값을 낮춤으로서 트랜지스터의 RC 지연을 억제하여 메모리장치의 고속동작 특성을 만족시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예들은 텅스텐실리사이드막과 텅스텐질화막이 적층된 계면반응배리어막을 적용하는 반도체장치 제조 공정시 배리어막 기능을 유지하면서 텅스텐실리사이드막과 텅스텐질화막간의 Si-N 반응을 억제하여 계면저항을 감소시킬 수 있는 방법이다.
도 3a는 본 발명의 실시예에 따른 배리어막을 구비하는 반도체장치의 구조를 도시한 도면이다.
도 3a를 참조하면, 기판(31) 상에 절연막(32)이 형성되고, 절연막(32) 상에 제1막(33)과 제2막(35)이 적층된다. 제1막(33)은 폴리실리콘막(Poly-Si) 또는 폴리실리콘저마늄막(Poly-Si Ge) 등의 실리콘이 주성분인 막을 포함할 수 있고, 제2막(35)은 텅스텐막(W), 루테늄막(Ru), 알루미늄막(Al), 백금막(Pt) 등의 금속막을 포함할 수 있다.
제1막(33)과 제2막(35) 사이에는 제1막(33)과 제2막(35)간 계면반응배리어 물질로서 배리어막이 삽입되는데, 텅스텐실리사이드막(WSi, 34A)과 텅스텐질화막(WN, 34B)의 적층구조가 삽입된다.
도 3a의 반도체장치는 게이트(Gate)를 도시한 것이다.
위와 같은 반도체장치에서 텅스텐실리사이드막(34A)과 텅스텐질화막(34B)간의 Si-N 반응을 억제하기 위한 방법의 하나는 텅스텐실리사이드막 증착시 공정 조건을 조절하므로써 가능하고, 다른 하나의 방법은 텅스텐질화막 증착시 공정 조건을 조절하므로써 가능하다.
(제1실시예)
먼저, 텅스텐실리사이드막 증착시 공정조건 조절에 의해 Si-N 반응을 억제하는 방법을 살펴보기로 한다.
텅스텐실리사이드막은 텅스텐소스가스와 실리콘소스가스를 이용한 저압화학기상증착법(Low pressure Chemical Vapor Deposotion; LPCVD)을 이용하여 증착하는데, 텅스텐소스가스는 WF6 가스를 사용할 수 있고, 실리콘소스가스는 디클로로실레인(SiH2Cl2)을 소스로 사용하는 방식과 모노실레인(SiH4)을 소스로 사용하는 방식이 있다.
위 실리콘소스가스의 종류에 따른 방식 모두 각기 텅스텐소스가스와 실리콘소스간의 반응에 의하여 텅스텐실리사이드막을 증착한다.
일반적으로, 텅스텐실리사이드막 증착 방식은 텅스텐소스가스와 실리콘소스의 반응을 마친 후 동일 온도에서 실리콘소스가스를 추가로 일정 시간 흘려주어 표면에 실리콘을 얇게 캡핑하는 포스트 퍼지(Post purge) 공정을 적용한다. 포스트퍼지 공정은 주로 모노실레인(SiH4)을 이용하므로, 'SiH4 포스트퍼지'라고도 한다.
이와 같은 포스트퍼지 공정은 막이 대기에 노출될 경우의 표면 산화를 억제하고, 후속 열공정시 발생하는 텅스텐실리사이드막의 열응력(thermal stress)을 억제하기 위함이다. 그러나, 포스트 퍼지공정을 적용하는 경우 텅스텐실리사이드막 표면에서 실리콘이 과도하게 분포하게 되어 텅스텐실리사이드막 표면의 고농도 실리콘과 텅스텐질화막의 분해된 질소간의 Si-N 반응이 촉진되는 문제가 유발된다.
따라서, 본 발명은 텅스텐실리사이드막 증착시 Si-N 반응을 최소화하기 위해포스트 퍼지 공정을 생략하여(이를 '포스트퍼지프리(Post purge free)'라 약칭함) 텅스텐실리사이드막 표면에서 실리콘이 과도하게 분포하는 것을 억제한다. 이 경 우, 텅스텐실리사이드막 표면에 발생하는 자연 산화막에 의한 문제는 텅스텐실리사이드막 증착후 텅스텐질화막 증착 시간까지 걸리는 지연시간(delay time)을 최소화하거나(2시간 이내), 자연산화막을 제거하는 세정(cleaning) 공정을 진행하므로써 방지할 수 있다. 바람직하게, 지연시간은 1초∼2시간 범위 내에서 설정하고, 세정공정은 습식케미컬을 이용한 습식세정을 이용한다.
이와 같이, 포스트 퍼지 공정을 생략하면, 텅스텐실리사이드막 표면에서 과도하게 분포하는 실리콘을 감소시킬 수 있고, 이로써 텅스텐실리사이드막 표면의 고농도 실리콘과 텅스텐질화막의 분해된 질소간의 Si-N 반응을 억제할 수 있다.
아울러, 포스트 퍼지 공정을 생략하면서 텅스텐실리사이드막 증착후 텅스텐질화막 증착 시간까지 걸리는 지연시간(delay time)을 최소화하거나(2시간 이내), 자연산화막을 제거하는 세정(cleaning) 공정을 진행하므로써 텅스텐실리사이드막 표면에 생성되는 자연산화막을 억제할 수 있다.
다른 방법으로서, Si-N 반응을 최소화하도록 실리콘의 농도를 낮추기 위해 텅스텐실리사이드막 증착시 실리콘에 대한 텅스텐의 비율(W/Si ratio)을 높이는 경우(텅스텐소스 또는 실리콘소스의 유량을 변화시킴)도 가능하나, 이 경우에는 텅스텐실리사이드막과 텅스텐질화막간의 금속성 WSiN 반응이 억제되어 계면 저항이 오히려 증가하는 문제가 발생한다.
(제2실시예)
다음으로, 텅스텐질화막 증착시 공정조건 조절에 의해 Si-N 반응을 억제하는 방법을 살펴보기로 한다.
텅스텐질화막의 상(Phase)은 내부 질소(N)의 함유량에 따라 서로 다른 상을 갖고 있다. 질소의 함량이 10% 이하인 경우 텅스텐막에 가까운 α-W 또는 β-W 결정상을 갖고, 질소의 함량이 10∼50%인 경우 비정질 특성을 갖게 되어 배리어막 특성을 갖는다. 반면 질소의 함량이 50%보다 클 경우에는 W2N, WN의 결정상을 갖게 된다. 결국, 텅스텐질화막은 질소의 함량이 증가할수록 α-W → β-W → 비정질 WNx(N함량 10∼50%) → 결정질 W2N → 결정질 WN이 된다.
따라서, 텅스텐질화막의 비정질 특성을 유지하면서 하부 텅스텐실리사이드막의 실리콘과 반응을 최소화하기 위해서는 비정질특성을 유지하는 최소 질소 함량, 예컨대 5∼10% 범위의 질소 함량을 갖는 텅스텐질화막을 증착하면 된다.
한편, 텅스텐질화막의 비정질 특성을 유지하면서 하부 텅스텐실리사이드막의 실리콘과 반응을 최소화하기 위해서 텅스텐질화막의 두께를 조절하는 경우도 가능하다.
예컨대, 텅스텐질화막은 10∼50Å 두께를 갖는 경우 5∼10% 범위의 질소 함량을 갖는 텅스텐질화막과 동일한 효과를 얻을 수 있다. 이와 같이 10∼50Å 두께는 비정질특성을 유지하는 최소 두께이다.
상술한 바에 따르면, 텅스텐질화막 증착시 비정질특성을 유지하는 최소 질소함량, 최소 두께 또는 최소 질소함량과 최소 두께를 동시에 만족하는 경우 텅스텐질화막의 비정질 특성을 유지하면서 하부 텅스텐실리사이드막의 실리콘과 Si-N 반 응을 최소화할 수 있다. 바람직하게, 최소 질소함량은 5∼10% 범위이고, 최소 두께는 10∼50Å이다.
(제3실시예)
다음으로, 텅스텐실리사이드막 증착시 공정조건과 텅스텐질화막 증착시 공정 조건을 동시에 조절하므로써도 Si-N 반응을 억제할 수 있다.
텅스텐실리사이드막 증착시에 포스트 퍼지 공정을 생략하고, 텅스텐질화막 증착시에는 비정질특성을 유지하는 최소 질소 함량 또는 최소 두께를 갖도록 하거나 최소 질소 함량 및 최소 두께를 동시에 만족시키도록 한다.
먼저, 포스트퍼지공정을 생략하므로써 텅스텐실리사이드막 표면에서 실리콘이 과도하게 분포하는 것을 억제한다. 이 경우, 텅스텐실리사이드막 표면에 발생하는 자연 산화막에 의한 문제는 텅스텐실리사이드막 증착후 텅스텐질화막 증착 시간까지 걸리는 지연시간(delay time)을 최소화하거나(2시간 이내), 자연산화막을 제거하는 세정(cleaning) 공정을 진행하므로써 방지할 수 있다. 바람직하게, 지연시간은 1초∼2시간 범위 내에서 설정하고, 세정공정은 습식케미컬을 이용한 습식세정을 이용한다.
다음으로, 텅스텐질화막 증착시에는 텅스텐질화막의 비정질 특성을 유지하면서 하부 텅스텐실리사이드막의 실리콘과 반응을 최소화하기 위해서는 비정질특성을 유지하는 최소 질소 함량, 예컨대 5∼10% 범위의 질소 함량을 갖는 텅스텐질화막을 증착하면 된다.
또한, 텅스텐질화막의 비정질 특성을 유지하면서 하부 텅스텐실리사이드막의 실리콘과 반응을 최소화하기 위해서 텅스텐질화막의 두께를 10∼50Å 두께를 갖도록 한다.
위와 같이, 포스트퍼지공정을 생략하면서 텅스텐질화막 증착시 최소 질소 함량, 최소 두께 또는 최소질소함량과 최소두께를 동시에 조절하는 경우에 Si-N 반응을 더욱 억제할 수 있다.
상술한 바에 따르면, 본 발명은 텅스텐실리사이드막과 텅스텐질화막이 적층된 배리어막 제조시에, 포스트퍼지 공정을 생략하는 제1실시예, 텅스텐질화막 증착시 비정질을 유지하는 최소 질소 함량 및/또는 최소 두께를 갖도록 조절하는 제2실시예를 적용하므로써 텅스텐실리사이드막과 텅스텐질화막간 계면에서의 Si-N 반응을 억제할 수 있다. 또한, 제1실시예와 제2실시예를 혼용하는 경우에는 Si-N 반응의 억제효과가 더욱 증대된다.
도 3b은 본 발명의 실시예에 따른 SiH4 포스트퍼지공정을 생략하고 텅스텐질화막 증착시 최소 질소 함량을 갖도록 한 경우의 단면 전자현미경사진이다.
도 3b을 참조하면, 텅스텐실리사이드막(WSix)과 텅스텐질화막(WN)간 계면 전체에 걸쳐 뚜렷한 WSiN 반응이 발생됨을 알 수 있다. 부연하면, 텅스텐실리사이드막의 오픈된 공간이 존재하지 않고, 텅스텐실리사이드막이 매우 균일하고 고르게 형성되어 있음을 알 수 있다.
도 4는 텅스텐실리사이드막 및 텅스텐질화막의 여러 공정 조건별로 공정을 진행 한 후, 트랜지스터의 전기적인 신호지연특성을 측정한 결과이다.
도 4에서 도면부호 A는 종래방식(텅스텐실리사이드막 증착, SiH4 포스트퍼지 및 텅스텐질화막 증착의 순서로 진행)이고, B는 A보다 텅스텐실리사이드막의 실리콘함량을 증가시킨 경우이며, C는 A보다 텅스텐질화막의 질소함량을 감소시킨 경우이다. 그리고, D는 텅스텐실리사이드막 증착시 SiH4 포스트퍼지를 생략하면서 텅스텐질화막 증착시 질소함량을 감소시킨 경우이고, E는 텅스텐실리사이드막 증착시 SiH4 포스트퍼지를 생략한 경우이며, F는 A보다 텅스텐실리사이드막의 텅스텐함량을 증가시킨 경우이고, G는 A보다 텅스텐질화막의 두께를 감소시킨 경우이다.
도 4를 참조하면, 텅스텐실리사이드막 증착시 실리콘 함량을 증가시킨 경우(도면부호 'B' 참조), 텅스텐실리사이드막 증착시 텅스텐함량을 증가시킨 경우(도면부호 F) 및 텅스텐질화막의 두께를 감소시킨 경우(도면부호 G)에는 지연값이 오히려 증가하였다.
이에 반해, 텅스텐실리사이드막 증착 후 SiH4 포스트퍼지 공정을 생략한 경우(도면부호 E 참조), 텅스텐질화막 증착 시 질소함량을 감소시킨 경우(도면부호 C 참조), 텅스텐실리사이드막 증착후 SiH4 포스트 퍼지 공정을 생략하면서 텅스텐질화막 증착시 질소함량을 감소시킨 경우(도면부호 'D' 참조)는 지연값이 현저히 감소함을 알 수 있다. 특히, 텅스텐실리사이드막 증착후 SiH4 포스트 퍼지 공정을 생략 하면서 텅스텐질화막 증착시 질소함량을 감소시킨 경우(도면부호 'D' 참조)는 포스트퍼지를 생략한 경우 및 질소함량을 감소시킨 경우보다 더욱 지연값이 감소함을 알 수 있다. 한편, E의 조건에 G의 조건을 추가하는 경우에도 추가적인 지연감소를 기대할 수 있다.
도 5는 텅스텐실리사이드막 증착시 SiH4 포스트퍼지 생략 유무에 따른 XPS 분석결과이다. 도 5의 결과는 스퍼터전(before sputter)과 스퍼터후(after sputter)의 Si2p 화학분포(Chemical contribution)를 도시한 도면이다.
Si2p 화학분포관점에서 보면, 포스트퍼지를 생략한 시편(R3 SiH4 Skip)의 경우 나머지 경우(R3 base, M7 base)보다 W-Si 스피시즈(Species)는 적으며, Si-O 스피시즈는 상대적으로 높게 관찰됨을 알 수 있다. 여기서, 'R3 base 및 M7 base'는 편의상 'R3 SiH4 Skip'와 비교하기 위해 마련된 시편이다.
표1은 스퍼터후의 원자농도를 비교한 표이다.
시편 O1s Si2p W4f
R3 base 45.6 49.2 5.2
R3 SiH4 skip 48.0 46.8 5.3
M7 base 45.9 48.9 5.2
원자농도(Atomic concentration, %) 관점에서 보면, 포스트퍼지를 생략한 시편(R3 SiH4 skip)의 경우는 Si2p 원자농도가 상대적으로 적으며 O1s 함량은 높은 것으로 나타남을 알 수 있다.
도 5 및 표1의 결과부터 알 수 있듯이, 포스트 퍼지 진행시 표면의 산화종(Oxidized species) 형성을 다소 억제하고 있음을 알 수 있다.
도 6a는 SiH4 포스트퍼지를 진행한 경우의 질소 및 산소의 축적결과를 나타낸 도면이고, 도 6b는 SiH4 포스트퍼지를 진행한 경우의 텅스텐실리사이드막과 텅스텐질화막간 계면에서 텅스텐실리사이드막이 오픈된 지역의 실리콘피크(Si peak)를 비교해 본 결과이다.
도 6a를 참조하면, 질소의 경우는 텅스텐실리사이드막까지는 침투하지 않는 것으로 관찰되나, 산소의 경우는 텅스텐실리사이드막에 축적(Pile up)되어 있는 경향성을 보이고 있다.
도 6b에 도시된 것처럼, 텅스텐실리사이드막과 텅스텐질화막간 계면에서 텅스텐실리사이드막이 오픈된 지역의 실리콘피크(Si peak)를 비교해 본 결과, 서로 다른 모양이 나타나고 있다. 즉, 텅스텐실리사이드막이 오픈된 지역에서는 WSiN 층이 정상적으로 형성되지 않음을 알 수 있다.
도 7a는 SiH4 포스트퍼지를 생략한 경우의 질소 및 산소의 축적결과를 나타낸 도면이고, 도 7b는 SiH4 포스트퍼지를 생략한 경우의 텅스텐실리사이드막과 텅스텐질화막간 계면에서 텅스텐실리사이드막이 오픈된 지역의 실리콘피크(Si peak)를 비교해 본 결과이다.
도 7a를 참조하면, 질소의 경우는 도 6a와 비교하여 미미하게 관찰되고 있다. 또한, WSiN층을 기준으로 비교적 넓게 분포하고 있다.
산소의 경우는 텅스텐실리사이드막을 제외한 지역에서 비교적 넓게 관찰되고 있다.
도 7b에 도시된 것처럼, 텅스텐실리사이드막과 텅스텐질화막간 계면에서 텅스텐실리사이드막이 오픈된 지역의 실리콘피크(Si peak)를 비교해 본 결과, 텅스텐실리사이드막이 오픈된 지역에서도 WSiN 층이 정상적으로 균일하게 형성되고 있음을 알 수 있다.
도 8은 SiH4 포스트퍼지 생략 유무 및 질소플로우율에 의한 RO(Ring Oscillator) 지연(Delay)을 비교한 도면이다. 도 8에서, 'SiH4 flow/WNx:N2 30sccm, 70Å'는 포스트퍼지를 진행한 경우이다. 'SiH4 skip/WNx:N2 20sccm, 40Å', 'SiH4 skip/WNx:N2 25sccm, 40Å' 및 'SiH4 skip/WNx:N2 25sccm, 70Å'는 포스트퍼지를 생략하고 질소를 플로우한 경우이다.
도 8을 참조하면, 포스트퍼지를 생략하고 질소를 플로우한 경우가 포스트퍼지를 진행한 경우에 비해 10ps 정도 지연을 개선시킴을 알 수 있다.
본 발명은 게이트공정외에 텅스텐실리사이드막과 텅스텐질화막을 배리어막으로 사용하는 비트라인, 금속배선 또는 비휘발성 메모리 장치 제조 방법에도 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 배리어막 종류에 따른 계면저항 측정 결과.
도 2는 텅스텐실리사이드막과 텅스텐질화막이 적층된 배리어막이 삽입된 게이트의 후속 열공정후의 단면 주사전자현미경 사진.
도 3a는 본 발명의 실시예에 따른 반도체장치의 구조를 도시한 도면.
도 3b은 SiH4 포스트퍼지공정을 생략하고 텅스텐질화막 증착시 최소 질소 함량을 갖도록 한 경우의 단면 전자현미경사진.
도 4는 텅스텐실리사이드막 및 텅스텐질화막의 여러 공정 조건별로 공정을 진행 한 후 트랜지스터의 전기적인 신호지연특성을 측정한 결과.
도 5는 텅스텐실리사이드막 증착시 SiH4 포스트퍼지 생략 유무에 따른 XPS 분석결과.
도 6a는 SiH4 포스트퍼지를 진행한 경우의 질소 및 산소의 축적결과를 나타낸 도면.
도 6b는 SiH4 포스트퍼지를 진행한 경우의 텅스텐실리사이드막과 텅스텐질화막간 계면에서 텅스텐실리사이드막이 오픈된 지역의 실리콘피크(Si peak)를 비교해 본 결과.
도 7a는 SiH4 포스트퍼지를 생략한 경우의 질소 및 산소의 축적결과를 나타낸 도면.
도 7b는 SiH4 포스트퍼지를 생략한 경우의 텅스텐실리사이드막과 텅스텐질화막간 계면에서 텅스텐실리사이드막이 오픈된 지역의 실리콘피크(Si peak)를 비교해 본 결과.
도 8은 SiH4 포스트퍼지 생략 유무 및 질소플로우율에 의한 RO 지연을 비교한 도면이다.

Claims (22)

  1. 제1막을 형성하는 단계;
    상기 제1막 상에 텅스텐소스가스와 실리콘소스가스를 동시에 주입하여 텅스텐실리사이드막을 형성하는 단계;
    상기 실리콘소스가스를 추가로 흘려주는 포스트 퍼지(Post purge)를 생략하면서 상기 텅스텐실리사이드막 상에 비정질의 텅스텐질화막을 형성하는 단계; 및
    상기 텅스텐질화막 상에 제2막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 텅스텐질화막을 형성하기 전에,
    세정(Cleaning) 공정을 진행하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 텅스텐실리사이드막 형성후 텅스텐질화막 형성전까지 소요되는 지연시간(Delay time)을 단축시키는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 지연시간은 1초∼2시간 범위 내에서 설정하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 텅스텐질화막 형성시, 질소 함량이 5∼10%을 갖도록 하여 증착하는 반도체장치 제조 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 텅스텐질화막 형성시, 10∼50Å 두께를 갖도록 하여 증착하는 반도체장치 제조 방법.
  8. 삭제
  9. 제1항에 있어서,
    상기 제1막은 폴리실리콘막을 포함하고, 상기 제2막은 텅스텐막을 포함하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 텅스텐실리사이드막은, 저압화학기상증착법(LPCVD)을 이용하여 증착하는 반도체장치 제조 방법.
  11. 제1항에 있어서,
    상기 실리콘소스가스는 디클로로실레인(SiH2Cl2) 또는 실레인(SiH4) 중 어느 하나를 포함하는 반도체장치 제조 방법.
  12. 제1항에 있어서,
    상기 텅스텐질화막은,
    물리기상증착법(PVD) 또는 원자층증착법(ALD) 중에서 선택된 어느 하나의 증착법을 이용하여 증착하는 반도체장치 제조 방법.
  13. 제1막을 형성하는 단계;
    상기 제1막 상에 포스트 퍼지 없이(Post purge free) 텅스텐실리사이드막을 형성하는 단계;
    상기 텅스텐실리사이드막 상에 질소 함량이 5∼10%인 비정질의 텅스텐질화막을 형성하는 단계; 및
    상기 텅스텐질화막 상에 제2막을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  14. 제13항에 있어서,
    상기 텅스텐질화막을 형성하기 전에,
    상기 텅스텐실리사이드막 표면의 자연산화막을 제거하기 위한 세정 공정을 진행하는 반도체장치 제조 방법.
  15. 삭제
  16. 제13항에 있어서,
    상기 텅스텐질화막 형성시, 10∼50Å 두께를 갖도록 하는 반도체장치 제조 방법.
  17. 제13항에 있어서,
    상기 텅스텐실리사이드막 형성후 텅스텐질화막 형성전까지 소요되는 지연시간(Delay time)을 단축시키는 반도체장치 제조 방법.
  18. 제17항에 있어서,
    상기 지연시간은 1초∼2시간 범위 내에서 설정하는 반도체장치 제조 방법.
  19. 제13항에 있어서,
    상기 제1막은 폴리실리콘막을 포함하고, 상기 제2막은 텅스텐막을 포함하는 반도체장치 제조 방법.
  20. 제13항에 있어서,
    상기 텅스텐실리사이드막은, 저압화학기상증착법(LPCVD)을 이용하여 증착하는 반도체장치 제조 방법.
  21. 제13항에 있어서,
    상기 텅스텐실리사이드막은, 텅스텐소스가스와 실리콘소스가스를 동시에 주입하여 형성하고, 상기 실리콘소스가스는 디클로로실레인(SiH2Cl2) 또는 실레인(SiH4) 중 어느 하나를 포함하는 반도체장치 제조 방법.
  22. 제13항에 있어서,
    상기 텅스텐질화막은,
    물리기상증착법(PVD) 또는 원자층증착법(ALD) 중에서 선택된 어느 하나의 증착법을 이용하여 증착하는 반도체장치 제조 방법.
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