TWI362719B - Method for fabricating semiconductor device with interface barrier - Google Patents
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Description
1362719 • t 九、發明說明： 交互參考之相關申請書 本發明係主張2 0 0 8年3月2 1日所申請之韓國專利申 請案第2008-0026422號之優先權，在此將其全文完全納入 參考。 【發明所屬之技術領域】 本發明係關於一種製造半導體元件的方法，以及更特 別地，爲一種製造具有介面障壁之半導體元件相互連接線 的方法。 【先前技術】 最近，由於相互連接線（如閘極線、位元線、和金屬線） 之電阻-電容（RC)延遲所造成的訊號延遲，增加用在高速半 導體記憶體元件之相互連接線的新材料和結構之需求。 特別地，爲了減少RC延遲的效應，已提出一種多晶 矽金屬閘極結構，其中閘極係具有多晶矽層和鎢層之多重 層結構，即依序堆疊的W/多晶S i結構。採用鎢之多晶矽 金屬閘極結構稱爲鎢多晶矽閘極結構。 在此鎢多晶矽閘極結構中，障壁層係用以抑制鎢層和 多晶矽層之間的介面反應之介面障壁。氮化鎢（WN)層或具 有矽化鎢（WSi)層和WN層之多重層結構係被用以當作鎢多 晶矽閘極結構之障壁層。 第1圖爲根據一種傳統鎢多晶矽閘極結構之障壁層， 在層之間所量測的凱文接觸電阻（Kelvin Rc)。參考符號’A’ 表示鎢多晶矽閘極結構的凯文接觸電阻，其中氮化鎢層係 1362719
* I 插在多晶矽層和鎢層之間，而參考符號’ B ’表示鎢多晶矽閘 極結構的凱文接觸電阻，其中矽化鎢層和氮化鎢層係插在 多晶矽層和鎢層之間。 參考第1圖，對於只有氮化鎢層被插在多晶矽層和鎢 • 層之間的案例A中，可以觀察到介面電.阻很高。這是因爲 _ 矽·氮（S i - N )反應係在氮化鎢層和多晶矽層之間引起。相較 之下，在使用矽化鎢層當作障壁層之案例B中，Si-N反應 稍微會受到抑制。 • 根據第1圖中所示之量測結果，可以看到具有矽化鎢 層和氮化鎢層之多重層障壁可以適用於具有高速性能之記 憶體元件。但是，在執行後續的熱處理之後，可以從顯微 ' 視圖（參見第2圖）觀察到具有矽化鎢層和氮化鎢層之多重 - 層障壁並不能充分抑制S i ·Ν反應。 -第2圖爲在執行後續的熱處理之後具有矽化鎢層和氮 化鎢層之多重層障壁的鎢多晶矽閘極結構之顯微視圖。 參考第2圖，後續的熱處理在矽化鎢層和氮化鎢層之 ® 間的介面引起反應。例如，在介面會發生WSiN反應和Si-N 反應。WSiN反應不會影響介面電阻，因爲其係金屬反應。 但是，Si-N反應會使介面電阻增加，因爲其係介電質反應。
Si-N反應係由於矽化鎢層在後續的熱處理期間之附聚 作用而發生。這是因爲在後續的熱處理期間，當矽（Si)從下 面的多晶矽層擴散進入矽化鎢層時，使矽化鎢層發生相變 換，以及因而產生的矽化鎢層附聚以釋放由該相變換所造 成的膜應力。在此方式下，在已附聚之矽化鎢層之間的空 1362719 間中，存有直接與矽化鎢層和氮化鎢層兩者接觸之介面， 因此會引起Si-N介電質反應。 如第2圖所示，即使使用具有矽化鎢層和氮化鎢層之 多重層障壁，也會在氮化鎢層和多晶矽層之間發生矽化鎢 層的附聚作用，造成Si-N反應，結果使介面電阻增加。此 導致電晶體的RC延遲，使其變得很難滿足高速記憶體的 要求。 此由矽化鎢的附聚作用所造成的S i -N反應並不限於閘 極形成製程，也會發生在其他採用具有矽化鎢層和氮化鎢 層之多重層障壁的線形成製程期間，例如，金屬線形成製 程或位元線形成製程。 【發明內容】 本發明的實施例係關於一種製造半導體元件的方法， 其可以在形成具有矽化鎢層和氮化鎢層之多重層障壁的製 程期間，抑制矽化鎢層和氮化鎢層之間的S i -N反應。 根據本發明之觀點，本發明係提供一種製造半導體記 憶體元件的方法。該方法包含：形成第一層；同時注入鎢 源氣體和矽源氣體，以在第一層之上形成矽化鎢層：在矽 化鎢層之上形成氮化鎢層，其中不用執行額外供應矽源氣 體的後氣流淨化（post purge)製程；及在氮化鎢層之上形成 第二層。 根據本發明之另一觀點，本發明係提供一種製造半導 體記憶體元件的方法。該方法包含：形成第一層；透過無 後氣流淨化製程’在第一層之上形成矽化鎢層；在矽化鎢 1362719 層之上形成氮化鎢層，該氮化鎢層具有最小氮含量，而厚 度則允許氮化鎢保持非晶特性；及在該氮化鎢層之上形成 桌一層。 【實施方式】 • 本發明之特定實施例係關於一種方法，其係能夠藉由 抑制砂化鎢層和氮化鎢層之間的S i - Ν反應減少介面電阻， 以及在製造半導體元件時採用具有矽化鎢層和氮化鎢層之 多重層介面障壁，保持障壁功能之方法。 Φ 第3A圖爲根據本發明實施例包含障壁層之半導體元 件的剖面圖。 參考第3A圖，絕緣層32係形成在基板31上，而第一 ' 層3 3和第二層3 5係配置在絕緣層3 2之上。在本實施例 - 中，基板31係半導體材料，如矽。第一層33可包含主要 .由矽所製成的膜層，例如，多晶矽或多晶矽鍺（Poly-Si Gep 第二層35可包含由鎢（W)，釕（Ru)，鋁（A1)，鉑（Pt)，或類 似金屬所製成的金屬層。 Φ 障壁層係插在第一層33和第二層35之間’而且當作 抑制第一和第二層33和35之間的介面反應之障壁。該障 壁層可爲矽化鎢（WSi)層34A和氮化鎢（WN)層34B之多重 層結構。 特別地，第3 A圖爲根據本發明之半導體元件的鎢多晶 矽閘極結構。爲了抑制半導體元件中矽化鎢層3 4 A和氮化 鎢層34B之間的Si-N反應’在此提出兩種發明方法。一種 方法係沉積矽化鎢層3 4 A期間控制製程條件，而另一種方 1362719 法係沉積氮化鎢層34B期間控制製程條件。 "F面ί ’將說明.沉積矽化鎢層期間藉由控制製程條件抑 制Si-N反應之方法。該矽化鎢層係使用低壓化學氣相沉積 (L PC VD)法形成，其中鎢源氣體和矽源氣體被供應進入製 程腔體（未圖示）。製程腔體可以選自市售之各種不同的沉 積腔體之一。六氟化鎢（WF6)氣體可用以當作鎢源氣體，而 二氯矽烷（SiH2Cl2)氣體或矽甲烷（SiH4)氣體可用以當作矽 源氣體。SiH2Cl2或SiH4的來源氣體與鎢氣體反應，以沉 積砂化鶴層在第~~層33上。 一般而言，矽化鎢層的沉積係以鎢源氣體和矽源氣體 彼此相互反應之方式執行，然後藉由在相同溫度下額外供 應矽源氣體一段預定時間執行後氣流淨化製程，藉以在表 面上覆蓋一層很薄的矽層。因爲後氣流淨化製程主要係使 用矽甲烷（SiH4)氣體執行，所以常常稱爲，SiH4後氣流淨 化’。在其他實施例中，該後氣流淨化製程也可以使用矽甲 烷以外的矽源氣體執行。 當層曝露在空氣當中時，後氣流淨化製程可以防止層 的表面被氧化，並且也可以在後續的熱處理中抑制矽化鎢 層的熱應力。但是，當應用後氣流淨化製程時，矽被過度 地貢獻在矽化鎢層的表面上，因此加速在矽化鎢層表面上 額外的矽和自氮化鎢層分解的氮之間的Si-N反應。 因此，在本發明之實施例中，在矽化鎢層的沉積期間， 省略後氣流淨化製程，以最小化Si-N反應（此簡稱爲，無後 氣流淨化製程’），因此可以防止矽被過度地分佈在矽化鎢 1362719 層的表面上。在此情形下，會在矽化鎢層上形成原生性氧 化物。因此，爲了解決該原生性氧化物層的問題，從沉積 矽化鎢層到沉積氮化鎢層的延遲時間（如2小時或更短）可 以縮減到最小。此可以防止原生性氧化物層形成在矽化鎢 層的表面上。也可以執行清洗製程，以移除該原生性氧化 物層。延遲時間可以在約1秒到約2小時的範圍內設定， 並且該清洗可以透過使用濕式化學藥物之濕式清洗法執 行。在一實施例中，該延遲時間不超過5分鐘或1〇分鐘。 在另一實施例中，該延遲時間不超過15分鐘或30分鐘。 就此而論，若省略該後氣流淨化製程，則可以防止矽 被過度地分佈在矽化鎢層的表面上。因此，此可以抑制在 矽化鎢層表面上額外的矽和自氮化鎢層分解的氮之間的 Si-N反應。 再者，若省略該後氣流淨化製程，則藉由最小化從沉 積矽化鎢層到沉積氮化鎢層的延遲時間（如 2小時或更 短），或藉由執行清洗製程，可以防止原生性氧化物層形成 在矽化鎢層的表面上。 或者，爲了最小化S i - N反應，在沉積矽化鎢層期間， 藉由改變鎢源或矽源的流量，使鎢對矽的比率（W/Si比）可 以增加，以減少矽濃度。但是，在此方法中，會抑制矽化 鎢層和氮化鎢層之間的WSiN金屬反應，導致不期望的介 面電阻增加。 在另一實施例中’將說明於沉積氮化鎢層期間藉由控 制製程條件抑制Si-N反應之方法。 -10- 1362719 氮化鎢層會根據氮含量改變晶相。若氮含量約爲1 〇% 或更少，則氮化鎢層具有類似於鎢層之α-W或β-W晶相。 但是，若氮含量的範圍爲約1 0%到約5 0%，則氮化鎢層具 有可以當作障壁層之非晶質特性。若氮含量大於約5 0%， 則氮化鎢層具有W2N或WN晶相。隨著氮含量的增加，氮 化鎢層以下面的順序改變晶相；a-W，β-W，非晶質WNX(氮 含量的範圍爲約1 0-50%)，晶體W2N，和晶體WN。 因此，可以沉積具有小量氮含量之氮化鎢層，例如， 範圍爲約10%到約50%，以最小化氮化鎢層和矽化鎢層之 間的S i -N反應，同時保持氮化鎢層的非晶質特性。或者， 爲了最小化氮化鎢層和矽化鎢層之間的S i -N反應，同時保 持氮化鎢層的非晶質特性，可以控制氮化鎢層的厚度。 例如，當氮化鎢層的厚度範圍爲從約1 0A到約50A 時，其展現和具有氮含量範圍爲約1 0 %到約5 0 %之氮化鎢 層相同的效應。換言之，厚度範圍爲從約10A到約50A使 氮化鎢層具有非晶質特性。 根據上述，可以最小化氮化鎢層和砂化鎢層之間的 Si-N反應’以及當氮化鎢層具有不大於給予氮含量（以下稱 爲”最小氮含量條件”）’或不大於給予厚度（以下稱爲，，最小 厚度”）’或兩者皆有時，也可以保持氮化鎢層的非晶質特 性。在本實施例中’氮化鎢層具有不大於約1 〇%到約50% 之最小氮含量，及/或範圍從約10A到約50A之最小厚度。 在另一實施例中’藉由同時控制沉積矽化鎢層的製程 條件和沉積氮化鎢層的製程條件，也可以抑制S i - N反應。 -11- 1362719 在沉積矽化鎢層時，省略該後氣流淨化製程，以及再形成 氮化鎢層，以滿足最小氮含量條件或最小厚度條件，或兩 條件皆滿足，以允許氮化鎢層保持非晶質特性。 首先，省略後氣流淨化製程，以最小化矽化鎢層之沉 期期間的Si-N反應和最小化延遲時間，或執行上述實施例 中所說明的清洗製程。可以沉積具有最小氮含量之氮化鎢 層’例如，範圍爲約1 0%到約5 0%，以最小化氮化鎢層和 矽化鎢層之間的Si-N反應，同時保持氮化鎢層的非晶質特 性。 再者，爲了最小化氮化鎢層和矽化鎢層之間的S i -N反 應，同時保持氮化鎢層的非晶質特性，形成厚度範圍爲從 約I 0 A到約50 A之氮化鎢層。在一實施例中，氮化鎢層具 有不大於約30A之最小厚度。因此，藉由省略該後氣流淨 化製程和控制最小氮含量條件，最小厚度條件，或兩條件 皆控制，Si-N反應可以被更有效地抑制。 根據上述，藉由應用省略該後氣流淨化製程之方法， 或控制最小氮含量及/或最小厚度，允許氮化鎢層保持非晶 質特性之方法，可以抑制在矽化鎢層和氮化鎢層之間的介 面之Si-N反應。再者，藉由同時應用兩種方法，Si-N反應 可以被更有效地抑制。 第3B圖爲透過無SiH4後氣流淨化製程而製備具有最 小氮含量的氮化鎢層之鎢多晶矽閘極結構的顯微視圖。 參考第3B圖，可以觀察到發生在矽化鎢（WSix)層和氮 化鎢（WN)層之間的整個介面上之WSiN反應。換言之，在 1362719 矽化鎢層中沒有開口空間（或空缺），而且矽化鎢層形成的 非常均勻。 第4圖爲在各種不同製程條件下執行矽化鎢層和氮化 鎢層製程之後所量測的電晶體電訊號延遲圖。 元件符號A表示藉由傳統方法製備之鎢多晶矽閘極結 構的量測結果，其中傳統方法係沉積矽化鎢層，然後執行 S i Η 4後氣流淨化，及沉積該氮化鎢層。元件符號B表示藉 由相較於案例Α藉由增加矽化鎢層中矽含量所得到之鎢多 晶矽閘極結構的量測結果。元件符號C表示藉由相較於案 例A藉由減少氮化鎢層中氮含量所得到之鎢多晶矽閘極結 構的量測結果。元件符號D表示藉由一種方法製備鎢多晶 矽閘極結構的量測結果，其中該方法係在沉積矽化鎢層時 省略S i Η 4後氣流淨化製程，而且在沉積氮化鎢層時減少氮 含量。元件符號Ε表示藉由一種方法製備鎢多晶矽閘極結 構的量測結果，其中該方法係在沉積矽化鎢層時省略SiH4 後氣流淨化製程。元件符號F表示相較於案例A藉由增加 矽化鎢層中鎢含量所得到之鎢多晶矽閘極結構的量測結 果。元件符號G表示相較於案例A藉由減少氮化鎢層的厚 度所得到之鎢多晶矽閘極結構的量測結果。 參考第4圖，在沉積矽化鎢層時增加矽含量之案例B， 沉積矽化鎢層時增加鎢含量之案例F，及減少氮化鎢層的 厚度之案例G中，延遲値增加。相較之下，在沉積矽化鎢 層之後沒有執行SiH4後氣流淨化製程之案例E，沉積氮化 鎢層時減少氮含量之案例C，及沉積氮化鎢層時減少氮含 1362719 量且又省略Si H4後氣流淨化製程之案例D中，可以觀察到 延遲値顯著減少。特別地，可以觀察到案例D之延遲値遠 小於案例C和E。若將案例G的製程條件加到案例E的條 件中，則預期延遲値會更加延遲。 第5圖爲根據在沉積矽化鎢層期間是否執行SiH4後氣 流淨化製程之X光光電子能譜（XPS)分析結果。特別地，第 5圖顯示濺鍍之前和之後的Si2p化學貢獻對化學狀態圖。 參考第5圖，根據Si2p化學貢獻，無後氣流淨化樣品， 以，R2 Si H4 Skip’表示，分別比，R3 base’和，M7 base’樣品具 有較少的W-Si物質，但是比’R3 base’和’M7 base’樣品具 有較多的Si-Ο物質。此處，爲了方便’’R3 base’和，M7 base’ 樣品之製備係爲了要與Si H4 Skip’樣品比較。 下列的表1係顯示濺鍍之後的原子濃度。 表1 樣品 0 1 s Si2p W4f R3 base 45.6 49.2 5.2 R3 SiH4 Skip 48.0 46.8 5.3 M7 base 45.9 48.9 5.2 根據原子濃度（％)，可以觀察到無後氣流淨化樣品（R3 SiH4 Skip)具有相當小的Si2p原子濃度，但是具有很闻的 01 s原子濃度。正如第5圖和表1所觀察到的結果，可以 觀察到後氣流淨化製程稍微可以抑制氧化物質在表面上之 形成。 第6 A圖爲當執行S i Η 4後氣流淨化時，氮和氧的累積 -14- 1362719 結果。 參考第6A圖，可以觀察到氮不會滲透矽化鎢層，但是 氧會堆積在矽化鎢層之中。 第6B圖爲說明當執行SiH4後氣流淨化時在矽化鎢層 和氮化鎢層之間的介面處之矽化鎢層之開口區的矽峰値 點。 參考第6B圖，在矽化鎢層和氮化鎢層之間的介面處， 矽化鎢層之開口區的Si峰値具有不同的量變曲線。換言 之，WSiN層並非正常形成在矽化鎢層的開口區之中。 第7A圖爲當省略SiH4後氣流淨化製程時氮和氧的累 積結果。 參考第7A圖，與第6A圖相較，氮很難得被觀察到。 氮係從WSiN層很廣泛地分佈。氧則很廣泛地分佈在除了 矽化鎢層以外之區域。 第7B圖爲當省略SiH4後氣流淨化製程時在矽化鎢層 和氮化鎢層之間的介面處之矽化鎢層之開口區的Si峰値。 參考第7B圖，根據在矽化鎢層和氮化鎢層之間的介面 處，矽化鎢層之開口區的Si峰値之比較結果，可以察知即 使在矽化鎢層之開口區，WSiN層也是正常且均勻地形成。 第8圖爲根據是否執行Si H4後氣流淨化和氮氣的流量 之環形振盪器（R0)延遲。在第 8圖中，參考符號’SiH4 flow/WNx: N2 3 0 sccm，70 A’表示經歷後氣流淨化之鎢多 晶矽閘極結構的資料。相較之下，參考符號’SiH4 skip/WNx: N2 2 0 seem, 40 A’，’SiH4 skip/WNx: N2 2 5 seem, 40 A’， 1362719 • · 及’SiH4 skip/WNx: N2 2 5 sccm，70 A，表示沒有經歷後氣流 淨化之鎢多晶矽閘極結構的資料。 參考第8圖，可以觀察到比起執行後氣流淨化之情 形’省略後氣流淨化和執行氮氣流量之情形，延遲可以改 善約1 0 p s。 根據本發明，藉由省略在沉積矽化鎢層之後所一般執 行的後氣流淨化製程，或藉由形成具有矽化鎢層和氮化鎢 層之多重層障壁的閜極時，最小化氮化鎢層的氮含量和厚 度，可以最小化在矽化鎢層和氮化鎢層之間的介面處之 s i -N反應。因此，此可以減少介面電阻，以抑制電晶體的 RC延遲，如此就可以達成具有高速性能之半導體記憶體元 件。本發明也可以製造位元線，金屬線，或非揮發性記憶 體元件之方法，其可應用到採用具有矽化鎢層和氮化鎢層 之多重層障壁。 雖然本發明已參考特定實施例.詳細說明，但是此處應 該瞭解那些熟悉本發明技術之人士所作之各種不同的變化 例和修正例將不脫離本發明在申請專利範圍所界定之精神 和範圍。 【圖式簡單說明】 第1圖爲根據一種傳統鎢多晶矽閘極結構之障壁層在 層之間所量測的凯文接觸電阻（Kelvin Rc)。 第2圖爲在執行後續的熱處理之後具有矽化鎢層和氮 化鎢層之多重層障壁的鎢多晶矽閘極結構的顯微視圖。 第3A圖爲根據本發明實施例之包含障壁層之半導體 1362719 * « 元件的剖面視圖。 第3B圖爲透過無SiH4後氣流淨化製程製備具有最小 氮含量的氮化鎢層之鎢多晶矽閘極結構的顯微視圖。 第4圖爲在各種不同製程條件下執行矽化鎢層和氮化 鎢層製程之後所量測的電晶體電訊號延遲圖。 第5圖爲在沉積矽化鎢層期間根據是否執行SiH4後氣 流淨化製程之X光光電子能譜（XPS)分析結果。 第6A圖爲當執行SiH4後氣流淨化時氮和氧的累積結 果。 第6B圖爲當執行SiH4後氣流淨化時在矽化鎢層和氮 化鎢層之間的介面處矽化鎢層之開口區的矽峰値點。 第7A圖爲當省略SiH4後氣流淨化製程時氮和氧的累 積結果。 第7B圖爲當省略SiH4後氣流淨化製程時在矽化鎢層 和氮化鎢層之間的介面處矽化鎢層之開口區的S i峰値。 第8圖爲根據是否執行S i Η 4後氣流淨化與氮氣的流量 之環形振盪器（R0)延遲。 【主要元件符號說明】 3 1 基板 32 絕緣層 33 第一層 34Α 矽化鎢層 34Β 氮化鎢層 3 5 第二層 -17-
Claims (1)
1362719 十、申請專利範圍： 1. 一種製造半導體記憶體元件的方法，該方法包含： 在基板上形成第一層； 在製程腔體中注入鎢源氣體和矽源氣體，以在該第 一層之上形成矽化鎢層： 在該矽化鎢層之上形成氮化鎢層，其中不用執行包 含供應矽源氣體進入該製程腔體的後氣流淨化製程：及 在該氮化鎢層之上形成第二層。 2. 如申請專利範圍第1項之方法，其中還包含，在形成該 氮化鎢層之前先對該矽化鎢層執行清洗製程，以避免執 行可實行以防止該矽化鎢層的表面被氧化之該後氣流淨 化製程。 3 .如申請專利範圍第1項之方法，其中形成該氮化鎢層係 在形成該矽化鎢層之後的2小時內執行。 4.如申請專利範圍第3項之方法，其中形成該氮化鎢層係 在形成該矽化鎢層之後的3 0分鐘內執行。 5 .如申請專利範圍第1項之方法，其中建構該氮化鎢層以 具有適合允許該氮化鎢層具有非晶質特性之最小氮含 量。 6. 如申請專利範圍第5項之方法，其中該最小氮含量的範 圍爲1 0 %到5 0 %。 7. 如申請專利範圍第1項之方法，其中建構該氮化鎢層以 具有適合允許該氮化鎢層具有非晶質特性之最小厚度。 8 .如申請專利範圍第7項之方法，其中該最小厚度的範圍 -18- 1362719 爲約10A到約5〇A。 9.如申請專利範圍第1項之方法，其中該第一層包含多晶 砂層且該第二層包含鎢層。 10. 如申請專利範圍第1項之方法’其中該矽化鎢層係使用 低壓化學氣相沉積（L P C V D )法形成。 11. 如申請專利範圍第1項之方法，其中該矽源氣體包含二 氯矽烷（SiHzCh)或矽甲烷（SiH4)，或兩者。 1 2 _如申請專利範圍第1項之方法’其中該氮化鎢層係使用 物理氣相沉積法（PVD)或原子層沉積法（ALD)形成。 13· —種製造半導體記憶體元件的方法，該方法包含： 在基板上形成一第一層； 在該第一層之上形成一矽化鎢層； 在該矽化鎢層之上形成一氮化鎢層，其中該氮化鎢 層具有最小厚度’以允許該氮化鎢維持非晶特性：及 在該氮化鶴層之上形成一第二層。 1 4 ·如申請專利範圍第1 3項之方法，其中還包含，在形成該 氮化鎢層之前執行清洗製程，以移除該矽化鎢層的表面 上之原生性氧化物層。 15. 如申請專利範圍第13項之方法，其中該最小厚度的範圍 爲約10A到約50人。 16. 如申請專利範圍第13項之方法，其中在形成該矽化鎢層 之後，沒有執行後氣流淨化製程。 17. 如申請專利範圍第13項之方法，其中該氮化鎢層具有的 氮含量範圍爲1 〇 %到5 0 %。 -19- 1362719 * 秦 1 8 .如申請專利範圍第1 3項之方法，其中形成該氮化鎢層係 在形成該矽化鎢層之後的2小時內執行。 1 9 .如申請專利範圍第1 8項之方法，其中形成該氮化鎢層係 在形成該矽化鎢層之後的3 0分鐘內執行。 20.如申請專利範圍第13項之方法，其中該第一層包含一多 晶矽層，而該第二層包含一鎢層。
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