JP2000196082A - 半導体素子のゲ―ト電極形成方法 - Google Patents
半導体素子のゲ―ト電極形成方法Info
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】 （修正有）
【課題】 ゲート電極物質として低抵抗のタングステン
シリサイドを用いる場合に、タングステンシリサイドの
抵抗を低減させ、ゲート電極の形成を容易にするための
半導体素子のゲート電極形成方法を提供する。 【解決手段】 半導体基板１の上にゲート酸化膜２及び
非晶質シリコン膜３を順次蒸着する段階；前記非晶質シ
リコン膜の上にタングステンシリサイド膜４を形成する
段階；前記タングステンシリサイド膜の上にゲート電極
パターンでパターニングしたマスク酸化膜５を形成する
段階；前記マスク酸化膜パターンを用いてその下のタン
グステンシリサイド膜４、非晶質シリコン膜３及びゲー
ト酸化膜２をエッチングする段階；前記形成された非晶
質シリコン膜と前記タングステンシリサイド膜にＲＴＰ
スパイクアニールを行って、ゲート電極を形成する段
階；及び前記形成されたゲート電極の側面に酸化膜６を
形成してゲート電極が完成する段階を含む。
シリサイドを用いる場合に、タングステンシリサイドの
抵抗を低減させ、ゲート電極の形成を容易にするための
半導体素子のゲート電極形成方法を提供する。 【解決手段】 半導体基板１の上にゲート酸化膜２及び
非晶質シリコン膜３を順次蒸着する段階；前記非晶質シ
リコン膜の上にタングステンシリサイド膜４を形成する
段階；前記タングステンシリサイド膜の上にゲート電極
パターンでパターニングしたマスク酸化膜５を形成する
段階；前記マスク酸化膜パターンを用いてその下のタン
グステンシリサイド膜４、非晶質シリコン膜３及びゲー
ト酸化膜２をエッチングする段階；前記形成された非晶
質シリコン膜と前記タングステンシリサイド膜にＲＴＰ
スパイクアニールを行って、ゲート電極を形成する段
階；及び前記形成されたゲート電極の側面に酸化膜６を
形成してゲート電極が完成する段階を含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のゲート
電極形成方法に関し、特に、ゲート電極物質として、低
抵抗のタングステンシリサイドを用いる場合、タングス
テンシリサイドの抵抗を低減させ、ゲート電極の形成を
容易にするための半導体素子のゲート電極形成方法に関
する。
電極形成方法に関し、特に、ゲート電極物質として、低
抵抗のタングステンシリサイドを用いる場合、タングス
テンシリサイドの抵抗を低減させ、ゲート電極の形成を
容易にするための半導体素子のゲート電極形成方法に関
する。
【０００２】
【従来の技術】一般に、６４ＭＤＲＡＭ以上の高集積素
子において、一般的にゲート電極材料としてＣＶＤタン
グステンシリサイド薄膜が用いられているが、特にＭＳ
（monosilane）タングステンシリサイドよりもＦ不純物
の少ないＤＣＳ（dichlorosilane）タングステンシリサ
イドの方がＧＯＩ特性で優れていることから広く用いら
れている。しかし、ＤＣＳタングステンシリサイドは抵
抗が高いため、１ＧＤＲＡＭ以上の高集積素子適用する
ことは困難である。そこで、この問題を解決するため
に、ＲＴＰスパイクアニール（spike anneal）を用いて
低抵抗のポリシリサイド構造のゲート電極を形成する方
法が提案されている。この方法では、タングステンリッ
チのタングステンシリサイド層が無定形のシリコン層の
上に沈着している。ＲＴＰスパイクアニールは、その
後、無定形シリコンをタングステンと反応させるために
行われる。次いで、タングステンシリサイド層と無定形
シリコン層は、ポリシリサイド構造のゲート電極を形成
するためにエッチングされる。
子において、一般的にゲート電極材料としてＣＶＤタン
グステンシリサイド薄膜が用いられているが、特にＭＳ
（monosilane）タングステンシリサイドよりもＦ不純物
の少ないＤＣＳ（dichlorosilane）タングステンシリサ
イドの方がＧＯＩ特性で優れていることから広く用いら
れている。しかし、ＤＣＳタングステンシリサイドは抵
抗が高いため、１ＧＤＲＡＭ以上の高集積素子適用する
ことは困難である。そこで、この問題を解決するため
に、ＲＴＰスパイクアニール（spike anneal）を用いて
低抵抗のポリシリサイド構造のゲート電極を形成する方
法が提案されている。この方法では、タングステンリッ
チのタングステンシリサイド層が無定形のシリコン層の
上に沈着している。ＲＴＰスパイクアニールは、その
後、無定形シリコンをタングステンと反応させるために
行われる。次いで、タングステンシリサイド層と無定形
シリコン層は、ポリシリサイド構造のゲート電極を形成
するためにエッチングされる。
【０００３】
【発明が解決しようとする課題】しかしながら、前記技
術では、ゲート電極を形成するためのエッチング工程前
に高温のＲＴＰスパイクアニールによってゲート電極内
の非晶質シリコンが多結晶シリコンに変化し、また、タ
ングステンシリサイドの結晶が六角形からグレーン（gr
ain）の大きさが大きい四角形に変化する。このため、
多結晶シリコンとタングステンシリサイドの界面が不均
一になってエッチング工程が難しく、ゲート電極の下の
薄いゲート酸化膜まで全てエッチングされて素子に深刻
な影響を与えるという問題がある。
術では、ゲート電極を形成するためのエッチング工程前
に高温のＲＴＰスパイクアニールによってゲート電極内
の非晶質シリコンが多結晶シリコンに変化し、また、タ
ングステンシリサイドの結晶が六角形からグレーン（gr
ain）の大きさが大きい四角形に変化する。このため、
多結晶シリコンとタングステンシリサイドの界面が不均
一になってエッチング工程が難しく、ゲート電極の下の
薄いゲート酸化膜まで全てエッチングされて素子に深刻
な影響を与えるという問題がある。
【０００４】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、ゲート電極のエッチングを容易にす
る為に、非晶質シリコン、タングステンシリサイド及び
マスク酸化膜等、ゲート電極に適用される薄膜を全て蒸
着した後、パターニングしてゲート電極をエッチング
し、この後、ＲＴＰスパイクアニール工程を行うゲート
電極形成方法を提供することにある。
ので、その目的は、ゲート電極のエッチングを容易にす
る為に、非晶質シリコン、タングステンシリサイド及び
マスク酸化膜等、ゲート電極に適用される薄膜を全て蒸
着した後、パターニングしてゲート電極をエッチング
し、この後、ＲＴＰスパイクアニール工程を行うゲート
電極形成方法を提供することにある。
【０００５】本発明の他の目的は、タングステンシリサ
イドの抵抗を下げる為に、タングステンシリサイドのＳ
ｉ：Ｗ比率を従来より下げて蒸着した後、ＲＴＰスパイ
クアニール工程を行って、低抵抗タングステンシリサイ
ドゲート電極形成方法を提供することにある。
イドの抵抗を下げる為に、タングステンシリサイドのＳ
ｉ：Ｗ比率を従来より下げて蒸着した後、ＲＴＰスパイ
クアニール工程を行って、低抵抗タングステンシリサイ
ドゲート電極形成方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体素子のゲート電極形成方法は、半導
体基板の上にゲート酸化膜及び非晶質シリコン膜を順次
蒸着する段階；前記非晶質シリコン膜の上にタングステ
ンシリサイド膜を形成する段階；前記タングステンシリ
サイド膜の上にゲート電極パターンでパターニングした
マスク酸化膜を形成する段階；前記マスク酸化膜パター
ンを用いてその下のタングステンシリサイド膜、非晶質
シリコン膜及びゲート酸化膜をエッチングする段階；前
記形成された非晶質シリコン膜と前記タングステンシリ
サイド膜にＲＴＰスパイクアニールを行って、ゲート電
極を形成する段階；及び前記形成されたゲート電極の側
面に酸化膜を形成してゲート電極が完成する段階を含む
ことを特徴とする。
に、本発明の半導体素子のゲート電極形成方法は、半導
体基板の上にゲート酸化膜及び非晶質シリコン膜を順次
蒸着する段階；前記非晶質シリコン膜の上にタングステ
ンシリサイド膜を形成する段階；前記タングステンシリ
サイド膜の上にゲート電極パターンでパターニングした
マスク酸化膜を形成する段階；前記マスク酸化膜パター
ンを用いてその下のタングステンシリサイド膜、非晶質
シリコン膜及びゲート酸化膜をエッチングする段階；前
記形成された非晶質シリコン膜と前記タングステンシリ
サイド膜にＲＴＰスパイクアニールを行って、ゲート電
極を形成する段階；及び前記形成されたゲート電極の側
面に酸化膜を形成してゲート電極が完成する段階を含む
ことを特徴とする。
【０００７】
【発明の実施の形態】以下、添付図面に基づき、本発明
の好適実施例を詳細に説明する。本発明は、非晶質シリ
コン、タングステンシリサイド及びマスク酸化膜等、ゲ
ート電極に適用される薄膜を全て蒸着した後、パターニ
ングしてゲート電極をエッチングし、この後、ＲＴＰス
パイクアニール工程によってゲート電極の形成を容易に
する。また、タングステンシリサイドのＳｉ：Ｗ比率を
従来より下げて蒸着した後、ＲＴＰスパイクアニール工
程を行って低抵抗タングステンシリサイドを提供する技
術である。
の好適実施例を詳細に説明する。本発明は、非晶質シリ
コン、タングステンシリサイド及びマスク酸化膜等、ゲ
ート電極に適用される薄膜を全て蒸着した後、パターニ
ングしてゲート電極をエッチングし、この後、ＲＴＰス
パイクアニール工程によってゲート電極の形成を容易に
する。また、タングステンシリサイドのＳｉ：Ｗ比率を
従来より下げて蒸着した後、ＲＴＰスパイクアニール工
程を行って低抵抗タングステンシリサイドを提供する技
術である。
【０００８】図１はＲＴＰスパイクアニールの概念を説
明するためのグラフである。ＲＴＰスパイクアニール工
程とは、短時間に常温から目標温度まで昇温させた後、
目標温度でほぼ遅延なしにすぐ常温に温度を降下する熱
処理工程（傾斜率：１５０℃/ｓｅｃ以上、遅延時間：
１ｓｅｃ以下）をいう。
明するためのグラフである。ＲＴＰスパイクアニール工
程とは、短時間に常温から目標温度まで昇温させた後、
目標温度でほぼ遅延なしにすぐ常温に温度を降下する熱
処理工程（傾斜率：１５０℃/ｓｅｃ以上、遅延時間：
１ｓｅｃ以下）をいう。
【０００９】図２乃至図４は、本発明によるゲート電極
形成方法を工程順に示す図である。まず、図２に示すよ
うに、半導体基板１の上にゲート酸化膜２と非晶質シリ
コン膜３、ＤＣＳタングステンシリサイド膜４をイン−
シチュ（in-situ）で順に形成する。このとき、ＤＣＳ
タングステンシリサイドは、ＤＣＳ（ＳｉＨ2Ｃ１2）ガ
スとＷＦ6 ガスを用いてＣＶＤ方法で形成することが望
ましく、前記タングステンシリサイドは、従来よりＳ
ｉ：Ｗ比率を下げて１：１〜２：１の割合で蒸着する。
また、後続工程のＲＴＰスパイクアニールを行う際に、
非晶質シリコンとタングステンシリサイドが互いに反応
することで、非晶質シリコンの厚さは低減され、タング
ステンシリサイドの厚さは増加する。これを考慮して、
前記非晶質シリコンとタングステンシリサイド厚を加減
して蒸着する。望ましくは、非晶質シリコン膜３の厚さ
は１０００〜１２００Å、タングステンシリサイド膜の
厚さは８００〜１０００Åで形成する。
形成方法を工程順に示す図である。まず、図２に示すよ
うに、半導体基板１の上にゲート酸化膜２と非晶質シリ
コン膜３、ＤＣＳタングステンシリサイド膜４をイン−
シチュ（in-situ）で順に形成する。このとき、ＤＣＳ
タングステンシリサイドは、ＤＣＳ（ＳｉＨ2Ｃ１2）ガ
スとＷＦ6 ガスを用いてＣＶＤ方法で形成することが望
ましく、前記タングステンシリサイドは、従来よりＳ
ｉ：Ｗ比率を下げて１：１〜２：１の割合で蒸着する。
また、後続工程のＲＴＰスパイクアニールを行う際に、
非晶質シリコンとタングステンシリサイドが互いに反応
することで、非晶質シリコンの厚さは低減され、タング
ステンシリサイドの厚さは増加する。これを考慮して、
前記非晶質シリコンとタングステンシリサイド厚を加減
して蒸着する。望ましくは、非晶質シリコン膜３の厚さ
は１０００〜１２００Å、タングステンシリサイド膜の
厚さは８００〜１０００Åで形成する。
【００１０】次に、図３に示すように、前記タングステ
ンシリサイド膜４の上にマスク酸化膜５として例えばＰ
ＥＣＶＤ酸化膜を形成した後、これを所定のマスクを用
いてパターニングし、この後、このように形成されたマ
スク酸化膜パターン５を用いてその下のタングステンシ
リサイド膜４、非晶質シリコン層３及びゲート酸化膜２
をエッチングしてゲート電極を形成する。
ンシリサイド膜４の上にマスク酸化膜５として例えばＰ
ＥＣＶＤ酸化膜を形成した後、これを所定のマスクを用
いてパターニングし、この後、このように形成されたマ
スク酸化膜パターン５を用いてその下のタングステンシ
リサイド膜４、非晶質シリコン層３及びゲート酸化膜２
をエッチングしてゲート電極を形成する。
【００１１】続いて、前記形成された非結晶シリコン膜
３とタングステンシリサイド膜４を図１で説明したＲＴ
Ｐスパイクアニールにより熱処理する。このとき、ＲＴ
Ｐスパイクアニールは、遅延時間を０．１〜１．０秒、
傾斜率を１５０℃/ｓｅｃ〜２５０℃/ｓｅｃ、前記遅延
時間における温度を９５０℃〜１２００℃の条件で、Ｎ
2またはＮＨ3ガス雰囲気下で行うことが望ましい。ＲＴ
Ｐスパイクアニールの際、非晶質シリコンとタングステ
ンシリサイドが反応して非晶質シリコンの厚さが減少す
るため、すでにＲＴＰスパイクアニール後にゲート電極
内で要求される多結晶シリコンの厚さよりも２００〜３
００Å程度厚く非晶質シリコンを蒸着する。エッチング
工程において、非晶質シリコンが厚いほどエッチングは
容易になるエッチング特性を持つので、上記のように非
晶質シリコンを厚く形成すれば、ゲート電極形成のため
のエッチング工程は一層容易になる。
３とタングステンシリサイド膜４を図１で説明したＲＴ
Ｐスパイクアニールにより熱処理する。このとき、ＲＴ
Ｐスパイクアニールは、遅延時間を０．１〜１．０秒、
傾斜率を１５０℃/ｓｅｃ〜２５０℃/ｓｅｃ、前記遅延
時間における温度を９５０℃〜１２００℃の条件で、Ｎ
2またはＮＨ3ガス雰囲気下で行うことが望ましい。ＲＴ
Ｐスパイクアニールの際、非晶質シリコンとタングステ
ンシリサイドが反応して非晶質シリコンの厚さが減少す
るため、すでにＲＴＰスパイクアニール後にゲート電極
内で要求される多結晶シリコンの厚さよりも２００〜３
００Å程度厚く非晶質シリコンを蒸着する。エッチング
工程において、非晶質シリコンが厚いほどエッチングは
容易になるエッチング特性を持つので、上記のように非
晶質シリコンを厚く形成すれば、ゲート電極形成のため
のエッチング工程は一層容易になる。
【００１２】次に、図４に示すように、Ｏ2 酸化工程を
行って前記形成されたゲート電極側面に酸化膜６を形成
することによってゲート電極が完成する。
行って前記形成されたゲート電極側面に酸化膜６を形成
することによってゲート電極が完成する。
【００１３】図５乃至図６は従来技術及び本発明による
タングステンシリサイドの抵抗を示すグラフである。図
５によれば、１０００Åの厚さを持つタングステンシリ
サイドに対して、ＮＨ3雰囲気下で、９５０℃，１００
０℃，１０５０℃のアニール温度でＲＴＰアニールを行
ったとき、それぞれ１３．８、９．６、７．９（ohm/s
q）の抵抗を持つことになる。
タングステンシリサイドの抵抗を示すグラフである。図
５によれば、１０００Åの厚さを持つタングステンシリ
サイドに対して、ＮＨ3雰囲気下で、９５０℃，１００
０℃，１０５０℃のアニール温度でＲＴＰアニールを行
ったとき、それぞれ１３．８、９．６、７．９（ohm/s
q）の抵抗を持つことになる。
【００１４】図６によれば、１０００Åの厚さを持つタ
ングステンシリサイドに対して、ＮＨ3雰囲気下で、９
５０℃、１０００℃、１０５０℃の目標温度で、１秒の
遅延時間ＤでＲＴＰアニールを行ったとき、それぞれ
７．５、５．４、４．３（ohm/sq）の抵抗を持つことに
なる。
ングステンシリサイドに対して、ＮＨ3雰囲気下で、９
５０℃、１０００℃、１０５０℃の目標温度で、１秒の
遅延時間ＤでＲＴＰアニールを行ったとき、それぞれ
７．５、５．４、４．３（ohm/sq）の抵抗を持つことに
なる。
【００１５】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００１６】
【発明の効果】以上説明のように本発明によれば、タン
グステンシリサイドの高抵抗を減少させて１ＧＤＲＡＭ
以上の高集積素子でも適用できるようにし、従来のゲー
ト電極材料を使用することで新しいゲート電極材料を開
発するのにかかる費用を低減できる。
グステンシリサイドの高抵抗を減少させて１ＧＤＲＡＭ
以上の高集積素子でも適用できるようにし、従来のゲー
ト電極材料を使用することで新しいゲート電極材料を開
発するのにかかる費用を低減できる。
【００１７】また、低抵抗タングステンシリサイドをゲ
ート電極材料として用いるとき、ゲート電極形成のため
のエッチング工程時に発生する問題点を解決することが
できることから、高集積素子の適用時、均一な低抵抗タ
ングステンシリサイドゲート電極を形成できる。
ート電極材料として用いるとき、ゲート電極形成のため
のエッチング工程時に発生する問題点を解決することが
できることから、高集積素子の適用時、均一な低抵抗タ
ングステンシリサイドゲート電極を形成できる。
【図１】ＲＴＰスパイクアニールの特徴を示すグラフで
ある。
ある。
【図２】本発明による半導体素子のゲート電極形成方法
を工程順に示す図である。
を工程順に示す図である。
【図３】本発明による半導体素子のゲート電極形成方法
を工程順に示す図である。
を工程順に示す図である。
【図４】本発明による半導体素子のゲート電極形成方法
を工程順に示す図である。
を工程順に示す図である。
【図５】従来技術及び本発明によるタングステンシリサ
イドの抵抗を示すグラフである。
イドの抵抗を示すグラフである。
【図６】従来技術及び本発明によるタングステンシリサ
イドの抵抗を示すグラフである。
イドの抵抗を示すグラフである。
１ 半導体基板 ２ ゲート酸化膜 ３ 非晶質シリコン膜 ４ タングステンシリサイド膜 ５ マスク酸化膜 ６ 酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 呂 寅 碩 大韓民国 京畿道 城南市 盆唐區 ソヒ ョン洞 ハンシンアパート 124−202
Claims (7)
- 【請求項１】 半導体基板上にゲート酸化膜及び非晶質
シリコン膜を順次蒸着する段階；前記非晶質シリコン膜
の上にタングステンシリサイド膜を形成する段階；前記
タングステンシリサイド膜の上にゲート電極パターンで
パターニングしたマスク酸化膜を形成する段階；前記マ
スク酸化膜パターンを用いてその下のタングステンシリ
サイド膜、非晶質シリコン膜及びゲート酸化膜をエッチ
ングする段階；前記形成された非晶質シリコン膜と前記
タングステンシリサイド膜にＲＴＰスパイクアニールを
行って、ゲート電極を形成する段階；及び、 前記形成されたゲート電極の側面に酸化膜を形成してゲ
ート電極を完成する段階を含むことを特徴とする半導体
素子のゲート電極形成方法。 - 【請求項２】 前記タングステンシリサイドのＳｉ：Ｗ
の比率を１：１〜２：１として形成することを特徴とす
る請求項１記載の半導体素子のゲート電極形成方法。 - 【請求項３】 前記ＲＴＰスパイクアニールは、遅延時
間が０．１〜１．０秒、傾斜率が１５０℃/ｓｅｃ〜２
５０℃/ｓｅｃ、前記遅延時間における温度が９５０℃
〜１２００℃の条件で、Ｎ2またはＮＨ3ガス雰囲気下で
行われることを特徴とする請求項１記載の半導体素子の
ゲート電極形成方法。 - 【請求項４】 前記ゲート酸化膜、非晶質シリコン膜及
びタングステンシリサイド膜はイン−シチュで形成され
ることを特徴とする請求項１記載の半導体素子のゲート
電極形成方法。 - 【請求項５】 前記タングステンシリサイドはＤＣＳ
（ＳｉＨ2Ｃ１2）ガスとＷＦ6 ガスを用いてＣＶＤ法で
形成されることを特徴とする請求項１記載の半導体素子
のゲート電極形成方法。 - 【請求項６】 前記非晶質シリコン膜は１０００〜１２
００Åの厚さで形成されることを特徴とする請求項１記
載の半導体素子のゲート電極形成方法。 - 【請求項７】 前記タングステンシリサイド膜は、８０
０〜１０００Åの厚さで形成されることを特徴とする請
求項１記載の半導体素子のゲート電極形成方法。
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