JPS62206827A - チタン・シリサイド膜の熱処理方法 - Google Patents
チタン・シリサイド膜の熱処理方法Info
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- JPS62206827A JPS62206827A JP4993286A JP4993286A JPS62206827A JP S62206827 A JPS62206827 A JP S62206827A JP 4993286 A JP4993286 A JP 4993286A JP 4993286 A JP4993286 A JP 4993286A JP S62206827 A JPS62206827 A JP S62206827A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ゲート電極あるいは配線層として、多結晶シリコンが多
（使用されているが比抵抗が比較的高い欠点があり、こ
れに代わる材料として高融点材料のシリサイドが用いら
れている。多くのシリサイドの中でチタン・シリサイド
は、特に比抵抗が低い特徴があり、本発明ではチタン・
シリサイド膜の低抵抗化のため必要なる熱処理の問題点
の解決を行った。
（使用されているが比抵抗が比較的高い欠点があり、こ
れに代わる材料として高融点材料のシリサイドが用いら
れている。多くのシリサイドの中でチタン・シリサイド
は、特に比抵抗が低い特徴があり、本発明ではチタン・
シリサイド膜の低抵抗化のため必要なる熱処理の問題点
の解決を行った。
本発明は、ＩＣ特に超ＬＳＩのゲート電極あるいは配線
層として特徴のあるチタン・シリサイド膜の熱処理方法
に関する。
層として特徴のあるチタン・シリサイド膜の熱処理方法
に関する。
ＩＣのゲート電極あるいは配線層として、比抵抗が多結
晶シリコンの１／１０以下であるモリブデンあるいはタ
ングステンのシリサイドが用いられている。
晶シリコンの１／１０以下であるモリブデンあるいはタ
ングステンのシリサイドが用いられている。
更に、集積度の上昇に伴って、上記モリブデン・シリサ
イド（ＭｏＳｉｚ）あるいはタングステン・シリサイド
（ＷＳｉｚ）よりも比抵抗が数分の１のチタン・シリサ
イド（ＴｉＳｉｚ）の利用が図られている。
イド（ＭｏＳｉｚ）あるいはタングステン・シリサイド
（ＷＳｉｚ）よりも比抵抗が数分の１のチタン・シリサ
イド（ＴｉＳｉｚ）の利用が図られている。
チタン・シリサイドは物理的に蒸着された後、低抵抗化
のための熱処理で突起、クランク等の問題があり、改善
が要望されている。
のための熱処理で突起、クランク等の問題があり、改善
が要望されている。
チタン・シリサイド膜の形成は、シリコンとチタンの単
体金属を独立して真空蒸着させる方法、あるいは同様、
両方の単体金属をターゲットとして同時にスパッタさせ
る方法、あるいはシリコンとチタンの粉末を混合焼結せ
る一つのターゲットを用いてスパッタさせる方法等によ
って行われている。
体金属を独立して真空蒸着させる方法、あるいは同様、
両方の単体金属をターゲットとして同時にスパッタさせ
る方法、あるいはシリコンとチタンの粉末を混合焼結せ
る一つのターゲットを用いてスパッタさせる方法等によ
って行われている。
上記の物理的蒸着法により積層されたチタン・シリサイ
ド膜は非晶質であり、８００℃以上の熱処理で結晶化（
多結晶化）することによりチタン・シリサイド膜として
の低抵抗が得られる。
ド膜は非晶質であり、８００℃以上の熱処理で結晶化（
多結晶化）することによりチタン・シリサイド膜として
の低抵抗が得られる。
従って、チタン・シリサイドの低抵抗を利用する集積回
路プロセスでは、チタン・シリサイド膜を積層後、８０
０℃以上の熱処理工程を行うことが必要である。
路プロセスでは、チタン・シリサイド膜を積層後、８０
０℃以上の熱処理工程を行うことが必要である。
上記に述べた熱処理を実施するに当たり、チタン・シリ
サイド膜は極めて活性なる材料であるため、突起を生じ
たり、表面にクラックを発生することが多い。
サイド膜は極めて活性なる材料であるため、突起を生じ
たり、表面にクラックを発生することが多い。
このため層間の絶縁不良、あるいは断線等の集積回路と
しての致命的欠陥となる場合がある。信頼度を上げるた
めにも熱処理プロセスの改善が必要である。
しての致命的欠陥となる場合がある。信頼度を上げるた
めにも熱処理プロセスの改善が必要である。
（問題点を解決するための手段〕
上記問題点は、物理的手法により積層されたチタン・シ
リサイド膜の表面に、チタン・シリサイド膜の結晶化温
度よりも低温成長で酸化シリコン膜を被着した後、該チ
タン・シリサイド膜を熱処理するすることよりなる本発
明の方法によって解決される。
リサイド膜の表面に、チタン・シリサイド膜の結晶化温
度よりも低温成長で酸化シリコン膜を被着した後、該チ
タン・シリサイド膜を熱処理するすることよりなる本発
明の方法によって解決される。
上記酸化シリコン膜の成長温度は、チタン・シリサイド
膜の熱処理温度８００℃より低い、例えば７００℃以下
の温度であれば充分である。
膜の熱処理温度８００℃より低い、例えば７００℃以下
の温度であれば充分である。
酸化シリコン膜（ＳＬＯ，膜）でチタン・シリサイド膜
を被覆することにより、８００℃以上の熱処理工程を含
む以後のウェハー・プロセスで、チタン・シリサイド膜
は外部の雰囲気と遮断され、また物理的に抑えるこまれ
た状態となる。これにより突起あるいはクランク発生の
可能性は著しく低下する。
を被覆することにより、８００℃以上の熱処理工程を含
む以後のウェハー・プロセスで、チタン・シリサイド膜
は外部の雰囲気と遮断され、また物理的に抑えるこまれ
た状態となる。これにより突起あるいはクランク発生の
可能性は著しく低下する。
本発明による一実施例を図面により詳細説明する。
第１図は、ＭＯＳＦＥＴのプロセスで、フィールド酸化
膜、ゲート酸化膜等の形成の終わった基板を用い、ゲー
ト部分を工程順に断面で示す。
膜、ゲート酸化膜等の形成の終わった基板を用い、ゲー
ト部分を工程順に断面で示す。
図面で１はシリコン基板、２はゲート酸化膜、３はポリ
シリコン膜を表す。上記基板上にスパッタ法によりチタ
ン・シリサイド膜４を積層する。
シリコン膜を表す。上記基板上にスパッタ法によりチタ
ン・シリサイド膜４を積層する。
積層の終わった状態ではチタン・シリサイド膜４は非晶
質のＴｉＳｉ、膜であり、その比抵抗は熱処理の終わっ
た多結晶Ｔｉ５Ｌ２膜の比抵抗２５μΩ−ｃｍに比して
著しく高い。
質のＴｉＳｉ、膜であり、その比抵抗は熱処理の終わっ
た多結晶Ｔｉ５Ｌ２膜の比抵抗２５μΩ−ｃｍに比して
著しく高い。
次いで、低温気相成長法でＳ ｉ Ｏを膜５を数１００
０人成長させる。低温気相成長はＳＬ Ｈａとｏｚガス
を用い約４００℃で行われる。この状態を第１図（ａ）
に示す。
０人成長させる。低温気相成長はＳＬ Ｈａとｏｚガス
を用い約４００℃で行われる。この状態を第１図（ａ）
に示す。
レジスト膜を塗布して、リソグラフィ手法でパターンニ
ングを行って、エツチングによりゲート電極６ （Ｔｉ
ｌｔ、とポリシリコンよりなる）と、その上に積層され
たＳｉＯ□膜７が形成される。これを第１開山）に示す
。
ングを行って、エツチングによりゲート電極６ （Ｔｉ
ｌｔ、とポリシリコンよりなる）と、その上に積層され
たＳｉＯ□膜７が形成される。これを第１開山）に示す
。
上記の如（Ｓｔｏｗ膜７を形成した後、８００℃でＮ２
ガス中で熱処理を行う。このプロセスでゲート電極はＴ
ｉ５ｔ、よりＴｉＳｉ、の多結晶に成長が進む。これを
第１図（Ｃ）に示す。
ガス中で熱処理を行う。このプロセスでゲート電極はＴ
ｉ５ｔ、よりＴｉＳｉ、の多結晶に成長が進む。これを
第１図（Ｃ）に示す。
第１図のプロセスでは、ゲート電極の側面部は露出して
いるので、更に５ｉ０２膜での被覆を完全にするために
は第２図に示す方法が適用される。
いるので、更に５ｉ０２膜での被覆を完全にするために
は第２図に示す方法が適用される。
第１開山）の如く、ゲート電極６と５ｉｆｔ膜７の形成
された基板を用い、更に低温気相成長を行ってＳ ｉ
Ｏｚ膜８を全面に積層する。この状態を第２図（ａ）に
示す。
された基板を用い、更に低温気相成長を行ってＳ ｉ
Ｏｚ膜８を全面に積層する。この状態を第２図（ａ）に
示す。
次いで、異方性エツチング（ＲＩ Ｅ）を行うと側面部
のＳｉ０ｇ膜９と、先に形成された５ｉｆｔ膜７により
被覆されたゲート電極６が形成される。
のＳｉ０ｇ膜９と、先に形成された５ｉｆｔ膜７により
被覆されたゲート電極６が形成される。
これを第２図（ｂ）に示す。以後の熱処理の工程は変わ
らない。
らない。
上記の実施例では、チタンとシリコンをシリサイドの形
で蒸着せる方法について説明したが、基板上にチタンと
シリコンをそれぞれ順次積層し、８００℃以上の温度で
、固相反応によりシリサイド化させるプロセスにおいて
も、同様、熱処理前に低温気相成長によりＳｉ０ｇ膜を
積層する方法が有効である。
で蒸着せる方法について説明したが、基板上にチタンと
シリコンをそれぞれ順次積層し、８００℃以上の温度で
、固相反応によりシリサイド化させるプロセスにおいて
も、同様、熱処理前に低温気相成長によりＳｉ０ｇ膜を
積層する方法が有効である。
また、低温でのＳｉＯ□膜の積層は気相成長のみでなく
、スパック等の方法で行っても同様の効果を期待出来る
。
、スパック等の方法で行っても同様の効果を期待出来る
。
以上に説明せるごとく、本発明の低温成長酸化膜を被着
することにより、チタン・シリサイド膜の熱処理により
、突起あるいはクランク等の発生がなくなり、ＬＳＩの
信頼性の向上に寄与する所大である。
することにより、チタン・シリサイド膜の熱処理により
、突起あるいはクランク等の発生がなくなり、ＬＳＩの
信頼性の向上に寄与する所大である。
第１図（ａｌ〜（Ｃ）は本発明にかかわる熱処理方法を
説明する工程順断面図、 第２図（ａｌ、 （ｂ）は本発明にかかわる別の実施例
を説明する工程順断面図、 を示す。 図面において、 １はシリコン基板、 ２はゲート酸化膜、 ３はポリシリコン膜、 ４はチタン・シリサイド膜、 ５．７，８．９ばＳｉｎ、膜、 ６はゲート電極（チタン・シリサイド膜とポリシリコン
膜）、 をそれぞれ示す。 ＠ １ 図 第２図
説明する工程順断面図、 第２図（ａｌ、 （ｂ）は本発明にかかわる別の実施例
を説明する工程順断面図、 を示す。 図面において、 １はシリコン基板、 ２はゲート酸化膜、 ３はポリシリコン膜、 ４はチタン・シリサイド膜、 ５．７，８．９ばＳｉｎ、膜、 ６はゲート電極（チタン・シリサイド膜とポリシリコン
膜）、 をそれぞれ示す。 ＠ １ 図 第２図
Claims (1)
- 物理的手法により積層されたチタン・シリサイド膜（４
）を熱処理により結晶化するに当たり、該チタン・シリ
サイド膜の表面に、上記熱処理温度よりも低温度で成長
せしめた酸化シリコン膜（７）、（９）を被着すること
を特徴とするチタン・シリサイド膜の熱処理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4993286A JPS62206827A (ja) | 1986-03-06 | 1986-03-06 | チタン・シリサイド膜の熱処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4993286A JPS62206827A (ja) | 1986-03-06 | 1986-03-06 | チタン・シリサイド膜の熱処理方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62206827A true JPS62206827A (ja) | 1987-09-11 |
Family
ID=12844789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4993286A Pending JPS62206827A (ja) | 1986-03-06 | 1986-03-06 | チタン・シリサイド膜の熱処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62206827A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235755A (ja) * | 1986-04-07 | 1987-10-15 | Nec Corp | 半導体集積回路装置の製造方法 |
| KR100238219B1 (ko) * | 1996-12-13 | 2000-01-15 | 윤종용 | 반도체장치의 게이트 패턴 |
-
1986
- 1986-03-06 JP JP4993286A patent/JPS62206827A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235755A (ja) * | 1986-04-07 | 1987-10-15 | Nec Corp | 半導体集積回路装置の製造方法 |
| KR100238219B1 (ko) * | 1996-12-13 | 2000-01-15 | 윤종용 | 반도체장치의 게이트 패턴 |
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