KR100238219B1 - 반도체장치의 게이트 패턴 - Google Patents
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Abstract
게이트 패턴의 도전층 내에 발생하는 보이드(Void)를 방지할 수 있는 반도체 장치의 게이트 패턴 및 그 형성 방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, 반도체 기판의 활성 영역 상의 소정 부위에 위치하는 게이트 산화막과, 상기 게이트 산화막 상에 형성된 제1 도전층과, 상기 제1 도전층상에 형성된 제2 도전층과, 상기 제2 도전층상에 형성된 제1 차폐층과, 상기 제1 차폐층의 상부에 형성된 제1 절연층을 구비하는 것을 특징으로 하는 반도체 장치의 게이트 패턴 및 그 형성방법을 제공한다. 따라서, 게이트 패턴에 산소의 침투를 방지할 수 있는 제1 및 제2 차폐층을 형성하여서 제2 도전층에서의 실리콘(Si)의 조성 비율이 낮아지는 것을 방지하고, 제1 도전층에서 보이드가 발생함으로 말미암아 게이트 채널의 상호 연결이 차단되고, 그로 인하여 트랜지스터가 작동되지 않는 문제점을 해결할 수 있는 반도체 장치의 게이트 패턴을 실현할 수 있다.
Description
본 발명은 반도체 장치의 게이트 패턴에 관한 것으로, 특히 게이트 패턴의 도전층 내에 발생하는 보이드(Void)를 방지할 수 있는 반도체 장치의 게이트 패턴 에 관한 것이다.
전자 기기(電子器機)가 점점 작아지면서, 소비 전력이 작고 동작 속도가 빠른 반도체 소자를 요구함에 따라 이에 부응하기 위한 여러 가지 신기술이 개발되어 왔다. 특히 MOS(Metal-Oxide-Semiconductor)형의 반도체 소자에 있어서는 게이트 전극의 도전 물질로서 폴리실리콘 위에 실리사이드가 형성되는 구조인 폴리사이드 구조를 적용하여 동작 속도를 향상시키고 있는 추세이다. 초기에는 폴리사이드 구조를 형성하기 위하여 모노 실레인(mono silane)계열의 화합물 소스(source)를 사용하여 텅스텐 실리사이드(WSix)를 화학 기상 증착(Chemical Vapor Deposition, 이하 'CVD'라 칭함) 방식을 통하여 형성하였는데, 이때 반응 부산물로 수소와 불소가 생성되게 된다. 이러한 반응 부산물 중에서 불소(F: Fluorine)기는 후속되는 열처리(annealing) 공정에서 온도가 850℃ 이상으로 올라가게 되면, 게이트 산화막으로 확산되어 게이트 산화막을 구성하는 Si-O의 연결 상태를 깨뜨려서 불안정한 상태의 Si-F-O의 구조를 형성한다. 이로 인하여, 트랜지스터를 구성하는 산화막의 신뢰성이 저하되고, 트랜지스터의 브레이크다운(Breakdown voltage) 전압을 현저하게 떨어지게 하여 소자 열화(degradation)의 원인이 되고 있는 실정이다. 이러한 모노 실레인 계열의 텅스텐 실리사이드가 갖는 문제점을 해결하기 위하여 최근에는 DCS(Di-Chloro-Silane)계의 화합물 소스를 사용하여 텅스텐 실리사이드를 형성하는 방법이 도입되면서 문제가 되었던 불소기를 배제하면서 반도체 소자의 트랜지스터 제조 공정을 진행할 수 있게 되었다.
이하, 첨부된 도1을 참조하면서 종래의 반도체 소자의 게이트 패턴 및 그 문제점에 대하여 설명하기로 한다.
도1을 참조하면, 활성 영역이 정의된 반도체 기판(1)의 소정영역에 게이트 산화막인 게이트 산화막(3)과 폴리실리콘으로 구성된 제1 도전층 및 상기 제1 도전층의 상부에 DCS계의 화합물 소스를 사용하여 CVD방식으로 형성한 텡스텐 실리사이드인 제2 도전층(5)이 형성되어 있다. 상기 제2 도전층(5)의 상부에는 플라즈마를 이용하여 CVD(PECVD) 방식으로 형성한 산화막이거나 또는 고온에서 형성한 산화막(HTO)을 재질로 하는 제1 절연층(7)이 형성되어 게이트 패턴으로서 패터닝되어 있다.
상술한 종래의 DCS계의 화합물을 소스를 사용하여 형성된 텅스텐 실리사이드를 제2 도전층(5)으로 이용하여 반도체 소자의 게이트 패턴으로 사용할 때의 문제점은 다음과 같다.
첫째, 제2 도전층(5)을 CVD방식으로 형성시에 온도를 560℃까지 올려야 하는데, 이것은 모노 실레인 계의 소스를 사용할 때의 조건(420℃)보다 온도를 140℃나 더 높여야 하는 문제점이 발생한다. 이러한 560℃나 되는 높은 온도 조건은 CVD 방식으로 형성되는 텅스텐 실리사이드 막질 내에 실리콘(Si)의 조성비를 낮추어서 막의 쉬트저항(Rs: Sheet resistance)을 높게하고, 균일도(uniformity)를 떨어뜨리는 문제점을 야기한다.
둘째, 게이트 패턴의 패터닝이 끝난 후에, 후속되는 열처리 공정은 통상 산소의 분위기에서 수행되게 되는데, 이때, 게이트 패턴의 측벽 및 제1 절연층(7)의 상부로 산소가 침투하여 텅스텐 실리사이드인 제2 도전층(5) 내의 실리콘(Si)과 반응함으로 인하여 제2 도전층 내의 실리콘의 조성비를 더욱 악화시키는 원인으로 작용한다. 상술한 텅스텐 실리사이드막질 내에 부족한 실리콘의 조성을 보상하기 위하여, 하부에 위치하는 다결정 실리콘으로 구성된 제1 도전층(3)의 실리콘 원자가 제2 도전층으로 확산에 의한 이동을 하게 된다. 결국, 이러한 제1 도전층의 실리콘 원자의 이동은 제1 도전층 내에 보이드(Void)를 형성하게 된다. 이러한 보이드는 트랜지스터가 작동시에 채널을 형성하기 위한 전압을 인가하더라도 게이트 채널의 상호 연결(interconnection)을 저해하는 요소로 작동하여 트랜지스터가 동작을 할 수 없게 만드는 또 하나의 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패턴의 텅스텐 실리사이드막에 실리콘의 조성비가 떨어지는 것을 방지하여 하부의 폴리실리콘막의 보이드(void)가 발생하는 문제를 해결할 수 있는 반도체 장치의 게이트 패턴을 제공하는데 있다.
도1은 종래 기술에 의한 반도체 장치의 게이트 패턴을 설명하기 위하여 도시한 단면도이다.
도2 내지 도6은 본 발명에 의한 반도체 장치의 게이트 패턴 및 그 형성 방법을 설명하기 위하여 도시한 단면도이다.
〈도면 주요 부호에 대한 설명〉
100: 반도체 기판, 102: 필드 산화막,
104: 게이트 산화막 106: 제1 도전층(폴리실리콘막)
108: 제2 도전층(텅스텐 실리사이드) 110: 제1 차폐층,
112: 제1 절연층, 114: 제2 차폐층.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판의 활성 영역 상의 소정 부위에 위치하는 게이트 산화막과, 상기 게이트 산화막상에 형성된 제1 도전층과, 상기 제1 도전층상에 형성된 텅스텐 실리사이드로 된 제2 도전층과, 상기 제2 도전층상에 형성된 제1 차폐층과, 상기 제1 차폐층의 상부에 형성된 제1 절연층을 구비하는 것을 특징으로 하는 반도체 장치의 게이트 패턴을 제공한다.
본 발명의 따른 반도체 장치의 게이트 패턴의 실시예에 의하면, 상기 게이트 산화막, 제1 도전층, 제2 도전층, 제1 차폐층, 제1 절연층의 양측벽에 제2 차폐층을 추가로 구성하는 것이 적합하다.
상기 제1 차폐층과 제2 차폐층은 고온산화막(HTO), 질화막(SiN) 및 질화티타늄막중에서 선택된 하나인 것이 바람직하다.
상기 제2 차폐층은 두께가 100∼2000Å의 범위이고, 상기 제1 차폐층은 두께가 1000Å 이하인 것이 바람직하다.
상기 제1 도전층은 폴리실리콘이고, 상기 제2 도전층은 DCS(Di-Chloro Silane) 계열의 텅스텐 실리사이드인 것이 바람직하다.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판의 활성 영역의 소정부위에 위치하는 게이트 산화막과, 상기 게이트 산화막상에 형성된 제1 도전층과, 상기 제1 도전층상에 형성된 텅스텐 실리사이드로 된 제2 도전층과, 상기 제2 도전층의 상부에 형성된 제1 절연층과, 상기 게이트 산화막, 제1 도전층, 제2 도전층 및 제2 절연층의 양측벽에 형성된 차폐층을 구비하는 것을 특징으로 하는 반도체 장치의 게이트 패턴을 제공한다.
본 발명의 따른 반도체 장치의 게이트 패턴의 실시예에 의하면, 상기 차폐층은 고온산화막(HTO), 질화막(SiN) 및 질화티타늄막중에서 선택된 하나인 것이 바람직하며, 두께가 100∼2000Å의 범위로 형성하는 것이 바람직하다.
또한, 제1 도전층은 폴리실리콘이고, 상기 제2 도전층은 DCS(Di-Chloro Silane) 계열의 텅스텐 실리사이드인 것이 바람직하다.
본 발명에 따르면, 게이트 패턴의 제2 도전층인 텅스텐 실리사이드에 실리콘의 조성비가 떨어지는 것을 방지하여 하부의 제1 도전층인 폴리실리콘막의 보이드(void)가 발생하는 문제점을 해결할 수 있다.
이하, 첨부된 도2 내지 도6을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
먼저, 도6을 참조하여 본 발명의 바람직한 실시예에 의한 반도체 장치의 게이트 패턴의 구조 및 특성을 상세히 설명하기로 한다.
도6을 참조하면, 반도체 기판(100)에 소자 분리 공정을 진행하여 형성된 필드 산화막(102)과, 상기 필드산화막(102)과 필드산화막(102)의 사이에 구성하는 활성영역상의 소정영역에 있는 게이트 산화막(104)과, 상기 게이트 산화막(104)상에 폴리실리콘으로 구성된 제1 도전층(106)과, 상기 제1 도전층(106)상에 위치하는 텅스텐 실리사이드로 된 제2 도전층(108)과, 상기 제2 도전층(108)상에 구성된 제1 차폐층(110)과, 상기 제1 차폐층(110)의 상부에 구성된 제1 절연층(112)이 각각 구성되어 있다. 여기서 제1 차폐층(110)은 고온산화막(HTO), 질화막(SiN) 및 질화티타늄막중에서 선택된 하나를 사용하여 1000Å 미만으로 형성하여 후속공정의 고온 열처리시에 상부에 형성되어 있는 제1 절연층(112)을 통하여 산소가 침투하여 실리콘과 반응하는 것을 방지하는 산소 차폐층의 기능을 수행함으로써 본 발명의 목적을 달성하는 중요한 수단의 하나가 된다.
상기 게이트 산화막(104)과, 제1 도전층(106)과 제2 도전층(108)과 제1 차폐층(110) 및 제1 절연층(112)의 양측벽에 구성되는 제2 차폐층(114)은 후속 공정에서 열처리시에 게이트 패턴의 양측벽에서부터 산소가 침투하여 제2 도전층(108)인 텅스텐 실리사이드막의 실리콘과 반응하는 것을 방지하는 측벽 차폐층의 기능을 수행함으로써 본 발명의 목적을 달성하는 다른 중요한 수단의 하나이다. 이러한 제2 차폐층은 고온산화막(HTO), 질화막(SiN) 및 질화티타늄막중에서 선택된 하나를 사용하여 100∼2000Å의 두께로 형성하여 충분한 차폐 효과를 얻을 수 있다.
상술한 본 발명에 의한 게이트 패턴의 구조 및 특성에서는 차폐층을 두 개로 구성하는 방법에 대하여 종합적으로 설명하였지만, 이를 제2 도전막(108) 상부에 하나의 차폐층(110)만을 사용하거나, 게이트 패턴의 양측벽에만 차폐층(114)을 사용하여도 본 발명의 추구하는 효과를 충분히 얻을 수 있다.
이어서, 첨부된 도2 내지 도6을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 게이트 패턴의 제조 공정을 설명한다.
도2를 참조하면, 반도체 기판(100)상에 국지적 산화에 의한 소자 분리 공정(LOCOS)을 진행하여 필드 산화막(102)을 형성한다. 이어서, 상기 반도체 기판의 전면에 열산화(thermal oxidation)공정을 진행하여 게이트 산화막(104)을 240Å 미만의 두께로 형성한다.
도3을 참조하면, 상기 게이트 산화막(104)이 형성된 반도체 기판의 전면에 CVD 방식에 의해 제1 도전층(106)인 폴리실리콘을 증착한다. 상기 폴리실리콘층은 통상적인 CVD 방식에 의하여 형성한 후, 포클(Pocl3)을 침적하여 형성할 수도 있고, CVD 방식에 의해 폴리실리콘층을 형성하면서 반응 가스에 도핑 가스를 추가하여 폴리실리콘층의 형성과 동시에 불순물 주입이 되도록 인시투(In situ) 도핑 방법에 의할 수도 있다. 연속해서, 상기 제1 도전층(106)의 상부에 DCS(Di Chloro Silane)계 CVD 반응 소스(source)로 이용하여 500∼3000Å의 두께를 갖는 텅스텐 실리사이드인 제2 도전층(108)을 형성한다.
도4를 참조하면, 상기 텅스텐 실리사이드로 구성된 제2 도전층(108)의 상부에, 본 발명의 목적을 달성하는 주요한 수단인 제1 차폐층(110)을 고온산화막(HTO), 질화막(SiN) 및 질화티타늄막중에서 선택된 하나를 사용하여 1000Å 미만의 두께로 형성한다. 이어서, 하부에 있는 제2 도전층(108)의 리프트(lift) 문제를 해결하면서 후속되는 패터닝 공정에서 미세 패턴 형성에 도움이 되는 제1 절연층(112)을 고온 산화막 또는 플라즈마를 이용한 산화막으로 상기 제1 차폐층(110)의 상부에 형성한다.
도5를 참조하면, 상기 제1 절연층(112)이 형성된 반도체 기판의 결과물 상에 포토레지스트를 도포하고 사진, 식각 공정을 진행하여 하부의 게이트 산화막(104)과, 제1 도전층(106)과 제2 도전층(108)과 제1 차폐층(110) 및 제1 절연층(112)을 이방성으로 식각하여 게이트 패턴을 형성한다. 연속해서, 상기 게이트 패턴이 형성된 반도체 기판의 전면에 제2 차폐층(114)을 고온산화막(HTO), 질화막(SiN) 및 질화티타늄막 중에서 선택된 하나를 이용하여 형성한다.
도6을 참조하면, 상기 제2 차폐층(114)에 대하여 건식식각에 의한 등방성 식각을 진행하여 제2 차폐층(114)을 이용한 게이트 스페이서를 게이트 패턴의 양측벽에 형성한다.
여기서, 상기 제1 차폐층(110) 및 제2 차폐층은 후속 공정에서 산소의 분위기 및 850℃ 고온에서 열처리를 진행하더라도 산소가 제2 도전층에 침투하여 실리콘과 반응함으로써 실리콘의 조성 비율을 낯추는 것을 방지하는 산소 차폐층의 기능을 수행한다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 게이트 패턴에 산소의 침투를 방지할 수 있는 제1 및 제2 차폐층을 형성하여서 제2 도전층에서의 실리콘(Si)의 조성 비율이 낮아지는 것을 방지하고, 제1 도전층에서 보이드가 발생함으로 말미암아 게이트 채널의 상호 연결이 차단되고, 그로 인하여 트랜지스터가 작동되지 않는 문제점을 해결할 수 있는 반도체 장치의 게이트 패턴 및 그 형성 방법을 실현할 수 있다.
Claims (11)
- 반도체 기판의 활성 영역의 소정부위에 위치하는 게이트 산화막;상기 게이트 산화막상에 형성된 제1 도전층;상기 제1 도전층상에 형성된 텅스텐 실리사이드층;상기 텅스텐 실리사이드 상에 형성된 제1 차폐층; 및상기 제1 차폐층의 상부에 형성된 제1 절연층을 구비하는 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제1항에 있어서, 상기 게이트 산화막, 제1 도전층, 텅스텐 실리사이드층, 제1 차폐층, 제1 절연층의 양측벽에 제2 차폐층을 추가로 구성하는 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제1항 또는 제2항에 있어서, 상기 제1 차폐층과 제2 차폐층은 고온산화막(HTO), 질화막(SiN) 및 질화티타늄막중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제2항에 있어서, 상기 제2 차폐층은 두께가 100∼2000Å의 두께인 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제1항에 있어서, 상기 제1 차폐층은 두께가 1000Å 이하인 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제1항에 있어서, 상기 제1 도전층은 폴리실리콘인 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제1항에 있어서, 상기 텅스텐 실리사이드층은 DCS(Di-Chloro Silane) 계열의 반응 소스를 사용하여 형성된 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 반도체 기판의 활성 영역의 소정부위에 위치하는 게이트 산화막;상기 게이트 산화막상에 형성된 제1 도전층;상기 제1 도전층상에 형성된 텅스텐 실리사이드층;상기 텅스텐 실리사이드층의 상부에 형성된 제1 절연층;상기 게이트 산화막, 제1 도전층, 텅스텐 실리사이드층 및 제2 절연층의 양측벽에 형성된 차폐층을 구비하는 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제8항에 있어서, 상기 차폐층은 고온산화막(HTO), 질화막(SiN) 및 질화티타늄막중에서 선택된 하나인 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제8항에 있어서, 상기 차폐층은 두께가 100∼2000Å의 두께인 것을 특징으로 하는 반도체 장치의 게이트 패턴.
- 제8항에 있어서, 상기 텅스텐 실리사이드층은 DCS(Di-Chloro Silane) 계열의 반응 소스를 사용하여 형성된 것을 특징으로 하는 반도체 장치의 게이트 패턴.
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Citations (4)
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|---|---|---|---|---|
| JPS62206827A (ja) * | 1986-03-06 | 1987-09-11 | Fujitsu Ltd | チタン・シリサイド膜の熱処理方法 |
| JPS6312152A (ja) * | 1986-07-02 | 1988-01-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPS6428842A (en) * | 1987-07-23 | 1989-01-31 | Nec Corp | Semiconductor device and manufacture thereof |
| JPH02291132A (ja) * | 1989-04-28 | 1990-11-30 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1996
- 1996-12-13 KR KR1019960065528A patent/KR100238219B1/ko not_active IP Right Cessation
Patent Citations (4)
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| Publication number | Publication date |
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