JPH01287963A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01287963A JPH01287963A JP11785588A JP11785588A JPH01287963A JP H01287963 A JPH01287963 A JP H01287963A JP 11785588 A JP11785588 A JP 11785588A JP 11785588 A JP11785588 A JP 11785588A JP H01287963 A JPH01287963 A JP H01287963A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法に係り、例えばゲート用
電極材料としてポリサイドを用いたＭＯＳＦＥＴで、ポ
リサイドを構成する多結晶シリコン層とシリサイド層と
の接合方法に関する。
電極材料としてポリサイドを用いたＭＯＳＦＥＴで、ポ
リサイドを構成する多結晶シリコン層とシリサイド層と
の接合方法に関する。
（従来の技術）
半導体装置であるＭＯ３ＬＳＩの高集積化、微細化に伴
い、ＭＯＳＦＥＴのゲート電極として多結晶シリコン上
に高融点金属シリサイドを積み重ねることにより、低抵
抗かつＭＯ３界面特性の良好なポリサイドが使用されて
いる。このポリサイドは、電気的特性・信頼性で最も重
要なＭＯ３界面の状態を決定する下層の膜として多結晶
シリコンをそのまま利用し、低抵抗のために表面Ｎ（上
層）の膜として高融点金属のシリサイド膜を用いている
。
い、ＭＯＳＦＥＴのゲート電極として多結晶シリコン上
に高融点金属シリサイドを積み重ねることにより、低抵
抗かつＭＯ３界面特性の良好なポリサイドが使用されて
いる。このポリサイドは、電気的特性・信頼性で最も重
要なＭＯ３界面の状態を決定する下層の膜として多結晶
シリコンをそのまま利用し、低抵抗のために表面Ｎ（上
層）の膜として高融点金属のシリサイド膜を用いている
。
上述したポリサイドからなるゲート電極を有する半導体
装置においては、多結晶シリコン表面に形成される自然
酸化膜の存在により多結晶シリコンとシリサイド界面で
反応が阻止されるため、多結晶シリコンとシリサイド膜
との接合強度が必ずしも充分でなく、シリサイド膜が多
結晶シリコン膜から剥がれる現象が生じる。
装置においては、多結晶シリコン表面に形成される自然
酸化膜の存在により多結晶シリコンとシリサイド界面で
反応が阻止されるため、多結晶シリコンとシリサイド膜
との接合強度が必ずしも充分でなく、シリサイド膜が多
結晶シリコン膜から剥がれる現象が生じる。
そこで、ポリサイドからなるゲート電極を保護する構造
として、次のような技術があった。すなわち、第２図に
示すように、Ｐ型の単結晶シリコンからなる半導体基板
１の表面にはフィールド絶縁膜（シリコン酸化膜）から
成る分離領域２によって多数に活性領域が区画され、そ
の中にＭＯ８ＦＥＴ３が形成されている０Ｍ０８ＦＥＴ
３は二酸化シリコンから成る薄いゲート絶縁膜４上に位
置する電極５と、シリコン基板１の表面に形成されたＮ
′＋型ソース領域６及びドレイン領域７を有する。ポリ
サイド電極５は、ゲート絶縁Ｗｉ４の表面上に形成され
た多結晶シリコン層５１とその上に堆積した高融点金属
のシリサイド層５２とからなるポリサイドからなる。こ
の電極５は、多結晶シリコン層５１の側面を覆う窒化１
１５１５１０と、シリサイド層５２の頂面及び側面を覆
う窒化［５２０とにより、その外面が被覆されている。
として、次のような技術があった。すなわち、第２図に
示すように、Ｐ型の単結晶シリコンからなる半導体基板
１の表面にはフィールド絶縁膜（シリコン酸化膜）から
成る分離領域２によって多数に活性領域が区画され、そ
の中にＭＯ８ＦＥＴ３が形成されている０Ｍ０８ＦＥＴ
３は二酸化シリコンから成る薄いゲート絶縁膜４上に位
置する電極５と、シリコン基板１の表面に形成されたＮ
′＋型ソース領域６及びドレイン領域７を有する。ポリ
サイド電極５は、ゲート絶縁Ｗｉ４の表面上に形成され
た多結晶シリコン層５１とその上に堆積した高融点金属
のシリサイド層５２とからなるポリサイドからなる。こ
の電極５は、多結晶シリコン層５１の側面を覆う窒化１
１５１５１０と、シリサイド層５２の頂面及び側面を覆
う窒化［５２０とにより、その外面が被覆されている。
そして、硬くて緻密な窒化膜５１０．５２０とが一体と
なって電極５を被覆しつつシリサイド層５２と多結晶シ
リコン層５１とをゲート絶縁膜４の上面に押えつけてい
るため、シリサイド層５２と多結晶シリコン層５１との
間は強固に結合され、シリサイド層５２が多結晶シリコ
ン層５１から剥がれることを防止している（特開昭６２
−６５３７３号公報参照）。
なって電極５を被覆しつつシリサイド層５２と多結晶シ
リコン層５１とをゲート絶縁膜４の上面に押えつけてい
るため、シリサイド層５２と多結晶シリコン層５１との
間は強固に結合され、シリサイド層５２が多結晶シリコ
ン層５１から剥がれることを防止している（特開昭６２
−６５３７３号公報参照）。
（発明が解決しようとする課題）
しかしながら、上述したような窒化膜を形成するには窒
素の純粋な雰囲気中において熱処理を行なう工程を必要
とし、また電極５の表面に一様に窒化膜を形成すること
が困難であるという問題点があった。
素の純粋な雰囲気中において熱処理を行なう工程を必要
とし、また電極５の表面に一様に窒化膜を形成すること
が困難であるという問題点があった。
本発明は上記実情に鑑みてなされたもので、簡単なプロ
セスで多結晶シリコン層とシリサイド層との接合強度の
向上を図ることができる半導体装置の製造方法を提供す
ることを目的とする。
セスで多結晶シリコン層とシリサイド層との接合強度の
向上を図ることができる半導体装置の製造方法を提供す
ることを目的とする。
（課題を解決するための手段）
上記従来例の問題点を解消するため、本発明方法に係る
半導体装置の製造方法は次の工程から成る。
半導体装置の製造方法は次の工程から成る。
第１の工程として、多結晶シリコン層上に酸化物の反応
生成熱がシリコン酸化物より大きい金属薄膜を形成する
。
生成熱がシリコン酸化物より大きい金属薄膜を形成する
。
第２の工程として、この金属薄膜上にシリサイド層を着
膜する。
膜する。
第３の工程として、多結晶シリコン層表面に形成された
自然酸化膜と前記金属薄膜とを熱処理によって反応させ
金属酸化膜を形成する。
自然酸化膜と前記金属薄膜とを熱処理によって反応させ
金属酸化膜を形成する。
（伴用）
本発明によれば、自然酸化膜と金属薄膜とを熱処理によ
って反応させて多結晶シリコン層とシリサイド層との中
間に金属酸化膜を形成することにより、多結晶シリコン
層とシリサイド層とを強固に接合させることができる。
って反応させて多結晶シリコン層とシリサイド層との中
間に金属酸化膜を形成することにより、多結晶シリコン
層とシリサイド層とを強固に接合させることができる。
（実施例）
本発明による半導体の製造方法の一例について図面を参
照しながら説明する。
照しながら説明する。
シリコン基板１０１の表面に酸化技術によってゲート酸
化膜１０２を形成する（第１図（ａ））。
化膜１０２を形成する（第１図（ａ））。
多結晶シリコン層１０３を例えば化学蒸着法ＣＣＶＤ法
）によって厚さ２０００Ａ堆積し、この多結晶シリコン
層１０３の低抵抗化を図るためリン等の不純物元素を所
定量だけ拡散させる。この状態で大気中に放置すると、
多結晶シリコン層１０３上に自然酸化膜１０４が形成さ
れる（第１図（ｂ））。
）によって厚さ２０００Ａ堆積し、この多結晶シリコン
層１０３の低抵抗化を図るためリン等の不純物元素を所
定量だけ拡散させる。この状態で大気中に放置すると、
多結晶シリコン層１０３上に自然酸化膜１０４が形成さ
れる（第１図（ｂ））。
次に、酸化物の反応生成熱がシリコン酸化物よりも大き
い金属（例えばＴｉ）をＩＯＡ程度に薄く蒸着して金属
層１０５を形成する。そしてこの金属層１０５の上面に
高融点金属のシリサイド層１０６を堆積する。シリサイ
ド層１０６は、例えば、タングステンシリサイドターゲ
ットをスパッタ法で着膜して成る厚さ約２０００Ａのタ
ングステンシリサイドから構成される（第１図（ｃ））
。
い金属（例えばＴｉ）をＩＯＡ程度に薄く蒸着して金属
層１０５を形成する。そしてこの金属層１０５の上面に
高融点金属のシリサイド層１０６を堆積する。シリサイ
ド層１０６は、例えば、タングステンシリサイドターゲ
ットをスパッタ法で着膜して成る厚さ約２０００Ａのタ
ングステンシリサイドから構成される（第１図（ｃ））
。
次に、１０００℃で熱処理を約３０分間施しシリサイド
層１０６の低抵抗化を図るとともに、多結晶シリコン層
１０３に形成された自然酸化Ｊｌ！１０４と金属層１０
５を反応させてシリサイド層１０６と多結晶シリコン層
１０３との界面に金属酸化１１０１０７ （ＴｉＯＸ）
を形成する（第１図（ｄ））、金属層１０５には反応生
成熱がシリコン酸化物よりも大きい金属を用いたので、
酸素との親和力が大きく金属酸化膜１０７が形成される
。そして、この金属酸化１ｌｌｌ！１０７を存在させる
ことによりシリサイド層１０６と多結晶シリコン層１０
３とを強固に接合させる。
層１０６の低抵抗化を図るとともに、多結晶シリコン層
１０３に形成された自然酸化Ｊｌ！１０４と金属層１０
５を反応させてシリサイド層１０６と多結晶シリコン層
１０３との界面に金属酸化１１０１０７ （ＴｉＯＸ）
を形成する（第１図（ｄ））、金属層１０５には反応生
成熱がシリコン酸化物よりも大きい金属を用いたので、
酸素との親和力が大きく金属酸化膜１０７が形成される
。そして、この金属酸化１ｌｌｌ！１０７を存在させる
ことによりシリサイド層１０６と多結晶シリコン層１０
３とを強固に接合させる。
ホトレジスト（図示せず）をエツチングマスク魯として
異方性エツチングを行ない、多結晶シリコン層１０３．
シリサイド層１０６．金属酸化ｖ１０７をパターニング
した後、ホトレジストを除去してゲート電極１０８を形
成する（第１図（ｅ ））。
異方性エツチングを行ない、多結晶シリコン層１０３．
シリサイド層１０６．金属酸化ｖ１０７をパターニング
した後、ホトレジストを除去してゲート電極１０８を形
成する（第１図（ｅ ））。
本実施例では、金属Ｗ１１０５としてチタン（Ｔｉ）を
用い、シリサイド層１０６としてタングステンシリサイ
ドを用いたが、タングステンシリサイドの代わりにモリ
ブデンシリサイド、チタンシリサイド、タンタルシリサ
イドを用いてもよい。
用い、シリサイド層１０６としてタングステンシリサイ
ドを用いたが、タングステンシリサイドの代わりにモリ
ブデンシリサイド、チタンシリサイド、タンタルシリサ
イドを用いてもよい。
また、チタン（Ｔｉ）の代わりに金属層１０５としてタ
ンタル（Ｔａ）を用い、シリサイド層１０６としてタン
グステンシリサイド、モリブデンシリサイド、チタンシ
リサイド、タンタルシリサイドを用いてもよい。
ンタル（Ｔａ）を用い、シリサイド層１０６としてタン
グステンシリサイド、モリブデンシリサイド、チタンシ
リサイド、タンタルシリサイドを用いてもよい。
本実施例においては、ポリサイド構造を有するゲート電
極について説明したが、シリコンとシリサイドとが接合
される箇所、例えば半導体装置中に形成される配線等に
おいてら本発明方法を適用することができる。
極について説明したが、シリコンとシリサイドとが接合
される箇所、例えば半導体装置中に形成される配線等に
おいてら本発明方法を適用することができる。
（発明の効果）
上述したように本発明は、自然酸化膜と金属薄膜とを熱
処理によって反応させて金属酸化膜を形成したので、金
属酸化膜を中間層として多結晶シリコン層とシリサイド
層とを強固に接合することができる。
処理によって反応させて金属酸化膜を形成したので、金
属酸化膜を中間層として多結晶シリコン層とシリサイド
層とを強固に接合することができる。
従って、熱処理を行なうという簡単なプロセスのみで、
多結晶シリコン層とシリサイド層との接合強度の向上を
図ることができる。
多結晶シリコン層とシリサイド層との接合強度の向上を
図ることができる。
第１図（ａ）乃至（ｅ）は本発明実施例の半導体装置の
製造工程の説明図、第２図は従来の半導体装置の断面説
明図である。 １０１・・・・・・シリコン基板 １０２・・・・・・ゲート酸化膜 １０３・・・・・・多結晶シリコン層 １０４・・・・・・自然酸化膜 １０５・・・・・・金属層 １０６・・・・・・シリサイド膜 １０７・・・・・・金属酸化膜 １０８・・・・・・ゲート電極 出 願 人 富士ゼロックス株式会社 ′石： 第１図
製造工程の説明図、第２図は従来の半導体装置の断面説
明図である。 １０１・・・・・・シリコン基板 １０２・・・・・・ゲート酸化膜 １０３・・・・・・多結晶シリコン層 １０４・・・・・・自然酸化膜 １０５・・・・・・金属層 １０６・・・・・・シリサイド膜 １０７・・・・・・金属酸化膜 １０８・・・・・・ゲート電極 出 願 人 富士ゼロックス株式会社 ′石： 第１図
Claims (1)
- 多結晶シリコン層上に酸化物の反応生成熱がシリコン
酸化物より大きい金属薄膜を形成する第１の工程と、こ
の金属薄膜上にシリサイド層を着膜する第２の工程と、
多結晶シリコン層表面に形成された自然酸化膜と前記金
属薄膜とを熱処理によって反応させ金属酸化膜を形成す
る第３の工程とを具備することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11785588A JPH01287963A (ja) | 1988-05-14 | 1988-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11785588A JPH01287963A (ja) | 1988-05-14 | 1988-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01287963A true JPH01287963A (ja) | 1989-11-20 |
Family
ID=14721962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11785588A Pending JPH01287963A (ja) | 1988-05-14 | 1988-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01287963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250727A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 半導体装置およびその製造方法 |
| US6586345B1 (en) | 1998-02-23 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device wiring layer having an oxide layer between the polysilicon and silicide layers |
-
1988
- 1988-05-14 JP JP11785588A patent/JPH01287963A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250727A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 半導体装置およびその製造方法 |
| US6586345B1 (en) | 1998-02-23 | 2003-07-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device wiring layer having an oxide layer between the polysilicon and silicide layers |
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