JPS61174628A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61174628A JPS61174628A JP1470585A JP1470585A JPS61174628A JP S61174628 A JPS61174628 A JP S61174628A JP 1470585 A JP1470585 A JP 1470585A JP 1470585 A JP1470585 A JP 1470585A JP S61174628 A JPS61174628 A JP S61174628A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は金属−珪素（Ｓｉ）の化合物（シリサイド）を
電極、あるいは配線材料としてデバイスに応用する際、
シリサイド層の下に多結晶珪素（ポリＳｉ）層を敷く、
いわゆるポリサイド（Ｐｏｌ １ｃｉｄｅ）構造の形成
方法に関する。
電極、あるいは配線材料としてデバイスに応用する際、
シリサイド層の下に多結晶珪素（ポリＳｉ）層を敷く、
いわゆるポリサイド（Ｐｏｌ １ｃｉｄｅ）構造の形成
方法に関する。
従来、ゲート電極、または配線として用いられていたポ
リＳｉ層に代わって、配線抵抗を下げるために高融点遷
移金属のシリ・サイドが最近検討され、さらにポリサイ
ド構造はポリＳｉとシリサイドの長所をとって用いられ
ることが多くなった。
リＳｉ層に代わって、配線抵抗を下げるために高融点遷
移金属のシリ・サイドが最近検討され、さらにポリサイ
ド構造はポリＳｉとシリサイドの長所をとって用いられ
ることが多くなった。
ポリサイド構造はＳｉ基板、または二酸化珪素（Ｓｔｙ
ｘ）層と接する部分がポリＳｔであるために、Ｓｉ基板
とオーミックコンタクトの形成が容易であると同時に半
導体デバイスでもっとも複雑で、がつ問題の多い界面が
従来経験のあるシリコンゲートプロセスがそのまま利用
できる等の利点がある。
ｘ）層と接する部分がポリＳｔであるために、Ｓｉ基板
とオーミックコンタクトの形成が容易であると同時に半
導体デバイスでもっとも複雑で、がつ問題の多い界面が
従来経験のあるシリコンゲートプロセスがそのまま利用
できる等の利点がある。
しかし、ポリサイド構造は上層のシリサイド形成の際の
熱処理により、このシリサイド層が収縮し、下層のポリ
Ｓｉ層との密着性が悪くなり、時には剥離する。
熱処理により、このシリサイド層が収縮し、下層のポリ
Ｓｉ層との密着性が悪くなり、時には剥離する。
第３図（１）乃至（３）は従来例によるポリサイド構造
の形成を工程順に示す基板断面図である。
の形成を工程順に示す基板断面図である。
第３図（１）において、Ｓｉ基板１の上に、化学気相成
長（ＣＶＤ）法によりポリＳｉ層２を被着する。
長（ＣＶＤ）法によりポリＳｉ層２を被着する。
第３図（２）において、モリブデン（Ｍｏ）とＳｔの混
合ターゲットを用いてスパッタ法により、ポリＳｉ層２
の上にＭｏ−５ｔの非晶質層３を被着する。
合ターゲットを用いてスパッタ法により、ポリＳｉ層２
の上にＭｏ−５ｔの非晶質層３を被着する。
第３図（３）において、熱処理を行い、Ｍｏ−５ｉの非
晶質層３を多結晶化してＭｏＳ ｉ ｚ層３Ａに変換す
る。
晶質層３を多結晶化してＭｏＳ ｉ ｚ層３Ａに変換す
る。
ポリサイド構造形成の際、熱処理を行ってＭｏ −５ｉ
の非晶質を多結晶化してＭｏ５ｉｚに変換すると収縮す
る。しかしながら下地のポリＳｉ層はすでに多結晶化さ
れており、殆ど収縮しない。
の非晶質を多結晶化してＭｏ５ｉｚに変換すると収縮す
る。しかしながら下地のポリＳｉ層はすでに多結晶化さ
れており、殆ど収縮しない。
このため、ポリＳｉ層とＭｏＳ ｉ ｚ層との間にスト
レスを生じ、密着性不良や、甚だしい場合は剥離を生ず
る。
レスを生じ、密着性不良や、甚だしい場合は剥離を生ず
る。
上記問題点の解決は、半導体基板上に多結晶珪素層と、
半導体、もしくは化学量論的な組成より半導体成分の多
い金属−半導体混合体の第１の非晶質層と、金属−半導
体混合体の第２の非晶質層を順次被着し、加熱して前記
２つの非晶質層を結晶化する工程を含む本発明による半
導体装置の製造方法により達成される。
半導体、もしくは化学量論的な組成より半導体成分の多
い金属−半導体混合体の第１の非晶質層と、金属−半導
体混合体の第２の非晶質層を順次被着し、加熱して前記
２つの非晶質層を結晶化する工程を含む本発明による半
導体装置の製造方法により達成される。
本発明によれば、ポリＳｉ層とＭｏ５ｉｚ層との間に、
多結晶化の際の収縮力（ＭｏＳｉｚより少ない半導体（
スパッタＳｉ）、もしくは化学量論的な組成より半導体
成分の多い金属−半導体混合体（ＳｉリフチＭｏ−５ｔ
）の第１の非晶質層を介在させることにより、ストレス
を緩和することができる。
多結晶化の際の収縮力（ＭｏＳｉｚより少ない半導体（
スパッタＳｉ）、もしくは化学量論的な組成より半導体
成分の多い金属−半導体混合体（ＳｉリフチＭｏ−５ｔ
）の第１の非晶質層を介在させることにより、ストレス
を緩和することができる。
第１の非晶質層（中間層）の必要条件は、（１） 層
自身、あるいは層上に生ずる自然酸化膜による絶縁性が
形成されないこと、従って層形成後間−真空容器内で連
続して、つぎのシリサイド層の形成が可能なこと。
自身、あるいは層上に生ずる自然酸化膜による絶縁性が
形成されないこと、従って層形成後間−真空容器内で連
続して、つぎのシリサイド層の形成が可能なこと。
（２）非晶質であること。
下地のポリＳｉはすでにグレインができ、多結晶化され
て収縮が少ないため、中間層がストレスを緩和するため
の緩衝層として働くためにはポリＳｉ層とＭｏ５ｉｚ層
の中間の収縮率であることが必要である。
て収縮が少ないため、中間層がストレスを緩和するため
の緩衝層として働くためにはポリＳｉ層とＭｏ５ｉｚ層
の中間の収縮率であることが必要である。
Ｍｏ−５ｔのＳｉの濃度を大きくすると、Ｍｏ５ｔ、よ
り収縮率は小さくなり、ストレスは緩和される。
り収縮率は小さくなり、ストレスは緩和される。
Ｍｏ−５ｉのＳｉの濃度が減少して、Ｍｏ５ｔ、の組成
に近づくと、収縮率は大きく、なり、電気抵抗は下がる
。
に近づくと、収縮率は大きく、なり、電気抵抗は下がる
。
以上の性質を利用して、非晶質を多結晶化する際の収縮
率を調節できる。
率を調節できる。
（３）ポリサイド構造をゲートに用いる場合は、Ｍ。
Ｓｉ２層上に熱酸化によるＳｉＯ□層を形成することが
多いが、この際形成されるＳｉＯ□層のＳｔは下地のポ
リＳｉより供給される。従って、中間層によりＳｔの下
層から上層への拡散が阻止されないことが必要である。
多いが、この際形成されるＳｉＯ□層のＳｔは下地のポ
リＳｉより供給される。従って、中間層によりＳｔの下
層から上層への拡散が阻止されないことが必要である。
第１図（１）乃至（４）は本発明によるポリサイド構造
の形成を工程順に示す基板断面図である。
の形成を工程順に示す基板断面図である。
第１図（１）において、Ｓｉ基板１の上に、ＣＶＤ法に
より厚さ２０００人のポリＳｉ層２を被着する。
より厚さ２０００人のポリＳｉ層２を被着する。
第１図（２）において、Ｓｉターゲット、あるいはＭＯ
とＳｔの混合ターゲットを用いてスパッタ法により、ポ
リＳｉ層２の上に、第１の非晶質層として厚さ５００人
のＳｉ、あるいはＳｉリッチのＭｏ−５ｉ非晶質層４を
被着する。
とＳｔの混合ターゲットを用いてスパッタ法により、ポ
リＳｉ層２の上に、第１の非晶質層として厚さ５００人
のＳｉ、あるいはＳｉリッチのＭｏ−５ｉ非晶質層４を
被着する。
第１図（３）において、ＭｏとＳｉの混合ターゲットを
用いてスパッタ法により、Ｓｉ−、あるいはＭｏ−３ｉ
の非晶質層４の上に、第２の非晶質層としてＭｏ５ｉｚ
の組成が得られるような厚さ２０００人のＭｏ−５ｉの
非晶質層３を被着する。
用いてスパッタ法により、Ｓｉ−、あるいはＭｏ−３ｉ
の非晶質層４の上に、第２の非晶質層としてＭｏ５ｉｚ
の組成が得られるような厚さ２０００人のＭｏ−５ｉの
非晶質層３を被着する。
非晶質層３．４の被着において、Ｍｏ−５ｉの組成の調
節は混合ターゲットの混合比を変えて行う。
節は混合ターゲットの混合比を変えて行う。
また、スパッタ法の代わりにイオンビーム蒸着を用いる
と、組成制御は容易にできる。
と、組成制御は容易にできる。
Ｓｉ、あるいはＭｏ−５ｔのスパッタ条件は、真空容器
中で基板とターゲットを対向しておき、アルゴン（Ａｒ
）中で、容器と基板を接地し、ターゲットに−５ｏｏｖ
印加して行う。
中で基板とターゲットを対向しておき、アルゴン（Ａｒ
）中で、容器と基板を接地し、ターゲットに−５ｏｏｖ
印加して行う。
Ｓｉのみのスパッタの場合は電圧はもっと小さくてよい
。
。
第１図（４）において、熱処理を行い、Ｍｏ 、Ｓｉの
非晶質層３を多結晶化してＭｏ５ｉｚ Ｉｉ！３Ａに変
換する。
非晶質層３を多結晶化してＭｏ５ｉｚ Ｉｉ！３Ａに変
換する。
同時にＳ１％あるいはＳｉリッチのＭｏ−５ｉ非晶質層
４も多結晶層４Ａに変換する。
４も多結晶層４Ａに変換する。
第２図は本発明によるポリサイド構造をデバイスに適用
した基本構造を示す基板断面図である。
した基本構造を示す基板断面図である。
図は電界効果型トランジスタ（ＦＥＴ）の構造を示し、
ポリサイド構造をゲート電極として用いた例を示す。
ポリサイド構造をゲート電極として用いた例を示す。
図において、ｐ型基板２１の上に厚さ３００人のゲート
酸化膜２２、厚さ２０００人のポリＳｉ層２３、Ｓｉｓ
あるいはＳｉリッチのＭｏＳ ｉ層２３、厚さ２０００
人のＭｏ５ｉｚ層２４、ＭｏＳ ｉ ２層２５を被着し
、これらの層をパターニングしてゲートが形成され、こ
れを注入マスクにして、イオン注入によりｎ型のソース
、およびドレイン領域２６．２７が形成される。
酸化膜２２、厚さ２０００人のポリＳｉ層２３、Ｓｉｓ
あるいはＳｉリッチのＭｏＳ ｉ層２３、厚さ２０００
人のＭｏ５ｉｚ層２４、ＭｏＳ ｉ ２層２５を被着し
、これらの層をパターニングしてゲートが形成され、こ
れを注入マスクにして、イオン注入によりｎ型のソース
、およびドレイン領域２６．２７が形成される。
実施例においては、シリサイドはＭｏ５ｉｚを用いたが
、これの代わりにタングステン（Ｗ）、チタン（Ｔｉ）
等その他の高融点遷移金属のシリサイドを用いても発明
の要旨は変わらない。
、これの代わりにタングステン（Ｗ）、チタン（Ｔｉ）
等その他の高融点遷移金属のシリサイドを用いても発明
の要旨は変わらない。
以上詳細に説明したように本発明によれば、ポリサイド
構造形成の際、熱処理にともなうＭｏ５ｉｚ層の収縮に
よるポリＳｉ層とＭｏＳｉ、層との間のストレスを緩和
し、両層間の密着性不良や剥離を生じない。
構造形成の際、熱処理にともなうＭｏ５ｉｚ層の収縮に
よるポリＳｉ層とＭｏＳｉ、層との間のストレスを緩和
し、両層間の密着性不良や剥離を生じない。
第１図（１）乃至（４）は本発明によるポリサイド構造
の形成を工程順に示す基板断面図、 第２図は本発明によるポリサイド構造をデバイスに適用
した基本構造を示す基板断面図、第３図（１１乃至（３
）は従来例によるポリサイド構造の形成を工程順に示す
基板断面図である。 図において、 １はＳｉ基板、 ２はポリＳｉ層、３は第２の
非晶質層でＭｏ−３ｉの非晶質層、３ＡはＭｏ５ｉｚ多
結晶層、 ４は第１の非晶質層で Ｓｉ、あるいはＳｉリッチのＭｏ−５ｉ非晶質層、４Ａ
はＳ１％あるいはＳｉリッチのＭｏ−５ｉ多結晶層第１
図 孫２Ｉ２１ 第３図
の形成を工程順に示す基板断面図、 第２図は本発明によるポリサイド構造をデバイスに適用
した基本構造を示す基板断面図、第３図（１１乃至（３
）は従来例によるポリサイド構造の形成を工程順に示す
基板断面図である。 図において、 １はＳｉ基板、 ２はポリＳｉ層、３は第２の
非晶質層でＭｏ−３ｉの非晶質層、３ＡはＭｏ５ｉｚ多
結晶層、 ４は第１の非晶質層で Ｓｉ、あるいはＳｉリッチのＭｏ−５ｉ非晶質層、４Ａ
はＳ１％あるいはＳｉリッチのＭｏ−５ｉ多結晶層第１
図 孫２Ｉ２１ 第３図
Claims (1)
- 半導体基板上に多結晶珪素層と、半導体、もしくは化
学量論的な組成より半導体成分の多い金属−半導体混合
体の第１の非晶質層と、金属−半導体混合体の第２の非
晶質層を順次被着し、加熱して前記２つの非晶質層を結
晶化する工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1470585A JPS61174628A (ja) | 1985-01-29 | 1985-01-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1470585A JPS61174628A (ja) | 1985-01-29 | 1985-01-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61174628A true JPS61174628A (ja) | 1986-08-06 |
Family
ID=11868586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1470585A Pending JPS61174628A (ja) | 1985-01-29 | 1985-01-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174628A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462845A (ja) * | 1990-06-25 | 1992-02-27 | Matsushita Electron Corp | 積層配線の製造方法 |
| US7091520B2 (en) | 1992-12-25 | 2006-08-15 | Renesas Technology Corp. | Method of manufacturing semiconductor device having conductive thin films |
| US8798943B2 (en) | 2008-06-30 | 2014-08-05 | Metso Automation Oy | Drainability measurement |
-
1985
- 1985-01-29 JP JP1470585A patent/JPS61174628A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462845A (ja) * | 1990-06-25 | 1992-02-27 | Matsushita Electron Corp | 積層配線の製造方法 |
| US7091520B2 (en) | 1992-12-25 | 2006-08-15 | Renesas Technology Corp. | Method of manufacturing semiconductor device having conductive thin films |
| US7442593B2 (en) | 1992-12-25 | 2008-10-28 | Renesas Technology Corp. | Method of manufacturing semiconductor device having conductive thin films |
| US8798943B2 (en) | 2008-06-30 | 2014-08-05 | Metso Automation Oy | Drainability measurement |
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