JPS6265418A - 高融点金属シリサイド膜の形成方法 - Google Patents
高融点金属シリサイド膜の形成方法Info
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- JPS6265418A JPS6265418A JP20747285A JP20747285A JPS6265418A JP S6265418 A JPS6265418 A JP S6265418A JP 20747285 A JP20747285 A JP 20747285A JP 20747285 A JP20747285 A JP 20747285A JP S6265418 A JPS6265418 A JP S6265418A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［１１要〕
スパッタによるシリコン膜と、高融点金属膜とを積層し
て、高温熱処理によって高融点金属シリサイド膜にする
。
て、高温熱処理によって高融点金属シリサイド膜にする
。
［産業上の利用分野］
本発明は半導体装置の製造に用いられる金属シリサイド
膜の形成方法に関する。
膜の形成方法に関する。
ＩＣなどの半導体装置においては、半導体基板上に半導
体素子やその他の回路素子が形成され、それらの領域の
電極や導出配線が上面に多数設けられている。
体素子やその他の回路素子が形成され、それらの領域の
電極や導出配線が上面に多数設けられている。
それらの電極や配線は、従前よりアルミニウム膜や多結
晶シリコン膜が用いられているが、アルミニウムは融点
が低いのが難点で、高集積化、高密度化して多層配線を
形成する場合に、眉間絶縁膜の形成等に制約を与える欠
点がある。
晶シリコン膜が用いられているが、アルミニウムは融点
が低いのが難点で、高集積化、高密度化して多層配線を
形成する場合に、眉間絶縁膜の形成等に制約を与える欠
点がある。
一方、多結晶シリコン膜はｐ型やｎ型の不純物を混入し
て導電性を与えているものの、比較的に抵抗が高い欠点
がある。
て導電性を与えているものの、比較的に抵抗が高い欠点
がある。
そのため、これに代わる配線材料として、最近では、高
融点金属シリサイドを電橋配線に使用する方法が採られ
ており、例えばタングステンシリサイド（ＷＳｉ２ ）
膜やチタンシリサイド（ＴｉＳｉ２）膜がその例である
。
融点金属シリサイドを電橋配線に使用する方法が採られ
ており、例えばタングステンシリサイド（ＷＳｉ２ ）
膜やチタンシリサイド（ＴｉＳｉ２）膜がその例である
。
しかしながら、このような金属シリサイド膜は均一な膜
質で、出来るだけ低抵抗であることが望ましい。
質で、出来るだけ低抵抗であることが望ましい。
［従来の技術と発明が解決しようとする問題点］第２図
（ａ）および（ｂ）は多結晶シリコン膜とチタンシリサ
イド（ＴｉＳｉｚ ）膜からなる複合ゲート電極を形成
する従来の形成方法を示す図である。従前よりアルミニ
ウムを用いたアルミニウムゲート電極と、多結晶シリコ
ン膜を用いたシリコンゲート電極が知られているが、こ
のようなシリコン膜とシリサイド膜からなる複合ゲート
電極を形成する理由は、従前のシリコンゲート電極に比
べて、シリサイド膜が電極を低抵抗化させるからで、ま
た、多結晶シリコン膜を介在させているのは、シリサイ
ド膜がゲート絶縁膜と反応し易く、その反応を阻止する
ためである。
（ａ）および（ｂ）は多結晶シリコン膜とチタンシリサ
イド（ＴｉＳｉｚ ）膜からなる複合ゲート電極を形成
する従来の形成方法を示す図である。従前よりアルミニ
ウムを用いたアルミニウムゲート電極と、多結晶シリコ
ン膜を用いたシリコンゲート電極が知られているが、こ
のようなシリコン膜とシリサイド膜からなる複合ゲート
電極を形成する理由は、従前のシリコンゲート電極に比
べて、シリサイド膜が電極を低抵抗化させるからで、ま
た、多結晶シリコン膜を介在させているのは、シリサイ
ド膜がゲート絶縁膜と反応し易く、その反応を阻止する
ためである。
形成方法は、まず、第２図（ａ）に示すように、半導体
基板１の上のゲート絶縁膜２上に膜厚４０００人の導電
性多結晶シリコン膜３を化学気相成長（ＣＶＤ）法で被
着し、更に、その上に膜厚５００〜８００人のチタン膜
４をスパッタ法で被着する。次いで、同図（ｂ）に示す
ように、温度９００℃（８００〜１０００℃）で、２０
分間の熱処理をおこなって、下層に膜厚２０００〜３０
００人程度の多結晶シリコン膜３を残存させ、上層にチ
タンシリサイド膜５ （膜厚１５００〜２５００人）を
形成する。
基板１の上のゲート絶縁膜２上に膜厚４０００人の導電
性多結晶シリコン膜３を化学気相成長（ＣＶＤ）法で被
着し、更に、その上に膜厚５００〜８００人のチタン膜
４をスパッタ法で被着する。次いで、同図（ｂ）に示す
ように、温度９００℃（８００〜１０００℃）で、２０
分間の熱処理をおこなって、下層に膜厚２０００〜３０
００人程度の多結晶シリコン膜３を残存させ、上層にチ
タンシリサイド膜５ （膜厚１５００〜２５００人）を
形成する。
ところが、このシリサイド化のための熱処理による多結
晶シリコン膜２とチタン膜３との固相反応は不均一にな
り易くて、多結晶シリコン膜２とチタンシリサイド膜４
との界面が凹凸になる欠点がある。界面が凹凸になると
、ゲート絶縁膜に応力が加わって、ゲート耐圧を劣化さ
せることになる。それは、熱処理してチタンシリサイド
が生成され、次いで、そのチタンシリサイドが固化する
際、収縮を起こす性質がある。そのため、多結晶シリコ
ン膜との間に応力が発生するが、それが不均一になると
ゲート耐圧にまで影響を与えるわけである。
晶シリコン膜２とチタン膜３との固相反応は不均一にな
り易くて、多結晶シリコン膜２とチタンシリサイド膜４
との界面が凹凸になる欠点がある。界面が凹凸になると
、ゲート絶縁膜に応力が加わって、ゲート耐圧を劣化さ
せることになる。それは、熱処理してチタンシリサイド
が生成され、次いで、そのチタンシリサイドが固化する
際、収縮を起こす性質がある。そのため、多結晶シリコ
ン膜との間に応力が発生するが、それが不均一になると
ゲート耐圧にまで影響を与えるわけである。
本発明は、この例に示すような欠点を解消させて、均一
な固相反応がおこなわれ、界面に凹凸のない高品質な高
融点金属シリサイド膜が形成される形成方法を提案する
。
な固相反応がおこなわれ、界面に凹凸のない高品質な高
融点金属シリサイド膜が形成される形成方法を提案する
。
［問題点を解決するための手段］
その目的は、スパッタ法で被着したアモルファスシリコ
ン膜と、高融点金属膜とを積層し、熱処理して高融点金
属シリサイド膜にするようにした形成方法によって達成
される。
ン膜と、高融点金属膜とを積層し、熱処理して高融点金
属シリサイド膜にするようにした形成方法によって達成
される。
［作用］
即ち、本発明は、スパッタ法のシリコン膜を被着させて
、高融点金属膜と積層し、熱処理して高融点金属シリサ
イド膜にする。そうすれば、シリサイド化反応が均一に
なり、均質で一層低抵抗な高融点金属シリサイド膜が形
成される。
、高融点金属膜と積層し、熱処理して高融点金属シリサ
イド膜にする。そうすれば、シリサイド化反応が均一に
なり、均質で一層低抵抗な高融点金属シリサイド膜が形
成される。
［実施例コ
以下、実施例によって詳細に説明する。
第１図（ａｌおよび（ｂｌは本発明にかかるチタンシリ
サイド膜の形成方法を示しており、本例は第２図（ａ）
、 （ｂ）に対応する実施例である。
サイド膜の形成方法を示しており、本例は第２図（ａ）
、 （ｂ）に対応する実施例である。
まず、同図（８１に示すように、半導体基板１のゲート
絶縁膜２の上に膜厚４０００人の導電性シリコン膜１３
をスパッタ法で被着し、更に、その上に膜厚５００〜８
００人のチタン膜４を同じくスパッタ法で被着する。こ
のシリコン膜１３をスパッタ法で被着する際、半導体基
板１は加熱せずに、常温のままにしておき、その上へ被
着する。そうすると、被着膜は大部分がアモルファス（
非晶質）化したシリコン膜となる。
絶縁膜２の上に膜厚４０００人の導電性シリコン膜１３
をスパッタ法で被着し、更に、その上に膜厚５００〜８
００人のチタン膜４を同じくスパッタ法で被着する。こ
のシリコン膜１３をスパッタ法で被着する際、半導体基
板１は加熱せずに、常温のままにしておき、その上へ被
着する。そうすると、被着膜は大部分がアモルファス（
非晶質）化したシリコン膜となる。
次いで、同図（ｂｌに示すように、中性気流中で約８５
０℃（７００〜９００℃）、２０分間の熱処理をすると
、下層に膜厚２０００人程度０シリコン膜１３が残存し
て、上層全部がチタンシリサイド膜１５となる。
０℃（７００〜９００℃）、２０分間の熱処理をすると
、下層に膜厚２０００人程度０シリコン膜１３が残存し
て、上層全部がチタンシリサイド膜１５となる。
この時、シリコン膜は大部分が非晶質であり、結晶質で
はないから、シリコン相互の結合が弱く、チタンと容易
に反応して、低抵抗なチタンシリサイド膜が形成される
。従って、シリコン膜１３とチタンシリサイド膜１５と
の境界は一定に均一化される。また、下層に残存したシ
リコン膜１３は熱処理によって結晶化して、多結晶化す
る。
はないから、シリコン相互の結合が弱く、チタンと容易
に反応して、低抵抗なチタンシリサイド膜が形成される
。従って、シリコン膜１３とチタンシリサイド膜１５と
の境界は一定に均一化される。また、下層に残存したシ
リコン膜１３は熱処理によって結晶化して、多結晶化す
る。
そのため、第１図（ｂ）に示す断面をもった電極は均質
で低抵抗な高伝導性のある電極となる。
で低抵抗な高伝導性のある電極となる。
尚、上記例において、シリコン膜１２はすべてアモルフ
ァス化シリコンとせずに、シリサイド化する層のみアモ
ルファス化シリコンにし、下層に残存するシリコン膜部
分は被着時に多結晶シリコン膜にしても良い、即ち、具
体的には、最初にＣＶＤ法にて多結晶シリコン膜を成長
させ、次にスパッタ法にてシリコン膜を被着させる。そ
うすると、下層を多結晶シリコン膜とし、上層にアモル
ファス化したシリコン膜を被着させることができる。
ァス化シリコンとせずに、シリサイド化する層のみアモ
ルファス化シリコンにし、下層に残存するシリコン膜部
分は被着時に多結晶シリコン膜にしても良い、即ち、具
体的には、最初にＣＶＤ法にて多結晶シリコン膜を成長
させ、次にスパッタ法にてシリコン膜を被着させる。そ
うすると、下層を多結晶シリコン膜とし、上層にアモル
ファス化したシリコン膜を被着させることができる。
又、上記はゲート電極で説明したが、その他の電極や配
線も同様に形成することができ、且つ、チタンシリサイ
ド膜のみでなく、その他のシリサイド膜にも適用できる
ことは当然である。
線も同様に形成することができ、且つ、チタンシリサイ
ド膜のみでなく、その他のシリサイド膜にも適用できる
ことは当然である。
［発明の効果］
以上の説明から判るように、本発明によれば均質な高融
点金属シリサイド膜が形成され、ＩＣなど半導体装置の
高性能化に役立つものである。
点金属シリサイド膜が形成され、ＩＣなど半導体装置の
高性能化に役立つものである。
第１図（ａ）および偽）は本発明にかかる形成方法を説
明する断面図、 第２図は（ａｌおよび（ｂｌは従来の形成方法を説明す
る断面図である。 図において、 １は半導体基板、 ２はゲート絶縁膜、３は多結晶
シリコン膜、４はチタン膜、５．１５はチタンシリサイ
ド膜、 １３はアモルファス化シリコン膜 を示している。
明する断面図、 第２図は（ａｌおよび（ｂｌは従来の形成方法を説明す
る断面図である。 図において、 １は半導体基板、 ２はゲート絶縁膜、３は多結晶
シリコン膜、４はチタン膜、５．１５はチタンシリサイ
ド膜、 １３はアモルファス化シリコン膜 を示している。
Claims (1)
- スパッタ法で被着したシリコン膜と、高融点金属膜とを
積層し、熱処理して高融点金属シリサイド膜にするよう
にしたことを特徴とする高融点金属シリサイド膜の形成
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20747285A JPS6265418A (ja) | 1985-09-18 | 1985-09-18 | 高融点金属シリサイド膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20747285A JPS6265418A (ja) | 1985-09-18 | 1985-09-18 | 高融点金属シリサイド膜の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265418A true JPS6265418A (ja) | 1987-03-24 |
Family
ID=16540323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20747285A Pending JPS6265418A (ja) | 1985-09-18 | 1985-09-18 | 高融点金属シリサイド膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265418A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260052A (ja) * | 1987-04-03 | 1988-10-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその製造方法 |
| JPH04223333A (ja) * | 1990-12-25 | 1992-08-13 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1985
- 1985-09-18 JP JP20747285A patent/JPS6265418A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63260052A (ja) * | 1987-04-03 | 1988-10-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその製造方法 |
| JPH04223333A (ja) * | 1990-12-25 | 1992-08-13 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
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