JPS63119548A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63119548A JPS63119548A JP26577686A JP26577686A JPS63119548A JP S63119548 A JPS63119548 A JP S63119548A JP 26577686 A JP26577686 A JP 26577686A JP 26577686 A JP26577686 A JP 26577686A JP S63119548 A JPS63119548 A JP S63119548A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要コ
ドープド多結晶シリコン膜、高融点金属シリサイド膜、
ドープド多結晶シリコン膜を積層した３層構造の電極配
線を形成する。このような電極配線は、高融点金属シリ
サイド膜の細りがなくなって、段差部分での配線抵抗の
増加を抑制できる。
ドープド多結晶シリコン膜を積層した３層構造の電極配
線を形成する。このような電極配線は、高融点金属シリ
サイド膜の細りがなくなって、段差部分での配線抵抗の
増加を抑制できる。
［産業上の利用分野］
本発明は半導体装置の製造方法のうち、特に、電極配線
の形成方法に関する。
の形成方法に関する。
ＩＣ，ＬＳ’Ｉなどの半導体装置においては、多数の素
子間を接続する電極配線が設けられており、その電極配
線の材料として、従前はアルミニウム膜が用いられてい
たが、アルミニウムは融点が低いために使用個所に制約
があり、従って、ドープド多結晶シリコン膜を電極配線
として使用するようになってきた。しかし、多結晶シリ
コン膜はアルミニウムと比べて導電性が良くないのが欠
点で、そのため、導電率が多結晶シリコンより１桁高い
高融点金属シリサイド膜が注目されて、現在、汎用され
つつある。
子間を接続する電極配線が設けられており、その電極配
線の材料として、従前はアルミニウム膜が用いられてい
たが、アルミニウムは融点が低いために使用個所に制約
があり、従って、ドープド多結晶シリコン膜を電極配線
として使用するようになってきた。しかし、多結晶シリ
コン膜はアルミニウムと比べて導電性が良くないのが欠
点で、そのため、導電率が多結晶シリコンより１桁高い
高融点金属シリサイド膜が注目されて、現在、汎用され
つつある。
ところが、このような高融点金属シリサイド膜は半導体
材料とは異質であり、その形成方法については十分な検
討が望ましい。
材料とは異質であり、その形成方法については十分な検
討が望ましい。
［従来の技術］
最近のように、ＩＣが高集積化され、配線が長くなって
くると、配線層の抵抗骨による動作遅延が問題になって
、更に導電性の良い電極配線が望まれ、かくして、高導
電性電極配線の材料として、タングステンシリサイド（
ＷＳＩＸ ） ＋ モリブデンシリサイド（ＭｏＳｉｘ
） ＋ チタンシリサイド（ＴｉＳｉＸ）などの高融
点金属シリサイドが使用されるようになってきたが、こ
のような電極配線はそのまま延在して、例えば、ゲート
電極として利用される。
くると、配線層の抵抗骨による動作遅延が問題になって
、更に導電性の良い電極配線が望まれ、かくして、高導
電性電極配線の材料として、タングステンシリサイド（
ＷＳＩＸ ） ＋ モリブデンシリサイド（ＭｏＳｉｘ
） ＋ チタンシリサイド（ＴｉＳｉＸ）などの高融
点金属シリサイドが使用されるようになってきたが、こ
のような電極配線はそのまま延在して、例えば、ゲート
電極として利用される。
しかし、高融点金属シリサイド膜からなるゲート電極を
直接ゲート絶縁膜上に形成すると、高融点金属シリサイ
ド膜がゲート絶縁膜と反応して、ゲート絶縁膜の絶縁破
壊を起こしたり、また、ゲート絶縁膜から高融点金属シ
リサイド膜が剥離する等の問題が起こる。
直接ゲート絶縁膜上に形成すると、高融点金属シリサイ
ド膜がゲート絶縁膜と反応して、ゲート絶縁膜の絶縁破
壊を起こしたり、また、ゲート絶縁膜から高融点金属シ
リサイド膜が剥離する等の問題が起こる。
また、高融点金属シリサイドのみの電極配線を酸化処理
すると、５ｉ０２膜が生成される際、高融点金属の酸化
膜が同時に生成されることがあり、その場合の酸化膜は
絶縁性が良（ないために、ＩＣの素子特性に悪影響を与
えることになる。
すると、５ｉ０２膜が生成される際、高融点金属の酸化
膜が同時に生成されることがあり、その場合の酸化膜は
絶縁性が良（ないために、ＩＣの素子特性に悪影響を与
えることになる。
従って、第２図に示すように、ゲート電極２とそれから
延在する配線をドープド多結晶シリコン膜２１（導電性
多結晶シリコン膜）とタングステンシリサイド（ＷＳｉ
ｘ ）膜２２を積層した複合膜構造に形成する方法が提
案されてきた。尚、第２図において、１は半導体基板、
３はフィールド絶縁膜。
延在する配線をドープド多結晶シリコン膜２１（導電性
多結晶シリコン膜）とタングステンシリサイド（ＷＳｉ
ｘ ）膜２２を積層した複合膜構造に形成する方法が提
案されてきた。尚、第２図において、１は半導体基板、
３はフィールド絶縁膜。
４はソース・ドレイン領域、５は気相成長（ＣＶＤ）法
で被着した５ｉ０２膜やＰＳＧ膜などの絶縁膜を示す。
で被着した５ｉ０２膜やＰＳＧ膜などの絶縁膜を示す。
このような複合膜にすれば、酸化処理時に、高融点金属
シリサイドにシリコンが補充されて、高融点金属の酸化
膜が生成され難くなり、５ｉ０２膜の生成が主体になっ
て、絶縁性が保持される。従って、最近、第２図に示す
電極配線の構造が使用されており、これを俗称、ポリサ
イドと云っている。
シリサイドにシリコンが補充されて、高融点金属の酸化
膜が生成され難くなり、５ｉ０２膜の生成が主体になっ
て、絶縁性が保持される。従って、最近、第２図に示す
電極配線の構造が使用されており、これを俗称、ポリサ
イドと云っている。
［発明が解決しようとする問題点］
しかし、ドープド多結晶シリコン膜２１と高融点金属シ
リサイド膜２２との２層積層の電極配線は、他に問題が
あることが判ってきた。第３図（ａ）、 （ｂ）はそれ
を説明するための工程図で、まず、同図（ａ）に示すよ
うに、凸状の絶縁膜６が設けられた半導体基板１の上に
、ＣＶＤ法で膜厚２０００人のドープド多結晶シリコン
膜２１と膜厚２０００人のタングステンシリサイド膜２
２を被着する。これらは、ＣＶＤ法で被着するため被覆
性が良くて、絶縁膜６の側面にも十分被着する。
リサイド膜２２との２層積層の電極配線は、他に問題が
あることが判ってきた。第３図（ａ）、 （ｂ）はそれ
を説明するための工程図で、まず、同図（ａ）に示すよ
うに、凸状の絶縁膜６が設けられた半導体基板１の上に
、ＣＶＤ法で膜厚２０００人のドープド多結晶シリコン
膜２１と膜厚２０００人のタングステンシリサイド膜２
２を被着する。これらは、ＣＶＤ法で被着するため被覆
性が良くて、絶縁膜６の側面にも十分被着する。
次いで、第３図（ｂｌに示すように、シリサイド膜を低
抵抗化するために、１０００℃の高温度で熱処理（アニ
ール）して結晶化させる。しかし、そうすると段差部分
（矢印で示す）でタングステンシリサイド膜の結晶粒が
上下に引っ張られて細りができる。
抵抗化するために、１０００℃の高温度で熱処理（アニ
ール）して結晶化させる。しかし、そうすると段差部分
（矢印で示す）でタングステンシリサイド膜の結晶粒が
上下に引っ張られて細りができる。
そのため、このような２層を積層した電極配線は、通常
、ドープド多結晶シリコン膜２１のシート抵抗が２０〜
４０Ωん程度、タングステンシリサイド膜２２のシート
抵抗が３〜４Ωん程度となり、殆ど電流はタングステン
シリサイド膜２２を通って流れる筈であるが、その細り
のために配線抵抗が高くなって、且つ、細りが甚だしい
時には切れを起こす場合もある。
、ドープド多結晶シリコン膜２１のシート抵抗が２０〜
４０Ωん程度、タングステンシリサイド膜２２のシート
抵抗が３〜４Ωん程度となり、殆ど電流はタングステン
シリサイド膜２２を通って流れる筈であるが、その細り
のために配線抵抗が高くなって、且つ、細りが甚だしい
時には切れを起こす場合もある。
本発明は、このような配線抵抗が高くなる欠点を軽減す
るための電極配線の形成方法を提案するものである。
るための電極配線の形成方法を提案するものである。
［問題点を解決するための手段］
その問題点は、下層にドープド多結晶シリコン膜を被着
し、中間として高融点金属シリサイド膜を被着し、上層
にドープド多結晶シリコン膜を被着して、３層からなる
電極配線を形成する半導体装置の製造方法によって解決
される。
し、中間として高融点金属シリサイド膜を被着し、上層
にドープド多結晶シリコン膜を被着して、３層からなる
電極配線を形成する半導体装置の製造方法によって解決
される。
［作用］
即ち、本発明は、更に、その上にドープド多結晶シリコ
ン膜を被着し、ドープド多結晶シリコン膜、高融点金属
シリサイド膜、ドープド多結晶シリコン膜を積層した３
層の電極配線を形成する。
ン膜を被着し、ドープド多結晶シリコン膜、高融点金属
シリサイド膜、ドープド多結晶シリコン膜を積層した３
層の電極配線を形成する。
そうすると、熱処理の時、段差部で高融点金属シリサイ
ド膜の細りがなくなり、配線抵抗の増加が押さえられる
。
ド膜の細りがなくなり、配線抵抗の増加が押さえられる
。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）、 （ｂ）は本発明にかかる形成方法の工
程図を示しており、同図（ａ）に示すように、公知のＣ
ＶＤ法によって凸状の絶縁膜６を有する半導体基板１上
に、ＣＶＤ法で膜厚１５００人のドープド多結晶シリコ
ン膜２１を被着し、更に、膜厚２０００人のタングステ
ンシリサイド膜２２を被着し、その上に膜厚１５００人
のドープド多結晶シリコン膜２３を被着する。
程図を示しており、同図（ａ）に示すように、公知のＣ
ＶＤ法によって凸状の絶縁膜６を有する半導体基板１上
に、ＣＶＤ法で膜厚１５００人のドープド多結晶シリコ
ン膜２１を被着し、更に、膜厚２０００人のタングステ
ンシリサイド膜２２を被着し、その上に膜厚１５００人
のドープド多結晶シリコン膜２３を被着する。
次いで、第１図山）に示すように、シリサイド膜を低抵
抗化するための１０００℃での高温熱処理して結晶化さ
せる。そうすれば、段差部分で結晶粒生成によるタング
ステンシリサイド膜２２の細りがなくなり、配線抵抗の
増加が抑制される。これは、上層のドープド多結晶シリ
コン膜２３によって結晶粒の移動が押さえられ、引っ張
られなくなるためと考えられる。
抗化するための１０００℃での高温熱処理して結晶化さ
せる。そうすれば、段差部分で結晶粒生成によるタング
ステンシリサイド膜２２の細りがなくなり、配線抵抗の
増加が抑制される。これは、上層のドープド多結晶シリ
コン膜２３によって結晶粒の移動が押さえられ、引っ張
られなくなるためと考えられる。
上記はタングステンシリサイド膜の実施例であるが、そ
の他の高融点シリサイド膜も同様である。
の他の高融点シリサイド膜も同様である。
従って、本発明による形成方法を用いれば、ドープド多
結晶シリコン膜と高融点金属シリサイド膜を積層した複
合膜構造の配線抵抗を低くさせる効果がある。
結晶シリコン膜と高融点金属シリサイド膜を積層した複
合膜構造の配線抵抗を低くさせる効果がある。
［発明の効果］
以上の説明から明らかなように、本発明はドープド多結
晶シリコン膜と高融点金属シリサイド膜との複合膜構造
からなる電極配線の配線抵抗を低下させて、半導体装置
の高性能化に貢献するものである。
晶シリコン膜と高融点金属シリサイド膜との複合膜構造
からなる電極配線の配線抵抗を低下させて、半導体装置
の高性能化に貢献するものである。
第１図（ａ）、 （ｂ）は本発明にかかる電極配線の形
成工程図、 第２図は従来のゲート電極の断面図、 第３図（ａ）、 （ｂ）は従来の電極配線の形成工程図
である。 図において、 １は半導体基板、 ２はゲート電極、３はフィール
ド絶縁膜、 ４はソース・ドレイン領域、 ５．６は絶縁膜、 ２１、２３はドープド多結晶シリコン膜、２２はタング
ステンシリサイド膜 第 １ 図
成工程図、 第２図は従来のゲート電極の断面図、 第３図（ａ）、 （ｂ）は従来の電極配線の形成工程図
である。 図において、 １は半導体基板、 ２はゲート電極、３はフィール
ド絶縁膜、 ４はソース・ドレイン領域、 ５．６は絶縁膜、 ２１、２３はドープド多結晶シリコン膜、２２はタング
ステンシリサイド膜 第 １ 図
Claims (1)
- 下層としてドープド多結晶シリコン膜を被着し、中間層
として高融点金属シリサイド膜を被着し、上層としてド
ープド多結晶シリコン膜を被着して、３層からなる電極
配線を形成することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26577686A JPS63119548A (ja) | 1986-11-07 | 1986-11-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26577686A JPS63119548A (ja) | 1986-11-07 | 1986-11-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63119548A true JPS63119548A (ja) | 1988-05-24 |
Family
ID=17421878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26577686A Pending JPS63119548A (ja) | 1986-11-07 | 1986-11-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63119548A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4977098A (en) * | 1988-09-07 | 1990-12-11 | Korea Electronics & Communications Research Inst. | Method of forming a self-aligned bipolar transistor using amorphous silicon |
| US5420074A (en) * | 1990-07-05 | 1995-05-30 | Kabushiki Kaisha Toshiba | Method for burying low resistance material in a contact hole |
-
1986
- 1986-11-07 JP JP26577686A patent/JPS63119548A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4977098A (en) * | 1988-09-07 | 1990-12-11 | Korea Electronics & Communications Research Inst. | Method of forming a self-aligned bipolar transistor using amorphous silicon |
| US5420074A (en) * | 1990-07-05 | 1995-05-30 | Kabushiki Kaisha Toshiba | Method for burying low resistance material in a contact hole |
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