KR100511899B1 - 반도체 소자의 게이트 형성방법 - Google Patents
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Abstract
본 발명은 열처리 공정에 따른 티타늄 실리사이드막 내부의 보이드로 인한 결함을 최소화하여 고집적화에 대응하는 저항특성을 확보할 수 있는 반도체 소자의 게이트 형성방법을 제공한다.
본 발명에 따라, 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막 및 제 1 티타늄 실리사이드막을 순차적으로 형성하고, 제 1 티타늄 실리사이드막을 열처리하여 C54 상의 제 1 티타늄 실리사이드막으로 변환시킨다. 그런 다음, 제 1 티타늄 실리사이드막 상에 계면층을 형성하고, 계면층 상에 제 2 티타늄 실리사이드막을 형성한 후, 제 2 티타늄 실리사이드막을 열처리하여 C54 상의 제 2 티타늄 실리사이드막으로 변환시킨다. 여기서, 계면층은 상기 제 1 및 제 2 티타늄 실리사이드막의 보이드 결함을 제거한다. 본 실시예에서, 제 1 및 제 2 티타늄 실리사이드막은 500Å이하의 두께로 형성하고, 계면층은 300Å이하의 두께로 형성한다. 또한, 계면층은 단결정 실리콘막, 폴리실리콘막, 또는 도핑된 폴리실리콘막과 같은 반도체층으로 형성하거나, 티타늄막 또는 티타늄막과 반도체층의 적층막으로 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 폴리실리콘막과 티타늄 실리사이드막으로 이루어진 폴리사이드 구조의 반도체 소자의 게이트 형성방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 게이트의 저항을 감소시키기 위하여, 폴리실리콘막과 낮은 비저항과 고온의 안정성을 갖는 금속 실리사이드의 적층막으로 이루어진 폴리사이드 구조로 게이트를 형성한다. 이러한 실리사이드는 고유의 조성과 각기의 화학적 성질을 갖는 금속-실리콘 화합물로서, 실리콘과 결합하는 금속으로는 내화성 금속족인 몰리브덴, 탄탈륨, 티타늄, 텅스텐 또는 귀금속 원자인 코발트, 니켈, 백금등이다.
한편, 상기한 실리사이드 중 고집적화에 따른 낮은 비저항을 확보하기 위하여 티타늄 실리사이드를 이용한다. 이러한 티타늄 실리사이드는 물리기상증착 (Physical Vapor Depostion; PVD)으로 증착한 후 750℃ 이상에서 열처리하여 C54상을 C49상으로 변형시켜 안정한 상태의 저저항을 갖도록 한다.
그러나, 상기한 열처리의 진행후 C54 상의 티타늄 실리사이드막 내에, 도 1 및 도 2에 나타난 바와 같이 보이드(void)가 발생하여 막질이 저하되어 저항이 증가됨으로써, 결국 소자의 특성 및 신뢰성이 저하된다. 즉, 도 1및 도 2는 이러한 보이드 결함이 발생된 폴리사이드 게이트의 단면도 및 평면도이다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 열처리 공정에 따른 티타늄 실리사이드막 내부의 보이드로 인한 결함을 최소화하여 고집적화에 대응하는 저항특성을 확보할 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따라, 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막 및 제 1 티타늄 실리사이드막을 순차적으로 형성하고, 제 1 티타늄 실리사이드막을 열처리하여 C54 상의 제 1 티타늄 실리사이드막으로 변환시킨다. 그런 다음, 제 1 티타늄 실리사이드막 상에 계면층을 형성하고, 계면층 상에 제 2 티타늄 실리사이드막을 형성한 후, 제 2 티타늄 실리사이드막을 열처리하여 C54 상의 제 2 티타늄 실리사이드막으로 변환시킨다. 여기서, 계면층은 상기 제 1 및 제 2 티타늄 실리사이드막의 보이드 결함을 제거한다.
본 실시예에서, 제 1 및 제 2 티타늄 실리사이드막은 500Å이하의 두께로 형성하고, 계면층은 300Å이하의 두께로 형성한다. 또한, 계면층은 단결정 실리콘막, 폴리실리콘막, 또는 도핑된 폴리실리콘막과 같은 반도체층으로 형성하거나, 티타늄막 또는 티타늄과 반도체층의 적층막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 반도체 기판(30) 상에 게이트 산화막(31)을 형성하고, 게이트 산화막(31) 상에 도핑된 폴리실리콘막(32) 및 제 1 금속 실리사이드막으로서 제 1 티타늄 실리사이드막(33)을 순차적으로 형성한다. 바람직하게, 제 1 티타늄 실리사이드막(33)은 보이드 결함이 티타늄 실리사이드막 내에 존재하지 않도록 500Å이하, 즉 300 내지 500Å의 두께로 형성한다.
그리고 나서, 제 1 티타늄 실리사이드막(33)을 750℃ 이상에서 열처리하여 C49상을 C54상의 안정한 상태로 변환시키고, 제 1 티타늄 실리사이드막(33) 상부에 계면층(34)을 300Å이하, 즉 100 내지 300Å의 두께로 형성한다. 바람직하게, 계면층(34)은 단결정 실리콘막, 폴리실리콘막, 또는 도핑된 폴리실리콘막과 같은 반도체층으로 형성하거나, 또는 티타늄막으로 형성하거나, 티타늄막과 반도체층의 적층막으로 형성한다.
그런 다음, 반도체층(34) 상에 제 2 티타늄 실리사이드막(35)을 보이드 결함이 티타늄 실리사이드막 내에 존재하지 않도록 500Å이하, 즉 300 내지 500Å의 두께로 형성한다. 그리고 나서, 제 2 티티늄 실리사이드막(35)을 750℃ 이상에서 열처리하여 C49상을 C54상의 안정한 상태로 변환시킨다. 즉, 열처리에 의해 제 1 및 제 2 티타늄 실리사이드막(33, 35)에 보이드 결함이 발생되더라도 제 1 및 제 2 티타늄 실리사이드막(33, 35) 사이에 개재된 계면층(34)에 제거된다.
그 후, 도시되지는 않았지만, 제 2 티타늄 실리사이드막(35), 계면층(34), 제 1 티타늄 실리사이드막(33), 도핑된 폴리실리콘막(32) 및 게이트 산화막(31)을 식각하여 게이트를 형성한다.
상기한 본 발명에 의하면, 게이트의 형성시, 열처리에 의해 제 1 및 제 2 티타늄 실리사이드막에 보이드 결함이 발생되더라도 이들 사이의 계면층에 의해 보이드 결함이 제거됨으로써, 막질이 개선되고 저항이 감소됨으로써, 결국 소자의 특성 및 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
도 1 및 도 2는 종래의 반도체 소자의 게이트에 발생된 보이드 결함을 나타낸 단면도 및 평면도.
도 3은 본 발명의 실시예에 따른 반도체 소자의 게이트 형성방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
30 : 반도체 기판 31 : 게이트 산화막
32 : 도핑된 폴리실리콘막
33, 35 : 제 1 및 제 2 티타늄 실리사이드막
34 : 계면층
Claims (8)
- 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막 및 제 1 티타늄 실리사이드막을 순차적으로 형성하는 단계;상기 제 1 티타늄 실리사이드막을 열처리하여 C54 상의 제 1 티타늄 실리사이드막으로 변환시키는 단계;상기 제 1 티타늄 실리사이드막 상에 계면층을 형성하는 단계;상기 계면층 상에 제 2 티타늄 실리사이드막을 형성하는 단계; 및상기 제 2 티타늄 실리사이드막을 열처리하여 C54 상의 제 2 티타늄 실리사이드막으로 변환시키는 단계를 포함하고,상기 계면층은 상기 제 1 및 제 2 티타늄 실리사이드막의 보이드 결함을 제거하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항에 있어서, 상기 제 1 및 제 2 티타늄 실리사이드막은 500Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 계면층은 300Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 3 항에 있어서, 상기 계면층은 반도체층으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 4 항에 있어서, 상기 반도체층은 단결정 실리콘막, 폴리실리콘막, 또는 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 3 항에 있어서, 상기 계면층은 티타늄막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 3 항에 있어서, 상기 계면층은 티타늄막과 반도체층의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성방법.
- 제 7 항에 있어서, 상기 반도체층은 단결정 실리콘막, 폴리실리콘막, 또는 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성을 특징으로 하는 반도체 소자의 게이트 형성방법.
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- 1999-06-28 KR KR10-1999-0024629A patent/KR100511899B1/ko not_active IP Right Cessation
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