JPH01239971A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＭＯＳ　（Ｍｅｔａｌ　　ＯｘｉｄｅＳｅｍ
ｉｃｏｎｄｕｃｔｏｒ）型半導体装置の製造方法に関し
、特にゲート電極を多結晶シリコンと金属膜との積層構
造とし、低抵抗化を図った構造を有する半導体装置の製
造方法に関するものである。

［従来の技術およびその課題］ 従来のＭＯ８型半導体装置の概略断面構造を第２図に示
す。シリコン基板１の表面上にゲート酸化膜２を介して
ゲート電極３が形成されている。

さらに、シリコン基板１の表面領域には不純物が拡散さ
れたソースおよびドレイン領域４が形成されている。一
般に、ゲート電極３はｎ型不純物がドープされた多結晶
シリコンが広く用いられており、その比抵抗値は１００
０〜２０００μΩφｃｍ程度である。

ところが、最近、半導体装置の高集積化や高速応答性の
要求に伴なって素子構造の微細化が盛んに行なわれてい
る。ＭＯ８型半導体装置においては、素子構造の微細化
に伴なってゲート電極の配線抵抗が次第に問題とされ、
微細化の程度に応じてゲート電極の配線抵抗を低減させ
るための種々のゲート電極構造が考案された。

たとえば、記憶容量が２５６ｋ　（キロ）ビットあるい
はＩＭ（メガ）ビットのＤＲＡＭ（Ｄｙｎａｍｉｃ　　
Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　Ｍｅｎｏｒｙ）など
では、第３図に示すようにｎ型不純物がドープされた多
結晶シリコン層５の上にＷ（タングステン）やＭｏ（モ
リブデン）のシリサイド層６が積層されたポリサイド構
造を有するゲート電極が使用されている。このポリサイ
ド構造は比抵抗が数１００μΩ・ｃｍ程度のシリサイド
層を積層することによってゲート電極の低抵抗化を図っ
ている。

また、さらに微細化された構造が要求される４Ｍ（メガ
）ビットあるいは１６ＭビットのＤＲＡＭなどでは、第
４図に示すように、ｎ＋型多結晶シリコン層５の上に比
抵抗が１０μΩ・ｃｍ程度のＷやＭｏなどのレアメタル
の金属膜７を積層した構造が考えられる。ところが、こ
のような構造では、ゲート電極形成後に行なわれるソー
スおよびドレイン領域４の形成のための高温熱処理工程
において、多結晶シリコン層５と金属膜７との界面近傍
でシリサイド化が生じる。このシリサイド化された領域
は金属膜７に比べて抵抗値が大きいため、所定の抵抗値
よりもゲート電極の抵抗値が大きく形成されるという問
題点があった。

このような問題点を改善する方法とし−て、第５図に示
すように、多結晶シリコン層５と金属膜７との間にバリ
ア層を形成した構造が考案された。

このバリア層としては薄い５ｉＮ（シリコン窒化）膜８
を用いることが検討されている。このＳｉＮ膜８は、ゲ
ート電極形成後のソースおよびドレイン領域形成用の高
温熱処理工程において、多結晶シリコン層５と金属膜７
との界面のシリサイド化を防止する作用がある。ところ
が、このＳｉＮ膜８は絶縁性を有しており、このために
ゲート電極の抵抗値が増加したりゲート容量が増加する
などの新たな問題を生じ、ゲート電極の低抵抗化を図る
に十分な効果は得られない。

このために、新たに高導電性を有し金属膜と多結晶シリ
コン層のバリア性を高めるものとして、ＴｉＮ（窒化チ
タン）膜が採用された。このＴｉＮ膜は、その比抵抗値
が１００μΩ・ｃｍ程度であり、しかも金属膜と多結晶
シリコン層との間に位置し、金属膜のシリサイド化を防
止するバリア性を有するなど優れた特性を有している。

ところが、このようなバリア層としてＴｉＮ膜を用いた
ゲート電極構造においても以下のような問題点があった
。

多結晶シリコン層５の上に形成されるＴｉＮ膜は、通常
、反応性スパッタ法を用いて形成されている。この方法
によって形成されたＴｉＮ膜は、膜の形成工程において
、その内部に酸素や汚染物質などを取込みやすく、その
ために必ずしも良質なＴｉＮ膜が形成されない。したが
って、このＴｉＮ膜が果たすべきバリア性が劣化し、ソ
ースおよびドレイン形成用の高温熱処理工程において、
多結晶シリコン層５と金属膜７との間にシリサイド化を
部分的に生じさせ得るという問題点があった。また、Ｔ
ｉＮ膜の抵抗値がばらつき、時には非常に高くなるとい
う問題点もあった。

したがって、本発明は上記のような問題点を解消するた
めになされたもので、ゲート電極を構成する多結晶シリ
コン層と金属膜との間に両者の接合界面でシリサイド化
を生じさせることなく、かつそれ自身が低抵抗を有する
バリア層として十分な機能を有する金属窒化膜を積層し
たゲート電極構造を有する半導体装置の製造方法を提供
することを目的とする。

［課題を解決するための手段］ 本発明は、半導体基板上に絶縁膜を介して多結晶シリコ
ン層、金属窒化膜および金属膜が順次聞届されたゲート
電極構造を有する半導体装置の製造方法であり、半導体
基板上に絶縁膜を介して形成された多結晶シリコン層上
に、まず、後工程において窒化処理される金属膜を堆積
し、そして、この金属膜を窒化処理して多結晶シリコン
層上に金属窒化膜を形成した後、さらに金属膜を堆積し
、ゲート電極を形成することを特徴とする。

［作用コ 本発明においては、低抵抗のゲート電極を形成するため
に、多結晶シリコン層上に金属窒化膜を介して金属膜を
積層した構造を有している。そして、金属窒化膜は、多
結晶シリコン層上にたとえばスパッタ法などを用いて金
属膜を形成し、この金属膜を窒化雰囲気中で高温加熱処
理を行ない金属窒化膜を形成している。このような方法
によって形成された金属窒化膜は、従来行なわれていた
反応性スパッタ法により形成された金属窒化膜に比べて
酸素や汚染物質の混入による膜質の低下が少ない良質な
膜を形成することができる。したがって、この金属窒化
膜は、後工程において行なわれる高温熱処理時に、多結
晶シリコン層と金属膜との間の固相反応を防止し、低抵
抗のゲート電極を形成することができる。

［実施例］ 以下、本発明の一実施例を図を用いて説明する。

第１Ａ図ないし第１Ｅ図は、本発明の一実施例によるＭ
Ｏ３型半導体装置のゲート電極の製造方法をその工程順
に従って示した断面図である。

まず、第１Ａ図において、シリコン基板１の表面を酸化
処理し、酸化膜１０を形成する。そして、その上にＣＶ
Ｄ（Ｃｈａｍｉｃａｌ　　Ｖａｐｏｕｒ　　Ｄｅｐｏｓ
ｉｔｉｏｎ）法を用いて多結晶シリコン層１１を堆積す
る。

次に、第１Ｂ図に示すように、多結晶シリコン層１１の
表面上にスパッタ法を用いてＴｉ（チタン）膜１２を堆
積する。このスパッタ法によって堆積されたＴｉ膜１２
は多結晶シリコン層１１との付着力が強く比較的良質な
結晶構造を有している。

さらに、第１Ｃ図に示すように、Ｔｉ膜１２が形成され
た半導体基板を窒化処理し多結晶シリコン層１１の表面
上にＴｉＮ　（窒化チタン）層１３を形成する。この窒
化処理は窒素雰囲気内でＴｉ層１２表面を加熱処理して
窒化反応を生じさせて行なわれる。たとえばランプ加熱
炉を用いた反応工程では、まずＴｉ層１２が形成された
半導体基板を、ハロゲンランプなどのランプ加熱体が設
けられた反応チューブ内に載置する。そして反応チュー
ブ内をＮＨ，（アンモニウム）ガスやＮ２（窒素）ガス
で充満し、ランプ加熱体からＴｉ層１２表面に光を照射
してその表面を温度４００〜９００℃程度に加熱する。

このような状態に設定されたＴｉ層１２ではチューブ内
のガスとの間に窒化反応を生じ、この結果Ｔ１膜１２が
窒化されたＴｉＮ膜１３が形成される。なお、この窒化
処理に用いる反応炉としてはたとえば電気炉を用いたも
のでも構わないが、反応チューブ内に酸素が混入するこ
とを防止する観点からは上記のランプ加熱炉型を用いる
方が好ましい。

その後、第１Ｄ図に示すように、ＴｉＮ膜１３の表面上
にスパッタ法を用いてＷやＭｏなどの金属膜１４を堆積
する。

最後に第１Ｅ図に示すように、写真製版およびエツチン
グ法を用いて金属膜１４、ＴｉＮ膜１３および多結晶シ
リコン層１１をメサ型に成形してゲート電極１５を形成
する。このゲート電極１５のエツチング処理はたとえば
ＲＩＥ　（反応性イオンエツチング）法などを用いて行
なわれる。

以上のような工程によって多結晶シリコン層、ＴｉＮ膜
および金属膜を積層した構造の低抵抗ゲート電極が形成
される。

なお、上記実施例においては、多結晶シリコン層と金属
膜と間に積層されるバリア層として窒化チタン膜を用い
た場合について説明したが、これに限定されることなく
たとえばタングステンやモリブデンなどの窒化膜を用い
てもよく、広くはそれ自身の比抵抗値が小さく、かつ多
結晶シリコン層と金属膜とのシリサイド反応を防止し得
るものであれば他のものであっても構わない。

さらに、上記実施例においては、Ｔｉ膜１２の窒化方法
としてランプ加熱炉を用いた加熱処理について説明した
が、これに限定されることなく他の窒化方法であっても
構わない。

［発明の効果］ 本発明においては、ＭＯ３型半導体装置などのゲート電
極の配線抵抗を低減するために、多結晶シリコン層と金
属膜との積層構造を形成し、さらにこの両層の間に両層
のシリサイド化を防止し得るバリア層として低抵抗の金
属窒化膜を介在させた構造を構成している。そして、こ
の金属窒化膜は、まず金属膜を堆積した後、この膜を窒
化処理して金属窒化膜を形成しているので、汚染物質の
混入の少ない良質な結晶構造を有する薄膜が形成でき、
バリア層の機能を十分に発揮し、さらにゲート電極の低
抵抗化を実現することができる。これによって、ゲート
電極の配線抵抗の影響によって阻害されることなく半導
体装置の微細化あるいは高集積化を実現することができ
る。

【図面の簡単な説明】

第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図および第１Ｅ
図は、本発明の一実施例による半導体装置のゲート電極
の製造方法をその工程順に示した断面構造図である。 第２図ないし第５図は従来のＭＯ３型半導体装置のゲー
ト電極構造の種々のタイプを示したものであり、第２図
は、多結晶シリコン層からなるゲート電極の断面構造図
である。第３図は、多結晶シリコン層と金属シリサイド
層との積層構造からなるゲート電極の断面構造図である
。第４図は、多結晶シリコン層、シリサイド層、金属膜
を積層した構造のゲート電極の断面構造図である。第５
図は、多結晶シリコン層と金属膜との間にシリコン窒化
膜を積層した構造のゲート電極の断面構造図である。 図において、１１は多結晶シリコン層、１３はＴｉＮ　
（窒化チタン）膜、１４は金属膜、１５はゲート電極を
示している。 なお、図中、同一符号は同一または相当部分を示す。 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 　半導体基板上に絶縁膜を介して多結晶シリコン層、金
   属窒化膜および金属膜が順次積層されたゲート電極構造
   を有する半導体装置の製造方法において、 前記絶縁膜が形成された半導体基板上に多結晶シリコン
   層を堆積する工程と、 前記多結晶シリコン層上に窒化されるべき金属膜を堆積
   する工程と、 前記窒化されるべき金属膜を窒化処理することによって
   前記金属窒化膜を形成する工程と、前記金属窒化膜上に
   金属膜を堆積する工程と、前記金属膜、前記金属窒化膜
   および前記多結晶シリコン層をエッチングし、前記ゲー
   ト電極を形成する工程とを備えたことを特徴とする、半
   導体装置の製造方法。