JPH1022455A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH1022455A JPH1022455A JP8169905A JP16990596A JPH1022455A JP H1022455 A JPH1022455 A JP H1022455A JP 8169905 A JP8169905 A JP 8169905A JP 16990596 A JP16990596 A JP 16990596A JP H1022455 A JPH1022455 A JP H1022455A
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Abstract
(57)【要約】
【課題】 薄くかつ高誘電率であるキャパシタ誘電膜を
有し、容量の大きいキャパシタを有する半導体装置およ
びその製造方法を提供する。 【解決手段】 半導体装置のキャパシタを下部電極と、
この下部電極上に形成されたタンタル酸化膜と、下部電
極と前記タンタル酸化膜との間に形成された窒化膜であ
って、前記下部電極をタンタル酸化膜を介して窒素原子
を含む雰囲気下でアニールすることによって形成された
窒化膜と、このタンタル酸化膜上に形成された上部電極
とで構成する。
有し、容量の大きいキャパシタを有する半導体装置およ
びその製造方法を提供する。 【解決手段】 半導体装置のキャパシタを下部電極と、
この下部電極上に形成されたタンタル酸化膜と、下部電
極と前記タンタル酸化膜との間に形成された窒化膜であ
って、前記下部電極をタンタル酸化膜を介して窒素原子
を含む雰囲気下でアニールすることによって形成された
窒化膜と、このタンタル酸化膜上に形成された上部電極
とで構成する。
Description
【０００１】
【発明の属する技術】本発明は、半導体装置、特に、キ
ャパシタの構造およびその製造方法に関するものであ
る。
ャパシタの構造およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来のキャパシタには、狭い占有面積で
大きな容量を得るために高誘電率膜であるタンタル酸化
膜（Ｔａ2Ｏ5）が使用されていた。
大きな容量を得るために高誘電率膜であるタンタル酸化
膜（Ｔａ2Ｏ5）が使用されていた。
【０００３】まず、下部電極上にＴａ2Ｏ5膜が形成され
た、酸化性雰囲気下でアニールされる。このアニール
は、欠陥修復やリーク電流低減のたに行われる。つい
で、上部電極をＴａ2Ｏ5膜上に形成することによりキャ
パシタが形成される。
た、酸化性雰囲気下でアニールされる。このアニール
は、欠陥修復やリーク電流低減のたに行われる。つい
で、上部電極をＴａ2Ｏ5膜上に形成することによりキャ
パシタが形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記キ
ャパシタの製造方法では、酸化性雰囲気でのアニール時
に、下部電極（ポリシリコン）とＴａ2Ｏ5膜との界面に
シリコン酸化膜が形成されてしまう。従って、キャパシ
タ誘電膜がＴａ2Ｏ5膜とシリコン酸化膜で形成されるこ
ととなり、キャパシタ誘電膜厚が実質的に非常に大きく
なるという問題点があった。
ャパシタの製造方法では、酸化性雰囲気でのアニール時
に、下部電極（ポリシリコン）とＴａ2Ｏ5膜との界面に
シリコン酸化膜が形成されてしまう。従って、キャパシ
タ誘電膜がＴａ2Ｏ5膜とシリコン酸化膜で形成されるこ
ととなり、キャパシタ誘電膜厚が実質的に非常に大きく
なるという問題点があった。
【０００５】また、このシリコン酸化膜は、Ｔａ2Ｏ5膜
の１／５〜１／６程度の比誘電率しかなく、高誘電率の
キャパシタ誘電膜が得られないという問題点があった。
の１／５〜１／６程度の比誘電率しかなく、高誘電率の
キャパシタ誘電膜が得られないという問題点があった。
【０００６】この解決策として下部電極（ポリシリコ
ン）を窒化し、下部電極表面に窒化膜を形成した後、Ｔ
ａ2Ｏ5膜を形成する方法も試みられているが、この方法
においても、ウエハの炉への挿入時もしくは炉内の残留
酸素の影響により、下部電極上にシリコン酸化膜が形成
され、このシリコン酸化膜を熱窒化することになるの
で、この熱窒化したシリコン酸化膜は１〜２ｎｍに達
し、キャパシタ誘電膜に占めるこのシリコン酸化膜の割
合が大きくなり、薄膜化の妨げとなる。また、このシリ
コン酸化膜は、意図的に形成するものではなく、処理条
件（時間、炉の種類等）によってその膜厚が異なるた
め、どの程度形成されるかという予測が困難でり、どの
程度Ｔａ2Ｏ5を形成すれば所望のキャパシタ誘電膜が得
られるのかが分からず、Ｔａ2Ｏ5の膜厚の制御が困難に
なるという問題があった。
ン）を窒化し、下部電極表面に窒化膜を形成した後、Ｔ
ａ2Ｏ5膜を形成する方法も試みられているが、この方法
においても、ウエハの炉への挿入時もしくは炉内の残留
酸素の影響により、下部電極上にシリコン酸化膜が形成
され、このシリコン酸化膜を熱窒化することになるの
で、この熱窒化したシリコン酸化膜は１〜２ｎｍに達
し、キャパシタ誘電膜に占めるこのシリコン酸化膜の割
合が大きくなり、薄膜化の妨げとなる。また、このシリ
コン酸化膜は、意図的に形成するものではなく、処理条
件（時間、炉の種類等）によってその膜厚が異なるた
め、どの程度形成されるかという予測が困難でり、どの
程度Ｔａ2Ｏ5を形成すれば所望のキャパシタ誘電膜が得
られるのかが分からず、Ｔａ2Ｏ5の膜厚の制御が困難に
なるという問題があった。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
下部電極と、この下部電極上に形成されたタンタル酸化
膜と、下部電極と前記タンタル酸化膜との間に形成され
た窒化膜であって、前記下部電極をタンタル酸化膜を介
して窒素原子を含む雰囲気下でアニールすることによっ
て形成された窒化膜と、このタンタル酸化膜上に形成さ
れた上部電極とを有することを特徴とする。
下部電極と、この下部電極上に形成されたタンタル酸化
膜と、下部電極と前記タンタル酸化膜との間に形成され
た窒化膜であって、前記下部電極をタンタル酸化膜を介
して窒素原子を含む雰囲気下でアニールすることによっ
て形成された窒化膜と、このタンタル酸化膜上に形成さ
れた上部電極とを有することを特徴とする。
【０００８】また、本発明の半導体装置の製造方法は、
下部電極上にタンタル酸化膜を形成する工程と、この下
部電極をタンタル酸化膜を介して窒素原子を含む雰囲気
下でアニールすることによって下部電極とタンタル酸化
膜との間に窒化膜を形成する工程と、このタンタル酸化
膜上に上部電極を形成する工程とを有することを特徴と
する。
下部電極上にタンタル酸化膜を形成する工程と、この下
部電極をタンタル酸化膜を介して窒素原子を含む雰囲気
下でアニールすることによって下部電極とタンタル酸化
膜との間に窒化膜を形成する工程と、このタンタル酸化
膜上に上部電極を形成する工程とを有することを特徴と
する。
【０００９】
【００１０】
【第１の実施の形態】図１は、本発明の第１の実施例の
半導体装置の製造方法である。
半導体装置の製造方法である。
【００１１】まず、図１（ａ）に示すように、シリコン
基板あるいはヒ素もしくはリンの不純物を１〜１０×１
０20個／ｃｍ3の高濃度に拡散したポリシリコン膜を用
いて下部電極１を形成する。
基板あるいはヒ素もしくはリンの不純物を１〜１０×１
０20個／ｃｍ3の高濃度に拡散したポリシリコン膜を用
いて下部電極１を形成する。
【００１２】次に、図１（ｂ）に示すように、下部電極
１上にタンタル酸化膜（Ｔａ2Ｏ5膜）をスパッタ法もし
くはＣＶＤ（化学的気相成長）法により５〜２０ｎｍ程
度形成する。Ｔａ2Ｏ5膜の比誘電率は２０〜２５であ
る。
１上にタンタル酸化膜（Ｔａ2Ｏ5膜）をスパッタ法もし
くはＣＶＤ（化学的気相成長）法により５〜２０ｎｍ程
度形成する。Ｔａ2Ｏ5膜の比誘電率は２０〜２５であ
る。
【００１３】次に、アンモニア（ＮＨ3）雰囲気で８０
０〜１０００℃で、３０秒〜３０分、ＲＴＰ（Rapid Th
ermal Process）炉で、アニールを行い窒化膜３を形成
する。このアニールは、電気抵抗炉（ファーネス炉）で
もよいが、他のトランジスタ等の素子やＴａ2Ｏ5膜への
悪影響、熱処理による不純物の再拡散やアニール効果に
よる膜の劣化等を低減するため、炉への出し入れ時の酸
素等の混入および昇温・降温時の熱履歴の少ないＲＴＰ
炉でアニールする方が好ましい。
０〜１０００℃で、３０秒〜３０分、ＲＴＰ（Rapid Th
ermal Process）炉で、アニールを行い窒化膜３を形成
する。このアニールは、電気抵抗炉（ファーネス炉）で
もよいが、他のトランジスタ等の素子やＴａ2Ｏ5膜への
悪影響、熱処理による不純物の再拡散やアニール効果に
よる膜の劣化等を低減するため、炉への出し入れ時の酸
素等の混入および昇温・降温時の熱履歴の少ないＲＴＰ
炉でアニールする方が好ましい。
【００１４】このアニールにより、窒素（Ｎ原子）が、
Ｔａ2Ｏ5膜２中を拡散し、下部電極１と反応して窒化膜
３が、下部電極１とＴａ2Ｏ5膜２との界面に形成される
（図１（ｃ））。この時形成される窒化膜３は、０．５
ｎｍ以下と非常に薄く、その比誘電率（〜７）より、実
効的な膜厚（酸化膜換算膜厚）は、０．２ｎｍ以下とな
り、無視できる程度の膜厚となる。
Ｔａ2Ｏ5膜２中を拡散し、下部電極１と反応して窒化膜
３が、下部電極１とＴａ2Ｏ5膜２との界面に形成される
（図１（ｃ））。この時形成される窒化膜３は、０．５
ｎｍ以下と非常に薄く、その比誘電率（〜７）より、実
効的な膜厚（酸化膜換算膜厚）は、０．２ｎｍ以下とな
り、無視できる程度の膜厚となる。
【００１５】また、Ｔａ2Ｏ5中にもＮが侵入し、ダング
リングボンド（未結合手）等と結合することにより、Ｔ
ａ2Ｏ5の比誘電率は上昇する。
リングボンド（未結合手）等と結合することにより、Ｔ
ａ2Ｏ5の比誘電率は上昇する。
【００１６】このように、窒化膜とＴａ2Ｏ5のトータル
の実効的な膜厚は、小さくなる。
の実効的な膜厚は、小さくなる。
【００１７】次に、Ｔａ2Ｏ5膜の欠陥修復およびリーク
電流の低減のため、酸化雰囲気下（酸素もしくはオゾン
中）で、アニールを行う。この時、窒化膜３がバリアと
なり下部電極１は酸化されない。
電流の低減のため、酸化雰囲気下（酸素もしくはオゾン
中）で、アニールを行う。この時、窒化膜３がバリアと
なり下部電極１は酸化されない。
【００１８】次に、図１（ｄ）に示すように、上部電極
４となるポリシリコン膜を形成し、不純物を導入し、パ
ターンニグを行うことによりキャパシタが形成される。
４となるポリシリコン膜を形成し、不純物を導入し、パ
ターンニグを行うことによりキャパシタが形成される。
【００１９】ここで、図１においては、その断面図を示
したが、キャパシタ構造は、例えば、リング型やフィン
型のような立体構造としてもよい。
したが、キャパシタ構造は、例えば、リング型やフィン
型のような立体構造としてもよい。
【００２０】
【第２の実施の形態】第１の実施例では、アンモニア雰
囲気で、アニールを行い窒化膜３を形成したが、このア
ンモニアを一酸化二窒素（Ｎ2Ｏ）あるいは一酸化窒素
（ＮＯ）とすることができる。
囲気で、アニールを行い窒化膜３を形成したが、このア
ンモニアを一酸化二窒素（Ｎ2Ｏ）あるいは一酸化窒素
（ＮＯ）とすることができる。
【００２１】この場合、このアニールで、Ｔａ2Ｏ5膜の
欠陥修復およびリーク電流の低減のためのアニールを兼
ねることができ工程数の削減が可能となる。
欠陥修復およびリーク電流の低減のためのアニールを兼
ねることができ工程数の削減が可能となる。
【００２２】通常、Ｎ2ＯもしくはＮＯによる処理の場
合、Ｎによる窒化とＯによる酸化が同時に起こるが、Ｎ
による窒化反応が優先的に進むため、このＴａ2Ｏ5をア
ニールするような時間・温度では酸化膜はほとんど形成
されない。
合、Ｎによる窒化とＯによる酸化が同時に起こるが、Ｎ
による窒化反応が優先的に進むため、このＴａ2Ｏ5をア
ニールするような時間・温度では酸化膜はほとんど形成
されない。
【００２３】
【第３の実施の形態】第２の実施例では、窒化膜３を形
成するためのアニールとＴａ2Ｏ5膜２の欠陥修復等のた
めのアニールを兼ねたが、もちろん、ＮＨ3雰囲気中で
窒化膜３を形成するための第１のアニールを行い、Ｎ2
ＯあるいはＮＯ雰囲気中でＴａ2Ｏ5膜２の欠陥修復等の
ための第２のアニールを行ってもよい。
成するためのアニールとＴａ2Ｏ5膜２の欠陥修復等のた
めのアニールを兼ねたが、もちろん、ＮＨ3雰囲気中で
窒化膜３を形成するための第１のアニールを行い、Ｎ2
ＯあるいはＮＯ雰囲気中でＴａ2Ｏ5膜２の欠陥修復等の
ための第２のアニールを行ってもよい。
【００２４】この場合、第２のアニールによってＴａ2
Ｏ5膜中のタングリングボンド（未結合手）の欠陥を修
復できる。このタングリングボンドは、欠陥やトラップ
の原因となるが、Ｎ2ＯあるいはＮＯ雰囲気中でアニー
ルすることにより、酸素および窒素とタングリングボン
ドを結合させることによりストレスによるトラップの発
生を低減でき、より安定な膜質のＴａ2Ｏ5膜の形成がで
きる。このタングリングボンドとの結合は、酸素よりも
窒素の方がより強固である。
Ｏ5膜中のタングリングボンド（未結合手）の欠陥を修
復できる。このタングリングボンドは、欠陥やトラップ
の原因となるが、Ｎ2ＯあるいはＮＯ雰囲気中でアニー
ルすることにより、酸素および窒素とタングリングボン
ドを結合させることによりストレスによるトラップの発
生を低減でき、より安定な膜質のＴａ2Ｏ5膜の形成がで
きる。このタングリングボンドとの結合は、酸素よりも
窒素の方がより強固である。
【００２５】
【第４の実施の形態】第１〜第３の実施例では、Ｔａ2
Ｏ5膜２上に直接上部電極を形成したが、Ｔａ2Ｏ5膜２
を形成（図１（ｃ））の後、図２（ａ）に示すように、
Ｔａ2Ｏ5膜２上にシリコン窒化膜５をＬＰＣＶＤ（低圧
化学的気相成長）法により０．５〜１ｎｍ形成し、その
後、シリコン窒化膜５上に上部電極４を形成してもよい
（図２（ｂ））。
Ｏ5膜２上に直接上部電極を形成したが、Ｔａ2Ｏ5膜２
を形成（図１（ｃ））の後、図２（ａ）に示すように、
Ｔａ2Ｏ5膜２上にシリコン窒化膜５をＬＰＣＶＤ（低圧
化学的気相成長）法により０．５〜１ｎｍ形成し、その
後、シリコン窒化膜５上に上部電極４を形成してもよい
（図２（ｂ））。
【００２６】この場合、Ｔａ2Ｏ5膜２上にシリコン窒化
膜５を形成したので上部電極に不純物を導入する際の熱
処理、他の素子を形成する際の熱処理によりＴａ2Ｏ5膜
と上部電極４との界面にシリコン酸化膜が形成されるの
を防止することができる。従って、キャパシタ容量の低
減を防ぐことができる。
膜５を形成したので上部電極に不純物を導入する際の熱
処理、他の素子を形成する際の熱処理によりＴａ2Ｏ5膜
と上部電極４との界面にシリコン酸化膜が形成されるの
を防止することができる。従って、キャパシタ容量の低
減を防ぐことができる。
【００２７】また、上部電極４からＴａ2Ｏ5膜への不純
物の拡散を防止することができ、Ｔａ2Ｏ5の膜質の劣化
を防ぐことができる。
物の拡散を防止することができ、Ｔａ2Ｏ5の膜質の劣化
を防ぐことができる。
【００２８】以上の実施例においては、上部および下部
電極としてポリシリコンを用いたが、他の金属、タング
ステン（Ｗ）や窒化チタン（ＴｉＮ）を用いることも可
能である。
電極としてポリシリコンを用いたが、他の金属、タング
ステン（Ｗ）や窒化チタン（ＴｉＮ）を用いることも可
能である。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、キャパシタを構成する窒化膜ををタンタル酸化膜
を介して窒素原子を含む雰囲気下でアニールしたので、
窒化膜厚を非常に薄くできる。
れば、キャパシタを構成する窒化膜ををタンタル酸化膜
を介して窒素原子を含む雰囲気下でアニールしたので、
窒化膜厚を非常に薄くできる。
【００３０】従って、キャパシタ全体の膜厚の制御も容
易となる。
易となる。
【図１】本発明の第１の実施例の半導体装置の製造方法
【図２】本発明の第４の実施例の半導体装置の製造方法
１・・・下部電極 ２・・・Ｔａ2Ｏ5膜 ３・・・窒化膜 ４・・・上部電極 ５・・・窒化膜
Claims (4)
- 【請求項１】 下部電極と、 前記下部電極上に形成されたタンタル酸化膜と、 前記下部電極と前記タンタル酸化膜との間に形成された
窒化膜であって、前記下部電極をタンタル酸化膜を介し
て窒素原子を含む雰囲気下でアニールすることによって
形成された窒化膜と、 前記タンタル酸化膜上に形成された上部電極とを有する
ことを特徴とする半導体装置。 - 【請求項２】 下部電極上にタンタル酸化膜を形成する
工程と、 前記下部電極をタンタル酸化膜を介して窒素原子を含む
雰囲気下でアニールすることによって前記下部電極と前
記タンタル酸化膜との間に窒化膜を形成する工程と、 前記タンタル酸化膜上に上部電極を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項３】 前記アニールは、アンモニア雰囲気下で
行われることを特徴とする請求項２記載の半導体装置の
製造方法。 - 【請求項４】 前記アニールは、Ｎ2ＯもしくはＮＯ雰
囲気下で行われることを特徴とする請求項２記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16990596A JP3432359B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16990596A JP3432359B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022455A true JPH1022455A (ja) | 1998-01-23 |
| JP3432359B2 JP3432359B2 (ja) | 2003-08-04 |
Family
ID=15895149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16990596A Expired - Fee Related JP3432359B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3432359B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000067324A1 (fr) * | 1999-04-30 | 2000-11-09 | Hitachi, Ltd. | Circuit integre, son procede de fabrication, et procede de production d'un dessin de masque |
| JP2001053253A (ja) * | 1999-07-02 | 2001-02-23 | Hyundai Electronics Ind Co Ltd | 半導体メモリ素子のキャパシタ及びその製造方法 |
| JP2001057414A (ja) * | 1999-07-01 | 2001-02-27 | Hyundai Electronics Ind Co Ltd | 半導体メモリ素子のキャパシタ及びその製造方法 |
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| GB2365211A (en) * | 1999-12-23 | 2002-02-13 | Hyundai Electronics Ind | DRAM capacitor having a crystalline TaON dielectric |
| US6514813B2 (en) | 1999-03-01 | 2003-02-04 | Oki Electric Industry Co., Ltd. | Method of fabricating a semiconductor device |
| KR100411302B1 (ko) * | 2001-06-30 | 2003-12-18 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| KR100538074B1 (ko) * | 1998-06-30 | 2006-04-28 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
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| US20120074369A1 (en) * | 2007-03-29 | 2012-03-29 | Panasonic Corporation | Nonvolatile memory apparatus, nonvolatile memory element, and nonvolatile memory element array |
-
1996
- 1996-06-28 JP JP16990596A patent/JP3432359B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3432359B2 (ja) | 2003-08-04 |
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