JP3432359B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP3432359B2 JP3432359B2 JP16990596A JP16990596A JP3432359B2 JP 3432359 B2 JP3432359 B2 JP 3432359B2 JP 16990596 A JP16990596 A JP 16990596A JP 16990596 A JP16990596 A JP 16990596A JP 3432359 B2 JP3432359 B2 JP 3432359B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- semiconductor device
- tantalum oxide
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術】本発明は、半導体装置、特に、キ
ャパシタの構造およびその製造方法に関するものであ
る。
ャパシタの構造およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】従来のキャパシタには、狭い占有面積で
大きな容量を得るために高誘電率膜であるタンタル酸化
膜（Ｔａ2Ｏ5）が使用されていた。
大きな容量を得るために高誘電率膜であるタンタル酸化
膜（Ｔａ2Ｏ5）が使用されていた。
【０００３】まず、下部電極上にＴａ2Ｏ5膜が形成され
た、酸化性雰囲気下でアニールされる。このアニール
は、欠陥修復やリーク電流低減のたに行われる。つい
で、上部電極をＴａ2Ｏ5膜上に形成することによりキャ
パシタが形成される。
た、酸化性雰囲気下でアニールされる。このアニール
は、欠陥修復やリーク電流低減のたに行われる。つい
で、上部電極をＴａ2Ｏ5膜上に形成することによりキャ
パシタが形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記キ
ャパシタの製造方法では、酸化性雰囲気でのアニール時
に、下部電極（ポリシリコン）とＴａ2Ｏ5膜との界面に
シリコン酸化膜が形成されてしまう。従って、キャパシ
タ誘電膜がＴａ2Ｏ5膜とシリコン酸化膜で形成されるこ
ととなり、キャパシタ誘電膜厚が実質的に非常に大きく
なるという問題点があった。
ャパシタの製造方法では、酸化性雰囲気でのアニール時
に、下部電極（ポリシリコン）とＴａ2Ｏ5膜との界面に
シリコン酸化膜が形成されてしまう。従って、キャパシ
タ誘電膜がＴａ2Ｏ5膜とシリコン酸化膜で形成されるこ
ととなり、キャパシタ誘電膜厚が実質的に非常に大きく
なるという問題点があった。
【０００５】また、このシリコン酸化膜は、Ｔａ2Ｏ5膜
の１／５〜１／６程度の比誘電率しかなく、高誘電率の
キャパシタ誘電膜が得られないという問題点があった。
の１／５〜１／６程度の比誘電率しかなく、高誘電率の
キャパシタ誘電膜が得られないという問題点があった。
【０００６】この解決策として下部電極（ポリシリコ
ン）を窒化し、下部電極表面に窒化膜を形成した後、Ｔ
ａ2Ｏ5膜を形成する方法も試みられているが、この方法
においても、ウエハの炉への挿入時もしくは炉内の残留
酸素の影響により、下部電極上にシリコン酸化膜が形成
され、このシリコン酸化膜を熱窒化することになるの
で、この熱窒化したシリコン酸化膜は１〜２ｎｍに達
し、キャパシタ誘電膜に占めるこのシリコン酸化膜の割
合が大きくなり、薄膜化の妨げとなる。また、このシリ
コン酸化膜は、意図的に形成するものではなく、処理条
件（時間、炉の種類等）によってその膜厚が異なるた
め、どの程度形成されるかという予測が困難でり、どの
程度Ｔａ2Ｏ5を形成すれば所望のキャパシタ誘電膜が得
られるのかが分からず、Ｔａ2Ｏ5の膜厚の制御が困難に
なるという問題があった。
ン）を窒化し、下部電極表面に窒化膜を形成した後、Ｔ
ａ2Ｏ5膜を形成する方法も試みられているが、この方法
においても、ウエハの炉への挿入時もしくは炉内の残留
酸素の影響により、下部電極上にシリコン酸化膜が形成
され、このシリコン酸化膜を熱窒化することになるの
で、この熱窒化したシリコン酸化膜は１〜２ｎｍに達
し、キャパシタ誘電膜に占めるこのシリコン酸化膜の割
合が大きくなり、薄膜化の妨げとなる。また、このシリ
コン酸化膜は、意図的に形成するものではなく、処理条
件（時間、炉の種類等）によってその膜厚が異なるた
め、どの程度形成されるかという予測が困難でり、どの
程度Ｔａ2Ｏ5を形成すれば所望のキャパシタ誘電膜が得
られるのかが分からず、Ｔａ2Ｏ5の膜厚の制御が困難に
なるという問題があった。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
下部電極と、この下部電極上に形成されたタンタル酸化
膜と、下部電極と前記タンタル酸化膜との間に形成され
た窒化膜であって、前記下部電極をタンタル酸化膜を介
して窒素原子を含む雰囲気下でアニールすることによっ
て形成された窒化膜と、このタンタル酸化膜上に形成さ
れた上部電極とを有することを特徴とする。
下部電極と、この下部電極上に形成されたタンタル酸化
膜と、下部電極と前記タンタル酸化膜との間に形成され
た窒化膜であって、前記下部電極をタンタル酸化膜を介
して窒素原子を含む雰囲気下でアニールすることによっ
て形成された窒化膜と、このタンタル酸化膜上に形成さ
れた上部電極とを有することを特徴とする。
【０００８】また、本発明の半導体装置の製造方法は、
下部電極上にタンタル酸化膜を形成する工程と、この下
部電極をタンタル酸化膜を介して窒素原子を含む雰囲気
下でアニールすることによって下部電極とタンタル酸化
膜との間に窒化膜を形成する工程と、このタンタル酸化
膜上に上部電極を形成する工程とを有することを特徴と
する。
下部電極上にタンタル酸化膜を形成する工程と、この下
部電極をタンタル酸化膜を介して窒素原子を含む雰囲気
下でアニールすることによって下部電極とタンタル酸化
膜との間に窒化膜を形成する工程と、このタンタル酸化
膜上に上部電極を形成する工程とを有することを特徴と
する。
【０００９】
【００１０】
【第１の実施の形態】図１は、本発明の第１の実施例の
半導体装置の製造方法である。
半導体装置の製造方法である。
【００１１】まず、図１（ａ）に示すように、シリコン
基板あるいはヒ素もしくはリンの不純物を１〜１０×１
０20個／ｃｍ3の高濃度に拡散したポリシリコン膜を用
いて下部電極１を形成する。
基板あるいはヒ素もしくはリンの不純物を１〜１０×１
０20個／ｃｍ3の高濃度に拡散したポリシリコン膜を用
いて下部電極１を形成する。
【００１２】次に、図１（ｂ）に示すように、下部電極
１上にタンタル酸化膜（Ｔａ2Ｏ5膜）をスパッタ法もし
くはＣＶＤ（化学的気相成長）法により５〜２０ｎｍ程
度形成する。Ｔａ2Ｏ5膜の比誘電率は２０〜２５であ
る。
１上にタンタル酸化膜（Ｔａ2Ｏ5膜）をスパッタ法もし
くはＣＶＤ（化学的気相成長）法により５〜２０ｎｍ程
度形成する。Ｔａ2Ｏ5膜の比誘電率は２０〜２５であ
る。
【００１３】次に、アンモニア（ＮＨ3）雰囲気で８０
０〜１０００℃で、３０秒〜３０分、ＲＴＰ（Rapid Th
ermal Process）炉で、アニールを行い窒化膜３を形成
する。このアニールは、電気抵抗炉（ファーネス炉）で
もよいが、他のトランジスタ等の素子やＴａ2Ｏ5膜への
悪影響、熱処理による不純物の再拡散やアニール効果に
よる膜の劣化等を低減するため、炉への出し入れ時の酸
素等の混入および昇温・降温時の熱履歴の少ないＲＴＰ
炉でアニールする方が好ましい。
０〜１０００℃で、３０秒〜３０分、ＲＴＰ（Rapid Th
ermal Process）炉で、アニールを行い窒化膜３を形成
する。このアニールは、電気抵抗炉（ファーネス炉）で
もよいが、他のトランジスタ等の素子やＴａ2Ｏ5膜への
悪影響、熱処理による不純物の再拡散やアニール効果に
よる膜の劣化等を低減するため、炉への出し入れ時の酸
素等の混入および昇温・降温時の熱履歴の少ないＲＴＰ
炉でアニールする方が好ましい。
【００１４】このアニールにより、窒素（Ｎ原子）が、
Ｔａ2Ｏ5膜２中を拡散し、下部電極１と反応して窒化膜
３が、下部電極１とＴａ2Ｏ5膜２との界面に形成される
（図１（ｃ））。この時形成される窒化膜３は、０．５
ｎｍ以下と非常に薄く、その比誘電率（〜７）より、実
効的な膜厚（酸化膜換算膜厚）は、０．２ｎｍ以下とな
り、無視できる程度の膜厚となる。
Ｔａ2Ｏ5膜２中を拡散し、下部電極１と反応して窒化膜
３が、下部電極１とＴａ2Ｏ5膜２との界面に形成される
（図１（ｃ））。この時形成される窒化膜３は、０．５
ｎｍ以下と非常に薄く、その比誘電率（〜７）より、実
効的な膜厚（酸化膜換算膜厚）は、０．２ｎｍ以下とな
り、無視できる程度の膜厚となる。
【００１５】また、Ｔａ2Ｏ5中にもＮが侵入し、ダング
リングボンド（未結合手）等と結合することにより、Ｔ
ａ2Ｏ5の比誘電率は上昇する。
リングボンド（未結合手）等と結合することにより、Ｔ
ａ2Ｏ5の比誘電率は上昇する。
【００１６】このように、窒化膜とＴａ2Ｏ5のトータル
の実効的な膜厚は、小さくなる。
の実効的な膜厚は、小さくなる。
【００１７】次に、Ｔａ2Ｏ5膜の欠陥修復およびリーク
電流の低減のため、酸化雰囲気下（酸素もしくはオゾン
中）で、アニールを行う。この時、窒化膜３がバリアと
なり下部電極１は酸化されない。
電流の低減のため、酸化雰囲気下（酸素もしくはオゾン
中）で、アニールを行う。この時、窒化膜３がバリアと
なり下部電極１は酸化されない。
【００１８】次に、図１（ｄ）に示すように、上部電極
４となるポリシリコン膜を形成し、不純物を導入し、パ
ターンニグを行うことによりキャパシタが形成される。
４となるポリシリコン膜を形成し、不純物を導入し、パ
ターンニグを行うことによりキャパシタが形成される。
【００１９】ここで、図１においては、その断面図を示
したが、キャパシタ構造は、例えば、リング型やフィン
型のような立体構造としてもよい。
したが、キャパシタ構造は、例えば、リング型やフィン
型のような立体構造としてもよい。
【００２０】
【第２の実施の形態】第１の実施例では、アンモニア雰
囲気で、アニールを行い窒化膜３を形成したが、このア
ンモニアを一酸化二窒素（Ｎ2Ｏ）あるいは一酸化窒素
（ＮＯ）とすることができる。
囲気で、アニールを行い窒化膜３を形成したが、このア
ンモニアを一酸化二窒素（Ｎ2Ｏ）あるいは一酸化窒素
（ＮＯ）とすることができる。
【００２１】この場合、このアニールで、Ｔａ2Ｏ5膜の
欠陥修復およびリーク電流の低減のためのアニールを兼
ねることができ工程数の削減が可能となる。
欠陥修復およびリーク電流の低減のためのアニールを兼
ねることができ工程数の削減が可能となる。
【００２２】通常、Ｎ2ＯもしくはＮＯによる処理の場
合、Ｎによる窒化とＯによる酸化が同時に起こるが、Ｎ
による窒化反応が優先的に進むため、このＴａ2Ｏ5をア
ニールするような時間・温度では酸化膜はほとんど形成
されない。
合、Ｎによる窒化とＯによる酸化が同時に起こるが、Ｎ
による窒化反応が優先的に進むため、このＴａ2Ｏ5をア
ニールするような時間・温度では酸化膜はほとんど形成
されない。
【００２３】
【第３の実施の形態】第２の実施例では、窒化膜３を形
成するためのアニールとＴａ2Ｏ5膜２の欠陥修復等のた
めのアニールを兼ねたが、もちろん、ＮＨ3雰囲気中で
窒化膜３を形成するための第１のアニールを行い、Ｎ2
ＯあるいはＮＯ雰囲気中でＴａ2Ｏ5膜２の欠陥修復等の
ための第２のアニールを行ってもよい。
成するためのアニールとＴａ2Ｏ5膜２の欠陥修復等のた
めのアニールを兼ねたが、もちろん、ＮＨ3雰囲気中で
窒化膜３を形成するための第１のアニールを行い、Ｎ2
ＯあるいはＮＯ雰囲気中でＴａ2Ｏ5膜２の欠陥修復等の
ための第２のアニールを行ってもよい。
【００２４】この場合、第２のアニールによってＴａ2
Ｏ5膜中のタングリングボンド（未結合手）の欠陥を修
復できる。このタングリングボンドは、欠陥やトラップ
の原因となるが、Ｎ2ＯあるいはＮＯ雰囲気中でアニー
ルすることにより、酸素および窒素とタングリングボン
ドを結合させることによりストレスによるトラップの発
生を低減でき、より安定な膜質のＴａ2Ｏ5膜の形成がで
きる。このタングリングボンドとの結合は、酸素よりも
窒素の方がより強固である。
Ｏ5膜中のタングリングボンド（未結合手）の欠陥を修
復できる。このタングリングボンドは、欠陥やトラップ
の原因となるが、Ｎ2ＯあるいはＮＯ雰囲気中でアニー
ルすることにより、酸素および窒素とタングリングボン
ドを結合させることによりストレスによるトラップの発
生を低減でき、より安定な膜質のＴａ2Ｏ5膜の形成がで
きる。このタングリングボンドとの結合は、酸素よりも
窒素の方がより強固である。
【００２５】
【第４の実施の形態】第１〜第３の実施例では、Ｔａ2
Ｏ5膜２上に直接上部電極を形成したが、Ｔａ2Ｏ5膜２
を形成（図１（ｃ））の後、図２（ａ）に示すように、
Ｔａ2Ｏ5膜２上にシリコン窒化膜５をＬＰＣＶＤ（低圧
化学的気相成長）法により０．５〜１ｎｍ形成し、その
後、シリコン窒化膜５上に上部電極４を形成してもよい
（図２（ｂ））。
Ｏ5膜２上に直接上部電極を形成したが、Ｔａ2Ｏ5膜２
を形成（図１（ｃ））の後、図２（ａ）に示すように、
Ｔａ2Ｏ5膜２上にシリコン窒化膜５をＬＰＣＶＤ（低圧
化学的気相成長）法により０．５〜１ｎｍ形成し、その
後、シリコン窒化膜５上に上部電極４を形成してもよい
（図２（ｂ））。
【００２６】この場合、Ｔａ2Ｏ5膜２上にシリコン窒化
膜５を形成したので上部電極に不純物を導入する際の熱
処理、他の素子を形成する際の熱処理によりＴａ2Ｏ5膜
と上部電極４との界面にシリコン酸化膜が形成されるの
を防止することができる。従って、キャパシタ容量の低
減を防ぐことができる。
膜５を形成したので上部電極に不純物を導入する際の熱
処理、他の素子を形成する際の熱処理によりＴａ2Ｏ5膜
と上部電極４との界面にシリコン酸化膜が形成されるの
を防止することができる。従って、キャパシタ容量の低
減を防ぐことができる。
【００２７】また、上部電極４からＴａ2Ｏ5膜への不純
物の拡散を防止することができ、Ｔａ2Ｏ5の膜質の劣化
を防ぐことができる。
物の拡散を防止することができ、Ｔａ2Ｏ5の膜質の劣化
を防ぐことができる。
【００２８】以上の実施例においては、上部および下部
電極としてポリシリコンを用いたが、他の金属、タング
ステン（Ｗ）や窒化チタン（ＴｉＮ）を用いることも可
能である。
電極としてポリシリコンを用いたが、他の金属、タング
ステン（Ｗ）や窒化チタン（ＴｉＮ）を用いることも可
能である。
【００２９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、キャパシタを構成する窒化膜ををタンタル酸化膜
を介して窒素原子を含む雰囲気下でアニールしたので、
窒化膜厚を非常に薄くできる。
れば、キャパシタを構成する窒化膜ををタンタル酸化膜
を介して窒素原子を含む雰囲気下でアニールしたので、
窒化膜厚を非常に薄くできる。
【００３０】従って、キャパシタ全体の膜厚の制御も容
易となる。
易となる。
【図１】本発明の第１の実施例の半導体装置の製造方法
【図２】本発明の第４の実施例の半導体装置の製造方法
１・・・下部電極
２・・・Ｔａ2Ｏ5膜
３・・・窒化膜
４・・・上部電極
５・・・窒化膜
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/8242
H01L 27/04
H01L 27/108
Claims (9)
- 【請求項１】 下部電極と該下部電極より上方に位置す
る上部電極との間にタンタル酸化膜および窒化膜を含む
誘電体膜を有するキャパシタを持つ半導体装置であっ
て、 前記下部電極と前記タンタル酸化膜との間に設けられる
前記窒化膜は、前記タンタル酸化膜の設けられた前記下
部電極を、窒素原子を含む雰囲気下でアニ−ルすること
によって形成されたシリコン窒化膜であることを特徴と
する半導体装置。 - 【請求項２】 シリコン基板あるいはポリシリコン上に
タンタル酸化膜を形成する工程と、 前記タンタル酸化膜の形成された前記シリコン基板ある
いはポリシリコンを窒素原子を含む雰囲気下でアニ−ル
することによって前記シリコン基板あるいはポリシリコ
ンと前記タンタル酸化膜との間にシリコン窒化膜を形成
する工程と、 前記シリコン窒化膜形成後に、タンタル酸化膜に対し、
酸化性雰囲気下でアニ−ルを行なう工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記窒素原子を含む雰囲気下でのアニ−
ルは、アンモニア雰囲気下で行なわれることを特徴とす
る請求項２記載の半導体装置の製造方法。 - 【請求項４】 シリコン基板あるいはポリシリコン上に
タンタル酸化膜を形成する工程と、 前記タンタル酸化膜の形成された前記シリコン基板ある
いはポリシリコンをＮ2ＯもしくはＮＯ雰囲気下でアニ
−ルすることによって前記シリコン基板あるいはポリシ
リコンと前記タンタル酸化膜との間にシリコン窒化膜を
形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項５】 前記シリコン窒化膜を形成した後に、さ
らに前記タンタル酸化膜に対してＮ2ＯもしくはＮＯ雰
囲気下でアニ−ルを施すことを特徴とする請求項２記載
の半導体装置の製造方法。 - 【請求項６】 前記シリコン窒化膜を形成した後に、さ
らに前記タンタル酸化膜上に第２の窒化膜を形成し、こ
の第２の窒化膜上に上部電極を形成することを特徴とす
る請求項２〜５のいずれか１つに記載の半導体装置の製
造方法。 - 【請求項７】 前記下部電極はポリシリコンからなるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項８】 前記タンタル酸化膜と前記上部電極との
間にはシリコン窒化膜が設けられていることを特徴とす
る請求項１または請求項７記載の半導体装置。 - 【請求項９】 前記酸化性雰囲気下とは、酸素あるいは
オゾン中であることを特徴とする請求項２または請求項
３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16990596A JP3432359B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16990596A JP3432359B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1022455A JPH1022455A (ja) | 1998-01-23 |
| JP3432359B2 true JP3432359B2 (ja) | 2003-08-04 |
Family
ID=15895149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16990596A Expired - Fee Related JP3432359B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3432359B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100538074B1 (ko) * | 1998-06-30 | 2006-04-28 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| JP3251256B2 (ja) | 1999-03-01 | 2002-01-28 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP3998422B2 (ja) | 1999-04-30 | 2007-10-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| KR100331270B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | ＴａＯＮ박막을 갖는 커패시터 제조방법 |
| GB2358284B (en) * | 1999-07-02 | 2004-07-14 | Hyundai Electronics Ind | Method of manufacturing capacitor for semiconductor memory device |
| JP2001077108A (ja) | 1999-08-31 | 2001-03-23 | Nec Corp | 半導体装置及び複合酸化物薄膜の製造方法 |
| KR100504435B1 (ko) * | 1999-12-23 | 2005-07-29 | 주식회사 하이닉스반도체 | 반도체장치의 커패시터 제조방법 |
| KR100319171B1 (ko) * | 1999-12-30 | 2001-12-29 | 박종섭 | 반도체소자의 캐패시터 형성방법 |
| KR100411302B1 (ko) * | 2001-06-30 | 2003-12-18 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| WO2008126365A1 (ja) * | 2007-03-29 | 2008-10-23 | Panasonic Corporation | 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ |
-
1996
- 1996-06-28 JP JP16990596A patent/JP3432359B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1022455A (ja) | 1998-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100209477B1 (ko) | 코발트 실리사이드 막을 구비하는 반도체 장치의 제조방법 | |
| JPH08306687A (ja) | 半導体装置およびその製造方法 | |
| JP3989195B2 (ja) | ２段階熱処理による半導体メモリ素子のキャパシタ製造方法 | |
| JP3432359B2 (ja) | 半導体装置およびその製造方法 | |
| US6417570B1 (en) | Layered dielectric film structure suitable for gate dielectric application in sub-0.25 μm technologies | |
| JPH05167008A (ja) | 半導体素子の製造方法 | |
| JPS6047739B2 (ja) | 半導体装置の製造方法 | |
| JP3264324B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| US5885898A (en) | Method for forming diffusion barrier layer | |
| JP3127585B2 (ja) | メタルプラグの形成方法 | |
| KR100846391B1 (ko) | 반도체 소자의 텅스텐 실리사이드 게이트 제조 방법 | |
| JP2739593B2 (ja) | 半導体装置の製造法 | |
| US5534453A (en) | Method of manufacturing titanium silicide containing semiconductors | |
| JP3395115B2 (ja) | 半導体装置の製造方法 | |
| JPH04303944A (ja) | 半導体装置の製造方法 | |
| KR100214250B1 (ko) | 반도체장치 제조방법 | |
| JP3285618B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH10214944A (ja) | 半導体装置の製造方法 | |
| KR0144167B1 (ko) | 확산 배리어의 기능을 갖는 반도체 소자의 전극형성방법 | |
| KR920004777B1 (ko) | 콘택부위의 불순물 확산방지방법 | |
| JP2993536B2 (ja) | 半導体装置の製造方法 | |
| JPH05129292A (ja) | 半導体装置の製造方法 | |
| JPH09186104A (ja) | 半導体装置の製造方法 | |
| JPH11135755A (ja) | 半導体装置の製造方法 | |
| JPH08306682A (ja) | 不純物オートドープの防止方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030506 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080523 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100523 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100523 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130523 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |