JP3989195B2 - 2段階熱処理による半導体メモリ素子のキャパシタ製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ素子の製造方法に係り、特にキャパシタの電気的特性を改善するための熱処理工程を含むキャパシタの製造方法に関する。
【0002】
【従来の技術】
半導体メモリ素子が高集積化されるにつれてメモリセル面積が減少し、これによるセルキャパシタンスの減少はメモリ素子、例えば、キャパシタを含むDRAM(Dynamic Random Access Memory)の集積度増加に深刻な障害要因になっている。セルキャパシタンスの減少はメモリセルの読出能力を低下させ、ソフトエラー率を増加させるだけでなく低電圧での素子動作を難しくして、素子作動時に電力消耗を過多にする。これにより、超高集積半導体メモリ素子を製造するためにはセルキャパシタンスを増加させうる方法を開発しなければならない。
【0003】
一般的に、セルキャパシタンス誘電特性は等価酸化膜の厚さ(Toxeq)と漏れ電流密度で評価される。等価酸化膜の厚さはシリコン酸化物ではない他の誘電物質よりなる誘電体膜をシリコン酸化物よりなる誘電体膜の厚さに換算した値であって、その値が小さいほどキャパシタンスが増加する。また、漏れ電流密度はキャパシタの電気的特性を向上させるためにその値が低いことが望ましい。
【0004】
セルキャパシタンスを増加させるための方法として、キャパシタの誘電体膜としてシリコン窒化膜やシリコン酸化膜を使用せずに高誘電率を有する高誘電体膜に取り替える研究がなされている。それにより、Ta2O5、(Ba、Sr)TiO3(BST)、Pb(Zr、Ti)O3(PZT)で代表される絶縁性金属酸化物が半導体メモリ素子用キャパシタ誘電体膜材料として注目されている。
【0005】
前記のように高誘電率を有する誘電体膜を採用するキャパシタを製造する方法において、キャパシタの漏れ電流特性及び誘電特性を改善するために通常的に上部電極を形成した後、酸素を含む雰囲気下で熱処理を行う。このように熱処理を行えばキャパシタの漏れ電流特性は改善されるが、希望の漏れ電流特性改善効果を得るためには熱処理温度が高くなければならない。また、満足できる水準の電気的特性を得るためには誘電膜の種類、誘電膜の熱処理状態によって上部電極形成後に行われる熱処理温度が変わらねばならない。
【0006】
一方、集積化され続く半導体素子で適正水準のキャパシタンスを得るためにRu、Ptのような貴金属を電極物質として採用する技術が開発されている。
【0007】
例えば、誘電体膜として窒素雰囲気下で結晶化されたTa2O5膜を形成した場合には上部電極形成後に酸素雰囲気下で500℃以上の温度で熱処理してこそ漏れ電流特性を改善させうる。しかし、上部電極として前記Ta2O5膜上にCVD(chemical vapor deposition)方法で形成されたRu膜を形成した場合に、前記上部電極を形成した後に酸素雰囲気下での熱処理温度が450℃以上になればRuよりなる上部電極が酸化されてしまうので、450℃以上で熱処理することが不可能である。前記Ta2O5膜を誘電体膜で形成した場合に400℃の熱処理温度では漏れ電流の改善効果が非常に小さい。
【0008】
また、誘電体膜としてCVD方法で形成されたBST膜を採用する場合には、上部電極を形成した後に酸素雰囲気下で500℃以上の温度で熱処理してこそ満足できる電気的特性を得られる。しかし、上部電極としてRu膜を形成した場合に、Ru膜は450℃以上で急激に酸化されるので500℃以上の温度で熱処理することは不可能である。
【0009】
【発明が解決しようとする課題】
本発明の目的は、キャパシタの漏れ電流特性及び誘電特性を向上させるための熱処理温度を低めなくても、上部電極の酸化を抑制することによってキャパシタの電気的特性を効果的に改善できる半導体メモリ素子のキャパシタ製造方法を提供することである。
【0010】
【課題を解決するための手段】
前記目的を達成するために、本発明の一様態に係る半導体メモリ素子のキャパシタ製造方法では、半導体基板上に下部電極を形成する。前記下部電極上に誘電体膜を形成し、前記誘電体膜を熱処理して結晶化させる。前記熱処理された誘電体膜上に貴金属または貴金属酸化物よりなる上部電極を形成する。酸素を含む第1雰囲気下で、200〜600℃(ただし、600℃は除く)の範囲内で選択され、前記上部電極の酸化温度より低い第1温度で前記上部電極が形成された結果物を第1熱処理する。酸素を含まない第2雰囲気下で300〜900℃の範囲内で選択され、前記第1温度より高い第2温度で前記第1熱処理された結果物を第2熱処理する。
【0011】
前記下部電極はドーピングされたポリシリコン、TiN、TaN、WN、W、Pt、Ru、Ir、RuO2またはIrO2よりなる単一膜またはこれらの複合膜より構成されうる。
【0012】
前記誘電体膜はTa2O5、TiO2、(Ba、Sr)TiO3(BST)、SrTiO3(ST)またはPb(Zr、Ti)O3(PZT)よりなる単一膜またはこれらの複合膜よりなりうる。
【0013】
前記上部電極はRu、Pt、Ir、RuO2またはIrO2よりなりうる。
【0014】
前記第1熱処理段階で前記第1雰囲気は酸素を0.01〜100体積%の濃度で含む。この時に、前記第1雰囲気はO2、N2OまたはO3ガスを含みうる。前記第2熱処理段階で、前記第2雰囲気は不活性ガス雰囲気または高真空雰囲気である。前記第1熱処理段階及び第2熱処理段階は同じチャンバにおいてインサイチューで行うことができる。
【0015】
本発明の一様態に係る半導体メモリ素子のキャパシタ製造方法では、前記下部電極を形成した後、前記下部電極を覆うシリコン窒化膜を形成する段階をさらに含むことができる。
【0016】
本発明の一様態に係る半導体メモリ素子のキャパシタ製造方法では、前記誘電体膜形成段階後、前記誘電体膜を熱処理する段階をさらに含みうる。前記誘電体膜を酸素を含む雰囲気下で熱処理する場合には200〜800℃の温度下で熱処理する。前記誘電体膜を酸素を含まない雰囲気下で熱処理する場合には500〜800℃の温度下で熱処理する。
【0017】
本発明の他の様態に係る半導体メモリ素子のキャパシタ製造方法では、半導体基板上に下部電極を形成する。前記下部電極上にTa2O5膜よりなる誘電体膜を形成する。前記誘電体膜を熱処理して結晶化させる。前記熱処理された誘電体膜上にRuよりなる上部電極を形成する。酸素を含む第1雰囲気下で、300〜500℃の範囲内で選択され、前記上部電極の酸化温度より低い第1温度で前記上部電極が形成された結果物を第1熱処理する。酸素を含まない第2雰囲気下で500〜700℃の範囲内で選択され、第1温度より高い第2温度で前記第1熱処理された結果物を第2熱処理する。
【0018】
本発明によれば、キャパシタの電気的特性を向上させるために上部電極形成後に2段階熱処理により上部電極の表面を酸化させなくても誘電体膜のキュアリング効果を十分に得られるので、キャパシタの漏れ電流特性及び誘電特性が改善されて向上した電気的特性を得られる。
【0019】
【発明の実施の形態】
次に、本発明の望ましい実施例について添付図面を参照して詳細に説明する。
【0020】
次に例示する実施例をいろいろな形態に変形でき、本発明の範囲が後述する実施例に限定されるのではない。本発明の実施例は当業界で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。添付図面で膜または領域の大きさまたは厚さは明細書の明確性のために誇張されたものである。また、ある膜が他の膜または基板の”上”にあると記載された場合、前記ある膜が前記他
の膜の上に直接存在する場合もあり、その間に第3の他の膜が介在する場合もある。
【0021】
図1ないし図7は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した断面図である。
【0022】
図1を参照すれば、半導体基板10上に下部電極20を形成する。前記下部電極20はドーピングされたポリシリコン、W、Pt、Ru、Irなどの金属、TiN、TaN、WNなどの伝導性金属窒化物、またはRuO2、IrO2などの伝導性金属酸化物よりなる単一膜、またはこれらの複合膜よりなりうる。
【0023】
図2を参照すれば、前記下部電極20を覆うシリコン窒化膜30を形成する。前記シリコン窒化膜30を形成する理由は、後続工程中に前記下部電極20が酸化されて等価酸化膜の厚さ(Toxeq)が厚くなる現象を防止するためである。前記シリコン窒化膜30を形成することは、前記下部電極20をドーピングされたポリシリコンで形成した場合に特に効果的である。前記シリコン窒化膜30を形成するために、前記下部電極20が形成された結果物をNH3雰囲気下で熱処理して前記下部電極20の露出された表面を窒化させる方法を用いる。または、CVD方法を用いてSi3N4膜を蒸着する方法を用いることもできる。前記シリコン窒化膜30は約5〜30Å範囲内の厚さに形成することが望ましい。前記シリコン窒化膜30の形成段階は場合によって省略できる。
【0024】
図3を参照すれば、前記シリコン窒化膜30が形成された結果物の全面に誘電体膜40を形成する。
【0025】
前記誘電体膜40はTa2O5、TiO2、(Ba、Sr)TiO3(BST)、SrTiO3(ST)またはPb(Zr、Ti)O3(PZT)よりなる単一膜またはこれらの複合膜よりなりうる。
【0026】
前記誘電体膜40としてTa2O5膜を形成する場合にはその厚さを約40〜100Åの範囲内にすることが望ましい。
【0027】
図4を参照すれば、前記誘電体膜40を熱処理42する。前記誘電体膜40としてTa2O5膜を形成した場合、前記熱処理42は200〜900℃の温度で熱処理できる。前記熱処理42は酸素を含まない不活性ガス雰囲気または酸素を含む雰囲気下で行うことができる。前記誘電体膜40の熱処理42を不活性ガス雰囲気下で行う場合には、前記熱処理42時の温度は500〜800℃の範囲内で選択されうる。また、前記誘電体膜40の熱処理42を酸素を含む雰囲気下で行う場合には、前記熱処理42時の温度は200〜800℃の範囲内で選択されうる。前記誘電体膜40の熱処理42を酸素を含む雰囲気下で行うためにO2、N2OまたはO3ガスを使用できる。前記熱処理42によって前記誘電体膜40を結晶化させ、後続の高温熱処理工程で受けられる影響を減らして電気的特性を改善させうる。
【0028】
図5を参照すれば、前記熱処理42された誘電体膜40上に上部電極50を形成する。
【0029】
前記上部電極50は、酸素分子に対して分解触媒の役割をして酸素に対してある程度透過性を有する8族の貴金属元素、例えばRu、Pt、Irまたは伝導性貴金属酸化物、例えばRuO2、IrO2よりなりうる。
【0030】
図6を参照すれば、酸素を含む第1雰囲気下で、200〜600℃の範囲内で選択され、前記上部電極50の酸化温度より低い第1温度T1で前記上部電極50が形成された結果物を第1熱処理52する。この時、酸素を含む前記第1雰囲気は酸素を0.01〜100体積%、望ましくは約5体積%の濃度で含むようにする。このために、前記第1雰囲気はO2、N2OまたはO3ガスを含ませうる。この時、前記第1雰囲気の残りのガスはN2またはArのような不活性ガスよりなる。
【0031】
例えば、前記誘電体膜40がTa2O5膜よりなり、前記上部電極50がCVD方法で蒸着されたRu膜よりなる場合、前記第1熱処理52時の第1温度T1を300〜500℃、望ましくは350〜450℃とすることができる。
【0032】
酸素を含む第1雰囲気で行われる前記第1熱処理52は前記上部電極50の酸化温度より低い第1温度T1で行われるので、前記上部電極50の露出された表面が酸化されなく、前記第1雰囲気中に含まれた酸素は前記上部電極50を透過し、その結果、前記上部電極50と誘電体膜40との界面付近に酸素原子がたまる。前記界面付近にたまっている酸素原子は低い反応温度によって前記誘電体膜40をキュアリングできずに前記界面付近に未反応状態で残っている。
【0033】
前記第1熱処理52のために、ファーネスまたはバッチ式熱処理設備を用いることができる。望ましくは、前記第1熱処理52はRTP(rapid thermal processing)ファーネスで行う。
【0034】
図7を参照すれば、前記第1熱処理52された結果物は酸素を含まない第2雰囲気下で第2熱処理54する。前記第2熱処理54は、300〜900℃の範囲内で選択され、前記第1温度T1より高い第2温度T2で行う。
【0035】
前記第2熱処理54のために、ファーネスまたはバッチ式熱処理設備を用いることができる。前記第1熱処理52及び第2熱処理54は同一チャンバにおいてインサイチューで行うことが望ましい。
【0036】
前記第2熱処理54のために、前記第2雰囲気はN2またはArのような不活性ガス雰囲気または高真空雰囲気とすることができる。
【0037】
例えば、前記誘電体膜40がTa2O5膜よりなり、前記上部電極50がCVD方法で蒸着されたRu膜よりなる場合、前記第2熱処理54時の第2温度T2を500〜700℃、望ましくは600〜650℃とすることができる。
【0038】
前記第2熱処理54時に適用される前記第2温度T2は前記誘電体膜40内の酸素欠乏をキュアリングし、前記上部電極50と誘電体膜40との界面に存在するダングリング結合(dangling bond)をなくすのに充分な温度に選択する。
【0039】
前記のようにキャパシタの電気的特性を向上させるための熱処理のために、前記上部電極50が形成された結果物に対して酸素を含む第1雰囲気下で前記上部電極50の酸化温度より低い第1温度T1で行われる前記第1熱処理52と、酸素を含まない第2雰囲気下で前記第1温度T1より高い第2温度T2で行われる前記第2熱処理54よりなる2段階熱処理を連続的に行うので、前記上部電極50の表面は酸化されない状態で前記誘電体膜40のキュアリング効果を十分に得られる。したがって、前記上部電極50の酸化なしにキャパシタの漏れ電流特性及び誘電特性が改善されうる。
【0040】
図8及び図9は、本発明に係る方法によって製造されたキャパシタの漏れ電流特性を評価した結果を示したグラフである。図8は対照例として評価された結果であり、図9は本発明に係る方法によって製造されたキャパシタについての評価結果を示す。
【0041】
図8及び図9の評価のために、半導体基板上にドーピングされたポリシリコンよりなる下部電極を400Åの厚さに形成した後、RTN(rapid thermal nitridation)処理して前記下部電極上にシリコン窒化膜を形成した。その後、CVD方法を用いて前記シリコン窒化膜上にTa2O5よりなる誘電体膜を90Åの厚さに形成した。前記誘電体膜をN2雰囲気下で700℃の温度で熱処理して結晶化させた後、CVD方法を用いて前記誘電体膜上にRu膜を800Åの厚さに形成し、これをパターニングして上部電極を形成した。その後、O2を5体積%で含有し、残りのガスはN2よりなる雰囲気下で、前記上部電極が酸化されない温度の400℃で前記上部電極が形成された結果物を1次熱処理した後に漏れ電流を測定した結果、図8に示したような結果が得られた。図8には、前記上部電極を形成した直後の漏れ電流測定結果(−●−)と前記上部電極が形成された結果物を前記条件によって1次熱処理した後に得られた漏れ電流測定結果(−□−)が共に示されている。図8の結果から、前記上部電極が形成された結果物を前記条件によって1次熱処理だけ施した状態では前記1次熱処理前に比べて漏れ電流の改善効果が大きくないことが分かる。これは誘電体膜のキュアリングが十分になされなかったからである。
【0042】
図9は、前記条件で第1熱処理された結果物に対して追加で100体積%のN2雰囲気下で600℃の温度で2次熱処理した後に得られた漏れ電流評価結果である。前記条件によって2次熱処理を施せば特に低電圧領域で漏れ電流特性が大きく改善されることを図9の結果で確認できる。
【0043】
前記のような結果が得られる理由は次の通りである。1次熱処理時の雰囲気中に含まれた酸素は前記上部電極表面を酸化させずに前記上部電極を透過するが、前記1次熱処理温度の400℃では反応温度が充分でないので、誘電体膜内に存在する欠陥をキュアリングできずに前記上部電極と誘電体膜との界面にたまり、このように界面にたまっていた酸素原子が後続の2次熱処理されながら前記誘電体膜内の欠陥をキュアリングする。すなわち、酸素を含む雰囲気下において400℃で行われる次熱処理後に漏れ電流特性の改善効果が不充分な理由は、酸素の供給量が問題になるのではなく、誘電体膜内の欠陥との反応程度が重要な因子として作用するからであると判断できる。
【0044】
【発明の効果】
本発明に係る半導体メモリ素子のキャパシタ製造方法では上部電極を形成した後、キャパシタの電気的特性を向上させるための熱処理のために、上部電極が形成された結果物に対して酸素を含む第1雰囲気下で前記上部電極の酸化温度より低い第1温度で第1熱処理を行った後、酸素を含まない第2雰囲気下で前記第1温度より高い第2温度で第2熱処理を行う。前記第1熱処理及び第2熱処理よりなる2段階熱処理によって上部電極の表面を酸化させなくても誘電体膜のキュアリング効果を十分に得られるので、キャパシタの漏れ電流特性及び誘電特性が改善されて向上した電気的特性を得られる。
【0045】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されずに、本発明の技術的思想の範囲内で当分野における通常の知識を有する者によりいろいろな変形が可能である。
【図面の簡単な説明】
【図1】図1は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図2】図2は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図3】図3は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図4】図4は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図5】図5は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図6】図6は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図7】図7は、本発明の望ましい実施例に係る半導体メモリ素子のキャパシタ製造方法を説明するために工程順序に従って示した一工程の断面図である。
【図8】図8は、本発明に係る方法によって製造されたキャパシタの漏れ電流特性を評価した結果を示したグラフである。
【図9】図9は、本発明に係る方法によって製造されたキャパシタの漏れ電流特性を評価した結果を示したグラフである。
【符号の説明】
10…半導体基板
20…下部電極
Claims (47)
- 半導体基板上に下部電極を形成する段階と、
前記下部電極上に誘電体膜を形成する段階と、
前記誘電体膜を熱処理して結晶化させる段階と、
前記熱処理された誘電体膜上に貴金属または貴金属酸化物よりなる上部電極を形成する段階と、
酸素を含む第1雰囲気下で、200〜600℃(ただし、600℃は除く)の範囲内で選択され、前記上部電極の酸化温度より低い第1温度で前記上部電極が形成された半導体基板を第1熱処理する段階と、
酸素を含まない第2雰囲気下で、300〜900℃の範囲内で選択され、前記第1温度より高い第2温度で前記第1熱処理された半導体基板を第2熱処理する段階とを含むことを特徴とする半導体メモリ素子のキャパシタ製造方法。 - 前記下部電極はドーピングされたポリシリコン、金属、電気伝導性金属窒化物または電気伝導性金属酸化物よりなることを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記下部電極はドーピングされたポリシリコン、TiN、TaN、WN、W、Pt、Ru、Ir、RuO2またはIrO2よりなる単一膜またはこれらの複合膜より構成されることを特徴とする請求項2に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記誘電体膜はTa2O5、TiO2、(Ba、Sr)TiO3(BST)、SrTiO3(ST)またはPb(Zr、Ti)O3(PZT)よりなる単一膜またはこれらの複合膜よりなることを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記上部電極はRu、Pt、Ir、RuO2またはIrO2よりなることを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第1熱処理段階で前記第1雰囲気は酸素を0.01〜100体積%の濃度で含むことを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第1熱処理段階で前記第1雰囲気はO2、N2OまたはO3ガスを含むことを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第1熱処理段階で、前記第1雰囲気は不活性ガスをさらに含むことを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第2熱処理段階で、前記第2雰囲気は不活性ガス雰囲気であることを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第2熱処理段階で、前記第2雰囲気は高真空雰囲気であることを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第1熱処理段階はRTP(rapid thermal processing)ファーネスで行うことを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第1熱処理段階及び第2熱処理段階は同じチャンバでインサイチュー(in−situ)で行うことを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記下部電極を形成した後、
前記下部電極を覆うシリコン窒化膜を形成する段階をさらに含むことを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。 - 前記シリコン窒化膜を形成する段階は、ドーピングされたポリシリコンからなる前記下部電極をNH3雰囲気下で熱処理する段階を含むことを特徴とする請求項13に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記シリコン窒化膜はCVD(chemical vapor deposition)方法によって形成されることを特徴とする請求項13に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記シリコン窒化膜は5〜30Åの厚さに形成されることを特徴とする請求項13に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記誘電体膜を熱処理して結晶化させる段階は酸素を含む雰囲気下で行うことを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記誘電体膜を熱処理して結晶化させる段階は200〜800℃の温度下で行うことを特徴とする請求項17に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記誘電体膜を熱処理して結晶化させる段階は酸素を含まない雰囲気下で行うことを特徴とする請求項1に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記誘電体膜を熱処理して結晶化させる段階は500〜800℃の温度下で行うことを特徴とする請求項19に記載の半導体メモリ素子のキャパシタ製造方法。
- 半導体基板上に下部電極を形成する段階と、
前記下部電極上にTa2O5膜よりなる誘電体膜を形成する段階と、
前記誘電体膜を熱処理して結晶化させる段階と、
前記熱処理された誘電体膜上にRuよりなる上部電極を形成する段階と、
酸素を含む第1雰囲気下で、300〜500℃の範囲内で選択され、前記上部電極の酸化温度より低い第1温度で前記上部電極が形成された半導体基板を第1熱処理する段階と、
酸素を含まない第2雰囲気下で、500〜700℃の範囲内で選択され、第1温度より高い第2温度で前記第1熱処理された半導体基板を第2熱処理する段階とを含むことを特徴とする半導体メモリ素子のキャパシタ製造方法。 - 前記下部電極はドーピングされたポリシリコン、金属、電気伝導性金属窒化物または電気伝導性金属酸化物よりなることを特徴とする請求項21に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記下部電極はドーピングされたポリシリコン、TiN、TaN、WN、W、Pt、Ru、Ir、RuO2またはIrO2よりなる単一膜またはこれらの複合膜より構成されることを特徴とする請求項22に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記誘電体膜を熱処理して結晶化させる段階は酸素を含む雰囲気下で行うことを特徴とする請求項21に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記誘電体膜を熱処理して結晶化させる段階は200〜800℃の温度下で行うことを特徴とする請求項24に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記誘電体膜を熱処理して結晶化させる段階は酸素を含まない雰囲気下で行うことを特徴とする請求項21に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記誘電体膜を熱処理して結晶化させる段階は500〜800℃の温度下で行うことを特徴とする請求項26に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第1熱処理段階で、前記第1雰囲気は酸素を0.01〜100体積%の濃度で含むことを特徴とする請求項21に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第1熱処理段階で前記第1雰囲気はO2、N2OまたはO3ガスを含むことを特徴とする請求項21に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第1熱処理段階は350〜450℃の温度で行うことを特徴とする請求項21に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第1熱処理段階で、前記第1雰囲気は不活性ガスをさらに含むことを特徴とする請求項21に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第2熱処理段階で、前記第2雰囲気は不活性ガス雰囲気であることを特徴とする請求項21に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第2熱処理段階は600〜650℃の温度で行うことを特徴とする請求項21に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記第1熱処理段階及び第2熱処理段階は同じチャンバでインサイチューで行うことを特徴とする請求項21に記載の半導体メモリ素子のキャパシタ製造方法。
- 前記下部電極を形成した後、
前記下部電極を覆うシリコン窒化膜を形成する段階をさらに含むことを特徴とする請求項21に記載の半導体メモリ素子のキャパシタ製造方法。 - 半導体基板上に下部電極を形成する段階と、
前記下部電極上に誘電体膜を形成する段階と、
前記誘電体膜を熱処理して結晶化させる段階と、
前記熱処理された誘電体膜上に貴金属または貴金属酸化物よりなる上部電極を形成する段階と、
200℃と前記上部電極の酸化温度より低い第1温度限界との間の範囲内にある第1温度を有する酸素含有雰囲気に前記上部電極を露出させる段階と、
前記上部電極の酸化温度より高い第2温度を有する酸素を含まない雰囲気に前記上部電極を露出させる段階とを含むことを特徴とする集積回路キャパシタ製造方法。 - 前記上部電極を形成する前に、前記誘電体膜を熱処理して結晶化させる段階は酸素を含まない雰囲気で行うことを特徴とする請求項36に記載の集積回路キャパシタ製造方法。
- 前記酸素を含まない雰囲気はアルゴン及び窒素よりなる群から選択される不活性ガスを含むことを特徴とする請求項36に記載の集積回路キャパシタ製造方法。
- 前記誘電体膜形成段階前に、前記下部電極上にシリコン窒化膜を形成する段階をさらに含むことを特徴とする請求項36に記載の集積回路キャパシタ製造方法。
- 前記酸素含有雰囲気に前記上部電極を露出させる段階では、酸素が前記上部電極を通じて前記誘電体膜内に移動するのに充分な時間の間に前記上部電極を酸素含有雰囲気に露出させることを特徴とする請求項36に記載の集積回路キャパシタ製造方法。
- 半導体基板上に下部電極を形成する段階と、
前記下部電極上に誘電体膜を形成する段階と、
前記誘電体膜を熱処理して結晶化させる段階と、
前記熱処理された誘電体膜上に金属または金属酸化物よりなる上部電極を形成する段階と、
200℃と前記上部電極の酸化温度より低い第1温度限界との間の範囲内にある第1温度を有する酸素含有雰囲気に前記上部電極を露出させる段階と、
前記上部電極の酸化温度より高い第2温度を有する酸素を含まない雰囲気に前記上部電極を露出させる段階とを含むことを特徴とする集積回路キャパシタ製造方法。 - 前記金属または金属酸化物はRu、Pt、Ir、RuO2及びIrO2よりなる群から選択される導電材料であることを特徴とする請求項41に記載の集積回路キャパシタ製造方法。
- 前記酸素を含まない雰囲気はアルゴン及び窒素よりなる群から選択される不活性ガスを含むことを特徴とする請求項41に記載の集積回路キャパシタ製造方法。
- 前記誘電体膜形成段階前に、前記下部電極上にシリコン窒化膜を形成する段階をさらに含むことを特徴とする請求項41に記載の集積回路キャパシタ製造方法。
- 前記酸素含有雰囲気に前記上部電極を露出させる段階では、酸素が前記上部電極を通じて前記誘電体膜内に移動するのに充分な時間内に前記上部電極を酸素含有雰囲気に露出させることを特徴とする請求項41に記載の集積回路キャパシタ製造方法。
- 半導体基板上に下部電極を形成する段階と、
前記下部電極上に誘電体膜を形成する段階と、
前記誘電体膜を熱処理して結晶化させる段階と、
前記熱処理された誘電体膜上に金属または金属酸化物よりなる上部電極を形成する段階と、
200℃と前記上部電極の酸化温度より低い第1温度限界との範囲内にある第1温度を有する酸素含有雰囲気に前記上部電極を露出させる段階と、
前記上部電極の酸化温度より高く、前記誘電体膜内の酸素欠乏領域内に前記第1温度を有する酸素含有雰囲気に前記上部電極を露出させる段階において蓄積された酸素の拡散を通じて前記誘電体膜をキュアリングするのに十分に高い第2温度を有する酸素を含まない雰囲気に前記上部電極を露出させる段階とを含むことを特徴とする集積回路キャパシタ製造方法。 - 前記誘電体膜形成段階前に、前記下部電極上にシリコン窒化膜を形成する段階をさらに含むことを特徴とする請求項46に記載の集積回路キャパシタ製造方法。
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