KR101428017B1 - SrRuO3 전극의 제조 방법, 캐패시터의 제조 방법, 및 반도체 소자 - Google Patents

SrRuO3 전극의 제조 방법, 캐패시터의 제조 방법, 및 반도체 소자 Download PDF

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Abstract

본 발명은 SrRuO3 전극의 제조 방법, 캐패시터의 제조 방법, 및 반도체 소자에 관한 것이다. 본 발명의 일 실시예에 따르면, 챔버 내에서 기판 상에 SrO 막을 형성하는 원자층증착 서브 싸이클을 m 회(m 은 1 이상의 정수임) 수행하는 제 1 단계; 및 상기 챔버와 동일 챔버 내에서, 상기 제 1 단계와 교번하여 상기 기판 상에 RuO2 막을 형성하는 화학기상증착 서브 싸이클을 n 회(n은 1 이상의 정수임) 수행하는 제 2 단계를 포함하는 슈퍼 싸이클을 적어도 l 회 이상 반복하는 SrRuO3 막의 제조 방법이 제공된다.

Description

SrRuO3 전극의 제조 방법, 캐패시터의 제조 방법, 및 반도체 소자{Method of fabricating electrode of SrRuO3, method of fabricating capacitor, and semiconductor device formed by using the same}
본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, SrRuO3 전극의 제조 방법, 캐패시터의 제조 방법, 및 반도체 소자에 관한 것이다.
최근, 반도체 제조 공정 기술의 발전으로 대규모 집적 회로(large scale integrated circuits, LSIs)의 스케일 축소가 가속화되고 있다. 반도체 소자의 디자인 룰은 지속적으로 협소화되면서, 30 nm 이하의 메모리 셀 크기를 요구하고 있다.
대표적인 반도체 소자인 디램(Direct Random Access Memory)의 경우에도, 이러한 디자인 룰의 축소가 지속되고 있으며, 이에 따라 메모리 셀의 기본 소자인 캐패시터가 차지하는 면적이 점차 감소되고 있다. 그러나, 감소되는 캐패시터의 면적에도 불구하고, 소자 동작시의 수명과 에러 마진을 확보하기 위하여, 소정의 캐패시턴스가 유지되어야 하며, 이를 위해 다양한 기술이 제안되고 있다.
상기 캐패시턴스를 유지하는 방법으로 캐패시터의 유전체의 두께를 더 감소시키는 것이 가능하다. 그러나, 이 경우, 상기 유전체에 인가되는 전압에 의해 누설 전류가 증가하는 문제점이 있다. 이러한 누설 전류를 감소시키기 위하여 물리적 두께는 두꺼우면서도 얇은 등가 산화막을 구현할 수 있는 고유전율 재료로 실리콘 산화막을 대체하는 기술이 연구되고 있다. 대표적인 기술로서, ZrO2 막, ZrO2/Al2O3/Al2O3와 같은 복합 산화막, TiO2 막, 또는 SrTiO3 막과 같은 고유전율 재료가 제안되고 있다.
전술한 재료들 중 SrTiO3 막은 300 이상의 높은 유전율을 가지기 때문에, 20 nm 이하의 디자인 룰에 적합한 등가 산화막 두께가 4 Å이어서, 차세대 디램 캐패시터의 구현을 위한 유력한 후보 물질이다. 그러나, 이러한 고유전율 유전체를 제조하는 기술은 전통적인 실리콘 산화물 유전체의 제조에 비해 높은 성막 온도로 인해 열적 안정성이 우수한 하부 전극을 요구하여 그 적용에 어려움이 있다.
상기 고유전율 재료를 적용하는 노력과 함께, 캐패시턴스를 유지하는 다른 방법으로, 하부 전극을 필라 구조 또는 실린더 구조로 형성하여 캐패시터를 기판에 수직 방향으로 확장된 3차원 형태로 제조하는 기술이 연구되고 있다. 그러나, 이 경우, 상기 하부 전극 상에 유전체, 예를 들면, 고유전율 유전체를 균일하게 형성할 수 있는 단차 피복성이 우수한 공정이 적용되어야 하며, 이에 적합한 재료가 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 우수한 단차 피복 특성과 공정에 적합한 성막 속도를 가짐으로써 3차원 캐패시터의 제조가 가능한 SrRuO3 전극의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 SrRuO3 전극과 고유전율 재료인 SrTiO3를 이용한 캐패시터의 제조 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는, 전술한 이점을 갖는 캐패시터 또는 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 SrRuO3 막의 제조 방법은, 챔버 내에서 기판 상에 SrO 막을 형성하는 원자층증착 서브 싸이클을 m 회(m 은 1 이상의 정수임) 수행하는 제 1 단계; 및 상기 챔버와 동일 챔버 내에서, 상기 제 1 단계와 교번하여 상기 기판 상에 RuO2 막을 형성하는 화학기상증착 서브 싸이클을 n 회(n은 1 이상의 정수임) 수행하는 제 2 단계를 포함하는 슈퍼 싸이클을 적어도 l 회 이상 반복하는 단계를 포함한다. 상기 원자층증착 서브 싸이클은, 상기 기판 상으로 Sr 함유 전구체를 공급하는 단계; 상기 챔버 내에 잔류하는 가스를 퍼지하는 단계; 상기 기판 상으로 산소 함유 가스를 공급하는 단계; 및 상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함할 수 있다. 또한, 상기 화학기상증착 서브 싸이클은, 상기 기판 상으로 RuO2 형성이 가능한 Ru 함유 산화 전구체를 공급하는 단계; 및 상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함할 수 있다.
일부 실시예에서, 상기 Sr 함유 전구체는 Bis(Tris-isopropylcyclopentadienyl)Strontium 및 Sr(C11H19O2)2 을 포함할 수 있다. 또한, 상기 산소 함유 가스는 O2, H2O 및 O3 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 상기 Ru 함유 산화 전구체는 RuO4를 포함할 수 있다.
상기 m과 n의 비(m/n)의 크기를 조절하여 Sr과 Ru의 조성비를 제어할 수 있다. 또한, 상기 m과 n의 비(m/n)는 3 내지 9의 범위 내일 수 있다. 또한, 일부 실시예에서, 상기 m과 n의 비(m/n)는 6일 수 있다. 또한, 상기 Sr의 조성비는 45% 보다는 크고 60% 이하의 범위 내일 수 있다.
일부 실시예에서, 상기 제 1 단계의 공정 온도는 200 ℃ 내지 250 ℃의 범위 내일 수 있다. 또한, 상기 제 2 단계의 공정 온도는 상기 제 1 단계의 공정 온도의 윈도우 범위 내일 수 있다. 또한, 일부 실시예에서, 상기 제 2 단계의 공정 온도는 상기 제 1 단계의 공정 온도와 동일할 수 있다.
또한, 상기 슈퍼 싸이클을 수행하기 이전에, 상기 기판 상에 결정질의 RuO2 버퍼막을 형성하는 단계가 더 수행될 수 있다. 상기 슈퍼 싸이클을 완료한 이후에, 결과물이 형성된 기판을 열처리하여 다결정질의 SrRuO3 막을 형성하는 단계가 더 수행될 수 있다. 일부 실시예에서, 상기 열처리는 550 ℃ 내지 750 ℃에서 수행될 수 있다. 또한, 상기 열처리는 비산화성 분위기에서 수행될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 캐패시터의 제조 방법은, 제 1 항 기재의 SrRuO3 막의 제조 방법에 의해 SrRuO3 막을 포함하는 하부 전극을 형성하는 단계; 상기 SrRuO3 막을 열처리하여 결정화시키는 단계; 상기 결정화된 SrRuO3 막 상에 SrTiO3 막을 원자층증착에 의해 형성하는 단계; 및 상기 SrTiO3 막 상에 상부 전극을 형성하는 단계에 의해 수행될 수 있다. 일부 실시예에서, 상기 SrRuO3 막을 포함하는 하부 전극을 형성하는 단계 이전에, 상기 기판 상에 RuO2 막을 형성하는 단계가 더 수행될 수 있다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 캐패시터는, 결정질의 SrRuO3 막을 포함하는 하부 전극; 상기 하부 전극 상의 SrTiO3 막을 포함하는 유전체막; 및 상기 유전체 상의 상부 전극을 포함할 수 있다. 상기 캐패시터는 실린더 구조 또는 필라 구조를 가질 수 있다. 또한, 상기 다결정질의 SrRuO3 막의 하부에 RuO2 막이 더 제공될 수 있다.
또한, 상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 전술한 캐패시터를 포함하는 반도체 소자가 제공될 수 있다.
본 발명의 실시예들에 따르면, 우수한 단차 피복 특성을 갖는 원자층증착과 화학기상증착 공정을 조합하여 SrRuO3 막을 형성함으로써, 적합한 성막 속도를 확보하면서도 3차원 캐패시터의 제조가 가능한 SrRuO3 막의 제조 방법이 제공될 수 있다.
또한, 본 발명의 다른 실시예에 따르면, SrRuO3의 하부 전극을 이용하여 인-시츄로 SrTiO3 막을 결정화시킬 수 있는 캐패시터의 제조 방법이 제공될 수 있다.
또한, 본 발명의 또 다른 실시예에 따르면, 고유전율을 갖는 캐패시터 및 이를 포함하는 반도체 소자가 제공될 수 있다.
도 1a는 고유전율 재료인 SrTiO3의 결정 구조를 나타내며, 도 1b는 도전성 재료인 SrRuO3의 결정 구조를 나타낸다.
도 2a 및 도 2b는 본 발명의 다양한 실시예들에 따른 캐패시터를 갖는 반도체 소자들을 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 SRO 막의 하부 전극을 제조하는 방법을 도시하는 순서도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 Sr 함유 전구체 및 Ru 함유 전구체의 구조를 도시하는 도면이다.
도 5는 원자층증착법에 의해 형성된 RuO 층의 원자층증착 회수에 따른 Ru 밀도의 변화를 측정한 결과를 도시하는 그래프이다.
도 6a 내지 도 6d는 각각 SrO 층의 원자층증착 서브 싸이클의 증착 특성을 나타내는 그래프들이다.
도 7은 본 발명의 실시예에 따른 RuO2 층의 화학기상증착 서브 싸이클의 증착 특성을 나타내는 그래프이다.
도 8a는 서브 싸이클의 회수 비(m/n)에 따른 SRO 막 내의 Sr의 농도 변화를 나타내고, 도 8b는 슈퍼 싸이클의 회수에 따른 SRO 막의 두께 변화를 나타내며, 도 8c는 AES 깊이 분석에 따른 비교예의 SRO 막의 성분비를 나타내는 그래프들이다.
도 9a는 본 발명의 일 실시예에 따른 SRO 막의 열처리 온도에 따른 비저항 변화를 도시하는 그래프이며, 도 9b는 SRO 막의 열처리 온도에 따른 GAXRD에 의한 측정 결과를 도시하는 그래프이다.
도 10a는 본 발명의 실시예에 따른 하지막 RuO2 상에 형성된 SRO 막의 조성비에 따른 XRD의 그래프이며, 도 10b는 비교에 따라 하지막 Ta2O5 막 상에 형성된 SRO 막의 조성비에 따른 XRD의 그래프이다.
도 11은 본 발명의 실시예에 따라 C-SRO 막 상에 증착된 STO 막(곡선 L)과 비교예에 따라 A-SRO 막 상에 증착된 STO 막(곡선 R)의 GAXRD 패턴을 나타내는 그래프이다.
도 12a 및 도 12b는 각각 본 발명의 실시예에 따른 Pt/STO/C-SRO/RuO2/SiO2/Si 기판의 구조를 갖는 캐패시터와 비교예에 따른 Pt/STO/A-SRO/RuO2/SiO2/Si 기판의 구조를 갖는 캐패시터의 HHRTEM(High-resolution transmission electron microscopy) 이미지이다.
도 13은 각각 본 발명의 실시예에 따른 Pt/STO/C-SRO/RuO2/SiO2/Si 기판의 구조를 갖는 캐패시터(곡선 L)와 비교예에 따른 Pt/STO/A-SRO/RuO2/SiO2/Si 기판의 구조를 갖는 캐패시터(곡선 R)의 인가되는 전압에 따른 충전 밀도의 변화를 도시하는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.
본 명세서에서, "기판"이라는 용어는 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)과 같은 기저 구조체 또는 반도체가 아닌 다른 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층을 지칭한다. 또한, 상기 기저 구조체 및 반도체란 용어는 실리콘계 재료에 한정되지 않으며, 탄소, 폴리머, 또는 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료 또는 혼합 반도체 재료를 집합적으로 지칭한다.
도 1a는 고유전율 재료인 SrTiO3의 결정 구조를 나타내며, 도 1b는 도전성 재료인 SrRuO3의 결정 구조를 나타낸다. 도 2a 및 도 2b는 본 발명의 다양한 실시예들에 따른 캐패시터(Ca, Cb, Cc)를 갖는 반도체 소자들(100A, 100B, 100C)을 도시하는 단면도이다.
도 1a를 참조하면, SrTiO3 (이하, STO)는 페로브스카이트(Perovskite) 구조를 가지며, 단결정의 STO는 큰 이온성 분극에 의해 상온에서 약 300 k의 유전율을 갖는다. 이러한 STO의 고유전율 때문에, 상기 STO는 20 nm 이하의 디자인룰을 갖는 다이나믹 랜덤 액세스 메모리(DRAM)의 캐패시터용 유전체의 유력한 후보 물질이 될 수 있다. 단결정 STO의 격자 상수는 0.393 nm이다.
도 1b를 참조하면, SrRuO3 (이하, SRO라 함)도 상기 STO와 동일하게 페로브스카이트 구조를 가지며, 단결정의 SRO는 5.2 eV의 일함수를 갖는 도전성 재료이다. 단결정의 SRO의 격자 상수는 0.391 nm 이어서, 상기 STO와의 격자 불일치는 0.88 %에 불과하다. 따라서, 상기 SRO는 STO를 위한 격자 매칭 전극 재료로서 적합하며, 후술하는 바와 같이, 본 발명의 일 실시예에 따른 캐패시터는 다결정질의 SRO 막의 하부 전극, 다결정질의 STO의 유전체막 및 상부 전극을 포함한다. 이 경우, 상기 다결정질의 STO의 유전체막은 상기 다결정질의 SRO 막의 하부 전극 상에서 상에서 증착 과정 동안 인-시츄(In-situ)로 결정화될 수 있다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100A)는, 트랜지스터와 같은 스위칭 소자(SE) 및 스위칭 소자(SE)에 전기적으로 연결된 캐패시터(Ca)를 포함하는 디램과 같은 메모리 소자일 수 있다. 스위칭 소자(SE) 및 캐패시터(Ca)로 구성된 메모리 셀은 기판(10) 상에 복수의 행·열들로 된 어레이 형태로 배치될 수 있다.
캐패시터(Ca)의 하부 전극(BL)은 도시된 바와 같이 정전 용량의 향상을 위해 실린터 형상을 가질 수 있다. 스위칭 소자(SE)와 캐패시터(Ca)는 층간 절연막(11)을 사이에 두고 플러그(12)를 통하여 전기적으로 연결될 수 있다. 하부 전극(BL)은 전술한 SRO 막일 수 있으며, 상기 SRO 막은 다결정질일 수 있다. 이들 재료에 관하여는 후술하도록 한다.
일부 실시예에서, SRO 막을 포함하는 하부 전극(BE)의 두께는 3 nm 내지 7 nm의 범위 내일 수 있다. 하부 전극(BL)의 두께가 3 nm 미만이면 3차원 스택 구조를 형성하기 위한 기계적 강도를 얻지 못하고, 상기 SRO 막의 두께 및 조성이 균일하지 않거나 표면의 거칠기가 증가되어 누설 전류가 발생할 수 있으며, 얇은 전극 두께로 인한 저항의 증가 때문에 RC 딜레이(delay)가 초래될 수 있다. 또한, 하부전극의 물리적 두께가 7 nm를 초과하면, 20 nm 이하의 디자인 룰을 갖는 메모리 소자의 커패시터로서 상부전극/유전막/하부전극의 적층 구조를 형성하기 어렵다.
하부 전극(BE) 상에 STO 막을 포함하는 유전체층(DL)이 적층된다. 유전체막(DL)은 유전율의 향상을 위하여 결정화되는 것이 바람직하다. 유전체막(DL)의 두께는 5 nm 내지 10 nm 의 범위 내이다. 일부 실시예에서, 20 nm 이하의 디자인룰을 갖는 디램의 제조를 위해서는, 셀간 간격이 극도로 좁아진 인접하는 캐패시터들 사이의 간격 때문에, STO의 유전체층(DL)의 두께는 5 nm 내지 8 nm의 범위 내일 수 있다.
도시된 실시예와 같은 3차원 구조의 캐패시터에서는 디자인 룰의 협소화로 인해, 유전체층(DL)의 두께가 10 nm 이하로 제한될 수 있다. 고유전율을 얻기 위하여 유전체층을 결정화하는 것은 하부 전극 상에 씨드 층(seed layer)을 먼저 형성한 후, 유전체층을 형성함으로써 달성될 수 있다. 그러나, 이러한 씨드 층의 두께는 3 nm 이상의 유효 두께를 필요로 한다. 따라서, 이러한 씨드 층을 적용하는 것은 전술한 유전체층(DL)의 두께 마진을 침해하게 되어 실질적으로 그 적용이 불가능하다. 그러나, 본 발명의 실시예에서와 같이, 하부 전극으로서 다결정질의 SRO를 사용하게 되면, SRO 막이 격자 매칭에 의해 STO 막의 결정화를 위한 씨드 층으로 작용하여, SRO의 하부 전극(BE) 상에서 STO의 유전체층(DL)이 증착과 동시에, 즉, 인-시츄로 결정화될 수 있다. 통상적으로, 원자층증착 공정과 같은 저온 공정을 이용하여 비정질의 STO를 증착한 후, 이를 후속하는 열처리 공정에서 결정화시키는 엑스-시츄(ex-situ) 결정화 공정은, 고온의 결정화 과정 동안 비정질 박막이 치밀화되면서 결정립의 경계면에서 마이크로 크랙이 형성되어 전기적 특성이 빈번히 열화된다. 그러나, STO 유전체막을 인-시츄로 결정화시키면, 상변화에 따른 응력 발생이 없어, 신뢰성 있는 고유전율의 STO의 유전체층(DL)이 형성될 수 있다. 이에 관하여는, 도 11을 참조하여, 상세히 후술하도록 한다.
유전체층(DL) 상에 상부 전극(UE)이 적층되면, 3차원 실린더 형태의 캐패시터(Ca)가 제공될 수 있다. 상부 전극(UE)은 하부 전극(BE)과 동일한 SRO 막일 수 있다. 다른 실시예에서, 상부 전극(UE)은 백금(Pt), 텅스텐(W), 금(Au), 파라듐(Pd), 로듐(Rh) 이리듐(Ir), 루테늄(Ru), 탄탈륨(Ta), 타이타늄(Ti), 몰리브덴(Mo), 크롬(Cr), 바나듐(V), 이들 금속의 질화물, 및 이들 금속의 산화물 중 어느 하나, 이들의 합금과 같은 혼합 조성물 또는 2 층 이상의 적층 구조와 같은 조합을 포함을 포함할 수도 있다.
도 2b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(100B)는, 도 2a의 캐패시터(Ca)와 유사하게 실린더 구조를 갖지만, 캐패시터(Cb)를 기계적으로 지지하기 위한 몰드 절연막(13)을 더 포함한다. 따라서, 캐패시터(Cb)의 하부 전극(DL)은 몰드 절연막(13)을 식각하여 형성된 홀의 측벽과 바닥면에 균일한 두께를 갖도록 형성된다.
일부 실시예에서, SRO 막의 하부 전극(BE)의 하지층으로서 버퍼층(BL)이 더 제공될 수 있다. 일부 실시예에서, 버퍼층(BL)은 RuO2 막을 포함할 수 있다. RuO2 막은 그 위에 형성되는 SRO의 하부 전극(BE)의 결정화시, 스트레스 완화 부재로서 작용하여, SRO의 하부 전극(BE)의 표면 균일도를 향상시키고, 그에 따라 STO의 유전체막(DL)의 특성을 개선할 수 있다. 이러한, 특징은 도 2a의 캐패시터(Ca) 뿐만 아니라, 도 2c의 캐패시터(Cc)에도 적용될 수 있으며, 이러한 이점에 관하여는 도 10a를 참조하여 상세히 후술하도록 한다.
도 2c를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자(100C)는 전술한 실린더 구조의 캐패시터와 다른 필라 형태의 3차원 구조를 갖는 캐패시터(Cc)를 포함할 수 있다. 도 2c에 도시된 실시예에서는 하부 전극(BE) 자체가 필라 지지 구조를 제공하고 있지만, 필라 지지 구조를 갖는 별도의 도전체를 형성하고, 그 위에 하부 전극(BE)이 형성될 수도 있다. 또는, 상기 필라 지지 구조는 전술한 바와 같은, 버퍼층(BL)에 의해 제공될 수도 있다.
도 2a 내지 도 2c에 도시된 캐패시터 및 이를 포함하는 메모리 소자는 예시적이며, 본 발명의 실시예가 이에 제한되는 것은 아니다. 예를 들면, 캐패시터는 다른 3차원 구조, 또는 평면 구조를 가질 수도 있으며, 메모리 소자가 아닌 일시적 충전 기능이 요구되는 다른 수동 소자에도 응용될 수 있을 것이다. 도 2a 내지 도 2c에 도시된 3차원 구조의 캐패시터를 형성하기 위해서는, 하부 전극과 유전체막은 단차 피복성이 우수한 원자층증착 및 화학기상증착 공정을 이용하여, 순차대로 형성될 수 있다. 상부 전극은, 단차 피복성의 요구가 작으므로, 원자층증착법 또는 화학기상 증착법 이외에, 증발법 또는 스퍼터링과 같은 물리적 기상 증착법에 의해서 형성될 수도 있다. 또한, 전술한 구조를 형성하기 위해 공지의 포토리소그래피, 스토리지 노드 분리를 위한 평탄화 공정 및 건식·습식 식각 공정이 수행될 수 있다.
도 3은 본 발명의 일 실시예에 따른 SRO 막의 하부 전극을 제조하는 방법을 도시하는 순서도이다. 도 4a 및 도 4b는 본 발명의 일 실시예에 따른 Sr 함유 전구체 및 Ru 함유 전구체의 구조를 도시하는 도면이다.
도 3을 참조하면, SrO 막을 형성하는 원자층증착 서브 싸이클을 수행하는 단계(S10), 및 후속하여 RuO2 막을 형성하는 화학기상 증착 서브 싸이클을 수행하는 단계(S20)를 포함하는 혼성 증착법(hybrid deposition)에 의해 SRO 하부 전극이 형성된다. 다른 실시예에서, SRO 하부 전극의 제조 방법은 상기 단계 S10과 단계 S20이 역전되어, 먼저 RuO2 층을 화학기상증착 서브 싸이클에 의해 형성하고, 후속하여, SrO 층을 원자층증착 서브 싸이클을 수행하는 단계를 포함할 수도 있다.
상기 원자층증착 서브 싸이클(S10)은, SRO막의 하부 전극이 형성될 챔버 내에서, 기판 상으로 Sr 함유 전구체를 공급하는 단계(S11); 상기 챔버 내의 반응 부산물 및 미반응물과 같은 잔류 가스를 제거하기 위해 챔버를 퍼지하는 단계(S12); 상기 기판 상으로 산소 함유 가스를 공급하는 단계(S13); 및 상기 챔버를 퍼지하는 단계(S14)를 포함한다. 이러한, 원자층증착 서브 싸이클(S10)은 1회 또는 적어도 복수 m 회 이상 반복될 수 있다(S15).
상기 SRO 막의 형성을 위한 원자층증착 서브 싸이클(S10)에서, 상기 Sr 함유 전구체는, Bis(Tris-isopropylcyclopentadienyl)Strontium 및 Sr(C11H19O2)2 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 상기 Sr 함유 전구체는, 도 4a에 도시된 바와 같이, Bis(Tris-isopropylcyclopentadienyl) Strontium, 즉 (Sr(iPr3Cp)2)를 포함할 수 있다. 상기 iPr3Cp는 1,2,4-trisisopropylcyclopentadienyl 이다.
일부 실시예에서, 상기 산소 함유 가스는 O2, H2O 및 O3 중 어느 하나 또는 이들의 조합일 수 있다. 원자층증착 서브 싸이클(S10)의 공정 온도는, 200 ℃ 내지 370 ℃의 범위 내이고, 바람직하게는, 220 ℃ 내지 250℃의 범위 내이며, 더욱 바람직하게는, 230 ℃이다.
상기 RuO2 막의 형성을 위한 화학기상증착 서브 싸이클(S20)은 SrO 층 상으로 Ru 함유 전구체를 공급하는 단계(S21); 및 챔버를 퍼지하는 단계(S22)를 포함할 수 있다. 화학기상증착 서브 싸이클(S20)의 공정 온도는 원자층증착 서브 싸이클(S10)의 공정 온도의 윈도우 범위, 예를 들면, 200 ℃ 내지 370 ℃의 범위 내일 수 있다. 일부 실시예에서, 화학기상증착 서브 싸이클(S20)의 공정 온도와 원자층증착 서브 싸이클(S10)의 공정 온도는 동일할 수도 있다. 예를 들면, 화학기상증착 서브 싸이클(S20)의 공정 온도는 230 ℃일 수 있다.
화학기상증착 서브 싸이클(S20)은 1회 또는 적어도 복수 n 회 이상 반복될 수 있다(S23). 상기 Ru 함유 전구체는, 열분해에 의해 RuO2 형성이 가능한 Ru 함유 산화 전구체를 포함할 수 있다. 예를 들면, 상기 Ru 함유 산화 전구체는 Tris(2,4-octanedionato)ruthenium 및 RuO4 중 어느 하나 또는 이들의 조합일 수 있다. 일부 실시예에서, 상기 Ru 함유 산화 전구체는, 도 4b에 도시된 바와 같이, RuO4일 수 있다. 화학기상증착 서브 싸이클의 공정온도는 150 ℃ 내지 280 ℃의 범위 내이고, 바람직하게는, 200 ℃ 내지 250℃의 범위 내이다.
본 발명의 실시예에서는, SrO 층과 RuO 층을 교번하여 모두 원자층증착함으로써 SRO 막을 형성하는 것과 달리, SrO 층은 1회 또는 복수 회의 원자층증착법에 의해 형성하고, RuO 층, 정확하게는, RuO2 층을 화학기상증착법에 의해 형성하여 상기 SRO 막이 형성된다. 실험에 따르면, SrO 층의 표면 상에 RuO 층을 원자층 방법으로 형성하는 것은 극도로 어렵다.
도 5는 원자층증착법에 의해 형성된 RuO 층의 원자층증착 회수에 따른 Ru 밀도의 변화를 측정한 결과를 도시하는 그래프이다. 곡선 R1은 백금 층 상에 형성된 RuO 층의 Ru 밀도를 나타내며, 곡선 R2는 SrO 층 상에 형성된 RuO 층의 Ru 밀도를 나타낸다.
도 5를 참조하면, 백금 막 상에서는 원자층증착 회수에 비례하여 RuO 층이 성장한다. 그러나, SrO 층 상에서는 증착 회수가 500 회에 이르러도 RuO 층이 성장하지 않음을 확인할 수 있다. 이것은 유기 금속 전구체를 사용하는 Ru 또는 RuO의 원자층증착법에서, Ru 전구체가 먼저 표면의 산소 원자들과 결합하여 RuO 결합을 형성하고, 후속하는 싸이클에서는 Ru로 환원되기 때문인 것으로 추측된다. 또 다른 이유로서, 하지의 SrO층에서 Sr과 O 사이의 결합이 매우 강하기 때문에, SrO 층의 표면에 노출된 산소가 SrO 층의 표면으로 도달하는 Ru 전구체와 쉽게 반응하지 않기 때문인 것으로 추측된다.
그러나, 본 발명의 일 실시예를 따라, 하지의 SrO 층 상에 화학기상증착법, 바람직하게는 펄스화된 화학기상증착법(도 3의 단계 S20)을 이용하여, RuO 층을 형성하면, 하지의 SrO 층과 무관하게 RuO 층, 더욱 상세하게는, 화학양론적인 RuO2 층이 형성될 수 있다. 화학기상증착법에 의해 형성된 RuO2 층은 SrO 층 상에서 핵생성되고, 아일랜드 형태로 점차 성장하여 연속적인 박막으로 성장하여 양호한 표면 조도를 가질 수 있다. 일부 실시예에서, 상기 Ru 함유 전구체로서 초산화된(hyper-oxidized) RuO4 분자를 사용하여 화학기상증착법을 수행하면, 상기 RuO4 분자는 기판 상에서 열분해되어 RuO2의 형태로 환원될 수 있다. 일부 실시예에서는, 수소 H2와 같은 가스를 챔버 내에 인입시켜 RuO4 분자의 환원을 통하여 성장 속도를 촉진시킬 수도 있다.
일부 실시예에서, 단계 S20의 기판 온도는 하지의 SrO 층의 원자층증착 단계(S10)의 온도 범위의 윈도우 내에서 선택될 수 있다. 단계 S20의 기판 온도를 단계 S10의 온도보다 높은 온도로 설정하는 경우, 하지의 SrO 층의 열화로 SRO 막의 표면 조도와 단차 피복성이 열화될 수 있다. 따라서, 단계 S20의 기판 온도는 200 ℃ 내지 250 ℃의 범위 내이고, 바람직하게는, 220 ℃ 내지 240℃의 범위 내이며, 더욱 바람직하게는, 230 ℃일 수 있다. 이와 같이, SRO의 원자층증착과 RuO2의 화학기상증착이 비교적 낮은 온도에서 수행되기 때문에, 증착된 상태 그대로의(as-deposited state) SRO 막은 비정질 구조를 갖는다.
일부 실시예에서, 전술한 혼성 증착법에 의해 SRO 막의 Sr과 Ru의 조성비는 SrO 층의 원자층증착 서브 싸이클(S10)의 회수 m와 RuO2 층의 화학기상증착 서브 싸이클(S20)의 회수 n의 비, 즉 m/n의 크기를 조절함으로써 제어될 수 있다. 상기 m/n은 3 내지 9의 범위 내일 수 있다. 일부 실시예에서, Sr : Ru = 1 : 1의 조성비를 만족하기 위해서, 즉, 화학양론적 SRO 막을 얻기 위해서, 상기 m/n은 6일 수 있다.
다른 실시예에서, 1 회 이상의 원자층증착 서브 싸이클과 1 회 이상의 화학기상증착 서브 싸이클로 이루어진 하나의 단위 싸이클(이하에서는 슈퍼 싸이클이라 함)은 1회 또는 복수회 수행될 수 있으며, 상기 슈퍼 싸이클의 반복 회수를 조절하여, SRO 막의 하부 전극의 두께가 제어될 수 있다. 예를 들면, 슈퍼 싸이클의 회수는 1 내지 20일 수 있다.
전술한 혼성 증착법은 저온 공정이므로, 비정질의 SRO 막이 형성되며, 후속하여, SRO 막을 열처리 하여, 다결정질의 SRO 막을 포함하는 하부 전극이 제공될 수 있다. 상기 하부 전극의 형성을 위한 열처리는 550 ℃ 내지 750 ℃에서 수행될 수 있다. 550 ℃ 미만에서는 비정질의 SRO 막의 결정화가 잘 이루어지지 않으며, 750 ℃를 초과하면, SRO 막의 열분해가 진행되어 SrO와 RuO2로의 상분리가 진행되어, 비저항이 급격히 증가한다. 일부 실시예에서, 상기 열처리는 비산화성 분위기, 예를 들면, 아르곤 또는 질소 분위기에서 수행될 수 있다.
후속하여, 열처리에 의해 결정화된 다결정질의 SRO 막을 포함하는 하부 전극 상에, STO 막을 포함하는 유전체막이 형성된다. 상기 STO 막은 원자층증착법에 의해 형성될 수 있다. 예를 들면, Sr 함유 전구체로서 (Sr(iPr3Cp)2 를 사용하고, Ti 함유 전구체로서, (CpMe5)Ti(OMe)3 가 사용될 수 있다. 그러나, 이는 예시적이며, 다른 전구체가 사용될 수 있을 것이다. 저온 공정인 원자층증착법에 의해 형성된 STO 막은 후술하는 바와 같이, 하지막인 결정질의 SRO 막에 의해. 낮은 공정 온도에도 불구하고, 하지의 SRO 막과의 격자 매칭에 의해 인-시츄로 결정화되며, 다결정질의 미세 조직을 갖는다. 후속하여, 다결정질의 STO의 유전체막 상에 상부 전극을 형성하여, 고유전율의 캐패시터가 제공될 수 있다.
이하에서는, 실험예를 들어, 본 발명에 관하여 더욱 상세하게 설명할 것이다. 하기의 개시 사항은 단지 설명을 목적으로 하는 예시일 뿐이며, 본 발명이 이에 제한되는 것으로 해석되어서는 아니 된다.
실험예 1
본 발명의 실시예에 따른 혼성 증착법에 의해 하부 전극인 SRO 막을 RuO2(40 nm)/SiO2(100 nm)/Si 기판 상에 증착하였다. 그리고, 비교 실시예로서, Ta2O5(8 nm 두께)/SiO2(두께 100 nm 두께)/Si 기판 상에 SRO 막을 증착하였다. 상기 SiO2 상의 RuO2는 본 발명의 일 실시예에 따른 하부 전극의 버퍼층이다.
SrO 층의 원자층증착 서브 싸이클은 Sr 함유 전구체로서 Sr(iPr3Cp)2 를 사용하고, 산소 소스 가스로서 O2를 사용하였다. 상기 원자층증착 서브 싸이클은 Sr 함유 전구체의 공급, Ar 가스에 의한 챔버 내의 잔류 가스의 퍼지, 산소 함유 가스의 공급, 및 Ar 가스에 의한 챔버 내의 잔류 가스의 퍼지의 4 단계로 이루어진다.
상기 RuO2의 화학기상 증착 서브 싸이클은 RuO4 전구체의 공급과 Ar 가스에 의한 챔버 내 잔류 가스의 퍼지 공정을 통해 수행되었다. RuO4는, Air Liguide Co.로부터 입수 가능한 Total Ruthenium Solution(ToRusTM)인 메틸 및 에틸 불화 용매에 용해되어 캐니스터 내에 제공되었다.
유전체인 STO 막은 Sr 함유 전구체인 Sr(iPr3Cp)2과 Ti 함유 전구체인 (CpMe5)Ti(OMe)3 를 사용하고, 산소 함유 가스로는 O3 및 H2O를 사용하여, 원자층증착법에 의해 형성되었다. 상부 전극으로는 백금을 사용하여, 캐패시터를 제조한 후, 이의 특성 평가를 하였다. Sr 및 Ru 원자의 밀도는 Thermoscientific 사의 ARL Quant’X를 사용하여 형광 X선 분석법(X-ray fluorescence spectroscopy; XRF)에 의해 측정되었다. 막의 두께는 PANalytical사의 X’pert Pro를 사용하여 X선 반사율 측정법(X-ray reflectometry; XRR)에 의해 측정하였고, 막의 결정성은 글랜싱 앵글 X선 회절 분석법(Glancing angle X-ray diffraction; GAXRD)에 의해 측정되었다.
도 6a 내지 도 6d는 각각 SrO 층의 원자층증착 서브 싸이클의 증착 특성을 나타내는 그래프들이다. 각 그래프에서, 곡선 L과 R은 각각 실시예(SRO/RuO2/SiO2/Si 기판)와 비교예(SRO/Ta2O5/SiO2/Si 기판)에 관한 것이다.
도 6a를 참조하면, 본 발명의 실시예에 따르면, Sr 함유 전구체의 공급 시간에 따라 하지층인 RuO2 막 상에 화학 흡착된 Sr 밀도가 3초가 경과하면서 포화되어, 원자층증착의 전형적인 자기제한 특성을 보인다. 이와 달리, 비교예에 따르면, Ta2O5 막 상에 화학 흡착되는 Sr의 밀도는 약 9초 정도 경과하면서 달성된다. 도 6b를 참조하면, 본 발명의 실시예에서, Sr의 밀도는 산소의 공급 시간이 1초가 경과하면서 포화되는 자기제한 특성을 보인다. 비교예의 경우에는, 산소의 공급 시간이 10 초가 경과하여, Sr의 밀도가 포화된다. 도 6a와 도 6로부터 하지의 RuO2 막이 Ta2O5 막에 비하여, SrO 층에 대하여 더 우수한 원자층증착 효율을 갖는 것을 확인할 수 있다. 이러한 특성은, 상기 RuO2 막이 Ta2O5 막에 비하여 화학흡착 효율과 리간드 교환 반응의 속도가 더 크기 때문인 것으로 추측된다.
도 6c를 참조하면, 본 발명의 실시예에서나 비교예에서 모두, Sr 함유 전구체의 공급 단계와 산소 가스 공급 단계 이후에 각각 퍼지 단계를 수행하였을 때, 퍼지 시간이 약 1 초 경과하면, 기판 상에서 탈착된 잔류물이나 챔버 내 여분의 가스들이 모두 제거됨을 알 수 있다.
도 6d를 참조하면, 본 발명의 실시예에서, SrO 층의 원자층증착 서브 싸이클의 회수가 증가될수록 RuO2 버퍼층 상에 증착되는 Sr 원자의 밀도가 증가됨을 알 수 있으며, 약 7 싸이클까지 Sr 원자의 밀도가 급격하게 증가하는 것으로 보아 RuO2 버퍼층이 SrO 층의 성장을 촉진시킴을 알 수 있다.
전술한 바와 같이, 원자층증착 서브 싸이클에 의한 SrO 층의 성막은 잘 확립된다. 본 실험예에서, RuO2 층은 버퍼층, 즉 SrO 막의 하지층으로서 설명되고 있지만, 상기 RuO2 층은 슈퍼 싸이클 내의 RuO2 층을 형성하기 위한 화학기상증착 서브 싸이클(S20)에 의해 얻어지는 층일 수도 있다. 따라서, 도 3을 참조하여 상술한 바와 같이, 먼저 화학기상증착 서브 싸이클에 의해 RuO2 층을 형성하고(S20), 후속하여 원자층증착 서브 싸이클에 의해 SrO 층을 형성하여(S10), 비정질의 SRO 하부 전극이 형성될 수도 있다. 하지막인 RuO2는 결정화되는 것이 후속하는 SrO 층의 원자층증착 서브 싸이클을 위해 바람직하다.
도 7은 본 발명의 실시예에 따른 RuO2 층의 화학기상증착 서브 싸이클의 증착 특성을 나타내는 그래프이다.
도 7을 참조하면, RuO2 층을 형성하기 위한 서브 싸이클의 회수가 증가할수록 Ru의 밀도는 증가된다. 이러한 RuO2 막의 성막 거동은 하지의 SrO 막 상에서 RuO2 층이 화학기상증착 기구에 의해 성장함을 뒷받침한다. RuO2 층은 초기 단계에서는 약 3.4×1014 atoms/cm2·cycle의 빠른 성막 속도를 갖지만, 이후에는 약 1.3×1014 atoms/cm2·cycle의 포화 성막 속도를 갖는다.
실험예 2
RuO2 막 상에서, 본 발명의 실시예에 따른 혼성 증착법에 의해 SRO 막을 형성하였으며, 상기 혼성 증착법을 구성하는 단위 슈퍼 싸이클 내의 SrO 막의 원자층증착 서브 싸이클의 회수 m과 RuO2 층의 화학기상증착 서브 싸이클의 회수 n을 조절하여, 상기 SRO 막 내의 금속 이온의 비율, Sr/(Sr+Ru)×100 (%; 이후 Sr의 조성비라 함)을 측정하였다. 서브 싸이클의 회수 비 m/n은 2 내지 9의 범위 내에서 실험되었다. 비교예로서, 하지의 Ta2O5 막 상에 회수 비 m/n이 6인 조건에서, 슈퍼 싸이클의 회수를 10으로 하여, SRO 막을 형성하고, AES 측정에 의해 깊이에 따른 성분비 분석을 수행하였다.
도 8a는 서브 싸이클의 회수 비(m/n)에 따른 SRO 막 내의 Sr의 농도 변화를 나타내고, 도 8b는 슈퍼 싸이클의 회수에 따른 SRO 막의 두께 변화를 나타내며, 도 8c는 AES 깊이 분석에 따른 비교예의 SRO 막의 성분비를 나타내는 그래프들이다.
도 8a를 참조하면, 서브 싸이클들의 회수 비 m/n이 증가할수록 RuO2 및 Ta2O5 상에서 SRO 막 내의 Sr의 농도는 점차 증가하면서, 27 % 내지 59 %로 증가하였다. 상기 회수 비 m/n이 3 내지 9의 범위 내일 때, 상기 Sr의 농도는 45 % 내지 59 %이며, 이 범위 내에서 열처리를 통해 양호한 결정화도를 갖는다. 또한, 점선 A로 표현된 것과 같이, 화학양론적 SRO 막은 상기 회수 비 m/n 이 6일 때 얻어질 수 있다.
도 8b를 참조하면, 본 발명의 실시예에 따르면, 화학양론적인 SRO 막이 얻어진 m/n = 6 인 조건에서, SRO 막의 성막 속도는 약 2.0 nm/super-cycle로 일정하다. 또한, 상기 SRO 막은, 슈퍼 싸이클의 회수가 증가함에 따라, 초기 성장 단계에서 나타나는 잠복 기간(incubation period) 없이 선형적으로 바로 성장함을 확인할 수 있다. 또한, 슈퍼 싸이클의 회수에 상관 없이 SRO 막의 화학양론은 일정하게 50 %로 일정하게 유지됨을 알 수 있다.
도 8c를 참조하면, 비교예에 따라 하지의 Ta2O5 막 상에서 성장된 SRO 막은 깊이에 따라 Ru와 Sr의 함량이 변하기 때문에, 균일한 특성을 갖는 화학양론적 SRO 막을 얻을 수 없다.
실험예 3
본 발명의 실시예에 따른 혼성 증착법에 의해 하부 전극인 SRO 막을 RuO2(40 nm)/SiO2(100 nm)/Si 기판 상에 증착한 후, 다양한 온도에서 열처리를 수행하였다. 열처리된 SRO막은 서브 싸이클의 회수 비 m/n가 6인 화학양론적 SRO 막이며, 슈퍼 싸이클의 회수는 10이며, 상기 SRO막의 두께는 약 20 nm이다. 이러한 두께는 예시를 위한 실험적인 것일 뿐, 본 발명이 이에 제한되는 것은 아니다.
도 9a는 본 발명의 일 실시예에 따른 SRO 막의 열처리 온도에 따른 비저항 변화를 도시하는 그래프이며, 도 9b는 SRO 막의 열처리 온도에 따른 GAXRD에 의한 측정 결과를 도시하는 그래프이다.
도 9a를 참조하면, 증착 상태 그대로(as-dep.), 그리고, 약 500 ℃ 이하의 열처리 온도에서 어닐링된 SRO 막의 비저항은 약 34,000 μΩ·cm로 고저항이며, 열처리에 따른 변화가 없었다. 그러나, 600 ℃ 및 700 ℃를 포함하는 약 550 ℃ 내지 750 ℃의 범위 내에서는, SRO 막의 비저항이 급격히 감소되어, 약 2,300 μΩ·cm까지 감소된다,
도 9b를 참조하면, 증착 상태 그대로(곡선 L1), 열처리 온도 400 ℃(곡선 L2), 및 열처리 온도(곡선 L3)에서 열처리된 SRO 막에서는, 하지막인 결정질 RuO2 막의 피크만이 관찰되었다. 이로부터, 상기 SRO 막은 아직 결정화되지 않았음을 알 수 있다. 이러한 SRO 막의 비정질 구조는 도 9a에서 설명한 높은 비저항값과 관련된다.
그러나, 600 ℃ 및 700 ℃의 열처리 온도(곡선 L4 및 L5)에서는 32.2 °(2θ)에서는 SRO 결정의 (121) 면에 의한 피크가 관찰된다. 따라서, 600 ℃ 및 700 ℃를 포함하는 550 ℃ 내지 750 ℃의 온도 범위에서 상기 SRO 막이 결정화됨을 확인할 수 있다. 상기 SRO 막의 피크는 준입방 구조(pseudo-cubic structure; distorted orthorhombic structure)의 SRO 결정에 기인한 것이다. 이 온도 범위에서, 상기 SRO 막은 전술한 저저항을 갖는다.
도시하지 않았지만, 열처리 온도가 750 ℃를 초과하면, 상기 SRO 피크는 사라진다. 이것은, 상기 SRO 막이 750 ℃ 이상의 온도에서 열분해되기 때문인 것으로 추측되며, 이 경우, 막 내부에는 RuO2와 비정질의 Sr(Ru)Ox 가 혼합된 상태로 존재할 수 있다.
실험예 4
본 발명의 실시예들에 따라 RuO2 막/SiO2/Si 기판 상에 혼성 증착법에 의해 다양한 Sr 조성비를 갖는 SRO 막들을 형성하고, 600 ℃에서 20 분간 열처리한 후에 결정성을 분석하였다. 비교예로서, Ta2O5 막/SiO2/Si 기판 상에 동일한 혼성 증착법으로 다양한 Sr 조성비를 갖는 SRO 막들을 형성하고, 600 ℃에서 열처리한 후에 결정성을 분석하였다.
도 10a는 본 발명의 실시예에 따른 하지막 RuO2 상에 형성된 SRO 막의 조성비에 따른 XRD의 그래프이며, 도 10b는 비교에 따라 하지막 Ta2O5 막 상에 형성된 SRO 막의 조성비에 따른 XRD의 그래프이다.
도 10a를 참조하면, 본 발명의 실시예에 따르면, Sr의 조성비가 47%, 50%, 51%, 55% 및 59%를 포함하는 45% 보다는 크고 60% 이하의 범위 내에서 32.2 °(2θ)에서 강한 SRO (121) 면의 피크가 관찰되며, 상기 SRO (121) 면의 피크의 위치에 변함이 없다. 이것은 RuO2 막 상에서 성장하는 SRO 막은 응력이 완전히 완화된 것임을 의미한다. Sr의 조성비가 27% 및 45%를 포함하는 45% 이하인 경우에는, 상기 피크가 나타나지 않으며, 이 조성 범위 내에서는 결정화가 이루어지지 않음을 알 수 있다.
도 10b를 참조하면, 비교예에 따르면, Sr의 조성비가 28%, 45%, 46%, 48%, 52%, 55% 및 59%를 포함하는 60% 이하의 범위 내에서, 준 입방정계의 SRO (121) 면에 대응하는 피크는, Sr의 조성비가 감소할수록 2θ가 작은 영역으로 천이된다. Sr의 조성비가 감소할수록, 즉, Ru의 함량이 상대적으로 증가될수록 상기 피크의 천이가 더욱 현저하게 나타나며, 28%의 조성비에서 35°(2θ)에서 RuO2의 피크가 나타난다. 이것은 SRO 막내에 존재하는 과량의 Ru가 결정질의 SRO 상 내부에 함입됨으로써, 상기 결정질의 SRO의 격자가 팽창하고, 이로써 상기 막의 결정화가 방해되었기 때문이다.
하지막으로서 RuO2를 사용하면, 동일한 열처리 온도에서 높은 결정화도를 갖는 SRO 막을 얻을 수 있어, 더 낮은 비저항을 갖는 전극 재료가 얻어질 수 있다. 또한, 하지막으로서 RuO2를 사용하면, 응력이 완화된 SRO 막을 얻을 수 있어, 표면 조도와 막의 신뢰성이 향상될 수 있다. 또한, 이러한 특성은 화학양론적 SRO 막의 Sr 조성비를 포함하는 부근 영역, 예를 들면, 47% 및 60%의 Sr 조성비에서, 피크가 크게 나타나 결정화도가 현저하게 증가됨을 확인할 수 있다.
실험예 5
전술한 바와 같이 하지의 RuO2 버퍼막 상에 SRO 막을 혼성 증착법에 의해 증착한 후, 600 ℃에서 열처리하여 결정화된 SRO 막(C-SRO 막이라 함)을 얻었다. 상기 SRO 막은 화학양론을 만족하며, 약 7 nm의 두께를 갖는다. 이후, 상기 결정화된 SRO 막을 하부 전극으로 하여, 상기 SRO 막 상에 STO 막과 백금을 형성하여 캐패시터를 제조하였다.
상기 STO 막은 저온인 370 ℃에서 ALD에 의해 증착되었으며, 별도의 열처리를 하지 않았으며, 약 10 nm의 두께를 갖는다. 비교예로서, 열처리를 하지 않은 비정질의 SRO 막(A-SRO 막이라 함) 상에 STO 막과 백금을 증착하여 캐패시터를 제조하였다. 마찬가지로 STO 막에 대한 별도의 열처리를 하지 않았다.
도 11은 본 발명의 실시예에 따라 C-SRO 막 상에 증착된 STO 막(곡선 L)과 비교예에 따라 A-SRO 막 상에 증착된 STO 막(곡선 R)의 GAXRD 패턴을 나타내는 그래프이다.
도 11을 참조하면, 곡선 L에서와 같이, 본 발명의 실시예에 따르면, C-SRO 막 상에서 성장된 STO 막에서는 STO (110)면에 해당하는 32.4°(2θ)와 STO (200)면에 해당하는 46.5°(2θ)에서 피크가 관찰된다. 이러한 피크들은 준입방 구조의 SRO 막의 피크와도 중첩된다. 이에 따르면, C-SRO 막 상에서 성장된 STO 막은 결정질이며, 막의 성장과 함께 인-시츄로 결정화됨을 알 수 있다. 28.0°, 35.1° 및 40.1°에서 나타나는 다른 피크는 하지막인 RuO2 막에 의한 것이다.
그러나, 곡선 R을 참조하면, A-SRO 막 상에서 성장된 STO 막에서는 RuO2 막의 피크 이외에 아무런 피크가 관찰되지 않는다. 이에 따르면, A-SRO 막 상에서 성장된 STO 막은 비정질임을 알 수 있다.
도 12a 및 도 12b는 각각 본 발명의 실시예에 따른 Pt/STO/C-SRO/RuO2/SiO2/Si 기판의 구조를 갖는 캐패시터와 비교예에 따른 Pt/STO/A-SRO/RuO2/SiO2/Si 기판의 구조를 갖는 캐패시터의 HHRTEM(High-resolution transmission electron microscopy) 이미지이다.
도 12a를 참조하면, SrTiO3 막에서 면간 거리 0.276 nm 를 갖는 (110) 면들에 의한 격자 줄무늬 패턴이 관찰된다. 또한, 하지의 SrRuO3도 격자 줄무늬 패턴을 보인다. 이로부터 비교적 저온인 370 ℃에서 원자층증착에 의해 STO 막을 형성하여도, 별도의 열처리 또는 씨드 층 없이도, 하지의 SrRuO3가 격자 매칭에 의해 증착되는 STO 막의 인시츄 결정화를 유도할 수 있음을 확인할 수 있다. 그러나, 도 12b를 참조하면, 비정질의 SrRuO3 상에 형성된 SrTiO3 막에서는 비정질의 영역이 부분적으로 관찰되어 낮은 결정화도를 가짐을 알 수 있다.
도 13은 각각 본 발명의 실시예에 따른 Pt/STO/C-SRO/RuO2/SiO2/Si 기판의 구조를 갖는 캐패시터(곡선 L)와 비교예에 따른 Pt/STO/A-SRO/RuO2/SiO2/Si 기판의 구조를 갖는 캐패시터(곡선 R)의 인가되는 전압에 따른 충전 밀도의 변화를 도시하는 그래프이다.
도 13을 참조하면, 본 발명의 실시예에 따른 캐패시터의 유전율(εr)은 약 44이고, 비교예에 따른 캐패시터의 유전율(εr)은 약 12여서, 본 발명의 실시예에 따른 캐패시터가 비교예에 따른 캐패시터 보다 약 3.7 배 더 높은 유전 율을 가짐을 알 수 있다.
전술한 실시예들에 따르면, 결정화된 SRO 전극을 이용하여 별도의 씨드층이나 후속 열처리 없이도 인시츄로 결정화된 STO 막을 갖는 고유전율의 캐패시터가 제공될 수 있다. 이들 캐패시터들은 정보 기록을 위한 디램과 같은 메모리 소자의 저장 부재로 사용되거나, 다양한 직접 회로에 있어서, 전압 및 전류 제어를 위한 고용량의 수동 소자로도 사용될 수 있을 것이다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (20)

  1. 챔버 내에서 기판 상에 SrO 막을 형성하는 원자층증착 서브 싸이클을 m 회(m은 1 이상의 정수임) 수행하는 제 1 단계; 및
    상기 챔버와 동일 챔버 내에서, 상기 제 1 단계와 교번하여 상기 기판 상에 RuO2 막을 형성하는 화학기상증착 서브 싸이클을 n 회(n은 1 이상의 정수임) 수행하는 제 2 단계를 포함하는 슈퍼 싸이클을 적어도 l 회 이상 반복하며,
    상기 원자층증착 서브 싸이클은,
    상기 기판 상으로 Sr 함유 전구체를 공급하는 단계;
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계;
    상기 기판 상으로 산소 함유 가스를 공급하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하고,
    상기 화학기상증착 서브 싸이클은,
    상기 기판 상으로 Ru 함유 산화 전구체를 공급하여 상기 Ru 함유 산화 전구체의 열분해 또는 환원에 의해 상기 RuO2 막을 형성하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하는 SrRuO3 막의 제조 방법.
  2. 챔버 내에서 기판 상에 SrO 막을 형성하는 원자층증착 서브 싸이클을 m 회(m은 1 이상의 정수임) 수행하는 제 1 단계; 및
    상기 챔버와 동일 챔버 내에서, 상기 제 1 단계와 교번하여 상기 기판 상에 RuO2 막을 형성하는 화학기상증착 서브 싸이클을 n 회(n은 1 이상의 정수임) 수행하는 제 2 단계를 포함하는 슈퍼 싸이클을 적어도 l 회 이상 반복하며,
    상기 원자층증착 서브 싸이클은,
    상기 기판 상으로 Sr 함유 전구체를 공급하는 단계;
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계;
    상기 기판 상으로 산소 함유 가스를 공급하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하고,
    상기 화학기상증착 서브 싸이클은,
    상기 기판 상으로 상기 RuO2 막의 형성이 가능한 Ru 함유 산화 전구체를 공급하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하며,
    상기 Sr 함유 전구체는 Bis(Tris-isopropylcyclopentadienyl)Strontium 및 Sr(C11H19O2)2 중 어느 하나 또는 이들의 조합을 포함하며,
    상기 산소 함유 가스는 O2, H2O 및 O3 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  3. 제 1 항에 있어서,
    상기 Ru 함유 산화 전구체는 Tris(2,4-octanedionato)ruthenium 및 RuO4 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  4. 챔버 내에서 기판 상에 SrO 막을 형성하는 원자층증착 서브 싸이클을 m 회(m은 1 이상의 정수임) 수행하는 제 1 단계; 및
    상기 챔버와 동일 챔버 내에서, 상기 제 1 단계와 교번하여 상기 기판 상에 RuO2 막을 형성하는 화학기상증착 서브 싸이클을 n 회(n은 1 이상의 정수임) 수행하는 제 2 단계를 포함하는 슈퍼 싸이클을 적어도 l 회 이상 반복하며,
    상기 원자층증착 서브 싸이클은,
    상기 기판 상으로 Sr 함유 전구체를 공급하는 단계;
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계;
    상기 기판 상으로 산소 함유 가스를 공급하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하고,
    상기 화학기상증착 서브 싸이클은,
    상기 기판 상으로 상기 RuO2 막의 형성이 가능한 Ru 함유 산화 전구체를 공급하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하며,
    상기 m과 n의 비(m/n)의 크기를 조절하여 Sr과 Ru의 조성비를 제어하는 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  5. 챔버 내에서 기판 상에 SrO 막을 형성하는 원자층증착 서브 싸이클을 m 회(m은 1 이상의 정수임) 수행하는 제 1 단계; 및
    상기 챔버와 동일 챔버 내에서, 상기 제 1 단계와 교번하여 상기 기판 상에 RuO2 막을 형성하는 화학기상증착 서브 싸이클을 n 회(n은 1 이상의 정수임) 수행하는 제 2 단계를 포함하는 슈퍼 싸이클을 적어도 l 회 이상 반복하며,
    상기 원자층증착 서브 싸이클은,
    상기 기판 상으로 Sr 함유 전구체를 공급하는 단계;
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계;
    상기 기판 상으로 산소 함유 가스를 공급하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하고,
    상기 화학기상증착 서브 싸이클은,
    상기 기판 상으로 상기 RuO2 막의 형성이 가능한 Ru 함유 산화 전구체를 공급하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하며,
    상기 m과 n의 비(m/n)는 3 내지 9의 범위 내인 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  6. 챔버 내에서 기판 상에 SrO 막을 형성하는 원자층증착 서브 싸이클을 m 회(m은 1 이상의 정수임) 수행하는 제 1 단계; 및
    상기 챔버와 동일 챔버 내에서, 상기 제 1 단계와 교번하여 상기 기판 상에 RuO2 막을 형성하는 화학기상증착 서브 싸이클을 n 회(n은 1 이상의 정수임) 수행하는 제 2 단계를 포함하는 슈퍼 싸이클을 적어도 l 회 이상 반복하며,
    상기 원자층증착 서브 싸이클은,
    상기 기판 상으로 Sr 함유 전구체를 공급하는 단계;
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계;
    상기 기판 상으로 산소 함유 가스를 공급하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하고,
    상기 화학기상증착 서브 싸이클은,
    상기 기판 상으로 상기 RuO2 막의 형성이 가능한 Ru 함유 산화 전구체를 공급하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하며,
    상기 m과 n의 비(m/n)는 6인 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  7. 챔버 내에서 기판 상에 SrO 막을 형성하는 원자층증착 서브 싸이클을 m 회(m은 1 이상의 정수임) 수행하는 제 1 단계; 및
    상기 챔버와 동일 챔버 내에서, 상기 제 1 단계와 교번하여 상기 기판 상에 RuO2 막을 형성하는 화학기상증착 서브 싸이클을 n 회(n은 1 이상의 정수임) 수행하는 제 2 단계를 포함하는 슈퍼 싸이클을 적어도 l 회 이상 반복하며,
    상기 원자층증착 서브 싸이클은,
    상기 기판 상으로 Sr 함유 전구체를 공급하는 단계;
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계;
    상기 기판 상으로 산소 함유 가스를 공급하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하고,
    상기 화학기상증착 서브 싸이클은,
    상기 기판 상으로 상기 RuO2 막의 형성이 가능한 Ru 함유 산화 전구체를 공급하는 단계; 및
    상기 챔버 내에 잔류하는 가스를 퍼지하는 단계를 포함하며,
    상기 Sr의 조성비는 45% 보다는 크고 60% 이하의 범위 내인 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  8. 제 1 항, 제 2 항, 및 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서,
    상기 제 1 단계의 공정 온도는 200 ℃ 내지 250 ℃의 범위 내인 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  9. 제 1 항, 제 2 항, 및 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서,
    상기 제 2 단계의 공정 온도는 상기 제 1 단계의 공정 온도의 윈도우 범위 내인 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  10. 제 2 항, 및 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서,
    상기 Ru 함유 산화 전구체는 열분해 또는 환원에 의해 상기 RuO2 막을 형성하는 화합물을 포함하는 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  11. 제 1 항, 제 2 항, 및 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서,
    상기 슈퍼 싸이클을 수행하기 이전에, 상기 기판 상에 결정질의 RuO2 버퍼막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  12. 제 1 항, 제 2 항, 및 제 4 항 내지 제 7 항 중 어느 하나의 항에 있어서,
    상기 슈퍼 싸이클이 완료된 이후에, 결과물이 형성된 기판을 열처리하여 다결정질의 SrRuO3 막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  13. 제 12 항에 있어서,
    상기 열처리는 550 ℃ 내지 750 ℃에서 수행되는 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  14. 제 12 항에 있어서,
    상기 열처리는 비산화성 분위기에서 수행되는 것을 특징으로 하는 SrRuO3 막의 제조 방법.
  15. 제 1 항, 제 2 항, 및 제 4 항 내지 제 7 항 중 어느 하나의 항의 기재의 SrRuO3 막의 제조 방법에 의해 SrRuO3 막을 포함하는 하부 전극을 형성하는 단계;
    상기 SrRuO3 막을 열처리하여 결정화시키는 단계;
    상기 결정화된 SrRuO3 막 상에 SrTiO3 막을 원자층증착에 의해 형성하는 단계; 및
    상기 SrTiO3 막 상에 상부 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  16. 제 15 항에 있어서,
    상기 SrTiO3 막은 인-시츄 결정화되는 것을 특징으로 하는 캐패시터의 제조 방법.
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