KR20220006403A - 페로브스카이트 물질을 포함하는 커패시터, 이를 포함하는 반도체 장치 및 커패시터 제조방법 - Google Patents

페로브스카이트 물질을 포함하는 커패시터, 이를 포함하는 반도체 장치 및 커패시터 제조방법 Download PDF

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문효식
박영근
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Abstract

일 실시예는, 하부 전극, 상기 하부 전극 상에 마련된 제1 유전막, 상기 제1 유전막 상에 마련되며 상기 제1 유전막의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 제2 유전막 및 상기 제2 유전막 상에 마련되는 상부 전극을 포함하는 커패시터를 제공한다. 상기 하부 전극 및 상부 전극은 페로브스카이트(perovskite) 구조를 가질 수 있다.
서로 다른 밴드갭 에너지를 가지는 제1 유전막 및 제2 유전막을 페로브스카이트 구조를 가지는 하부 전극 및 상부 전극 사이에 마련한 구조를 가짐으로써, 커패시터가 낮은 누설 전류 밀도를 가지면서도 안정적인 결정성을 보임으로써 유전율 감소 현상이 억제되는 커패시터를 제공할 수 있다.

Description

페로브스카이트 물질을 포함하는 커패시터, 이를 포함하는 반도체 장치 및 커패시터 제조방법{Capacitor comprising perovskite material, semiconductor device including the capacitor and method of manufacturing the capacitor}
본 개시의 기술적 사상은 일반적으로 페로브스카이트 물질을 포함하는 커패시터, 이를 포함하는 반도체 장치 및 커패시터 제조방법에 관한 것이다.
최근 전자기기의 고기능화, 고효율화, 소형화 및 경량화 추세가 급격하게 진행됨에 따라 전자부품의 소형화 및 고성능화가 빠른 속도로 진행되고 있으며 고신뢰성을 요구하는 전자부품의 채용도 크게 증가하고 있다.
상기 전자부품으로서 커패시터가 있다. 커패시터의 높은 정전용량을 구현하기 위해서는 커패시터용 유전막의 단위 면적당 전하를 저장 할 수 있는 양과 관련된 유전율이 충분히 커야 할 필요가 있다. 전자부품의 집적화에 추세에 따라 재료의 물성 향상뿐만 아니라 공정능력 향상을 통한 구조개선이 함께 이루어져 왔는데, 전자부품의 물리적인 구조 개선이 한계에 다다른 상황에서 기존에 사용하던 소재 이상의 물성 구현을 위한 새로운 소재 개발이 요구되는 상황이다.
커패시터용 유전막으로 사용되어 온 산화실리콘, 산화알루미늄 등을 대체하기 위하여 고유전율을 가지는 소재로서 하프늄다이옥사이드(HfO2), 지르코늄옥사이드 (ZrO2), 산화탄탈륨(Ta2O5), 이산화티타늄(TiO2) 등의 이성분계 산화물과 스트론튬 티타네이트(SrTiO3), (Ba, Sr)TiO3 등의 페로브스카이트(perovskite)계 산화물 등에 대한 연구가 진행되고 있다. 또한, 커패시터의 누설 전류를 최소화하기 위해, 높은 밴드갭 에너지(bandgap energy)를 가지는 유전막 또는 높은 일함수(work function)를 가지는 전극을 커패시터에 적용하는 방법이 알려져 있다.
유전막의 유전율과 커패시터의 누설 전류는 트레이드 오프(trade-off) 관계를 가지는데, 이를 고려하여 높은 유전율과 낮은 누설 전류를 가지는 커패시터를 구현하기 위해, 높은 유전율 및 낮은 밴드갭 에너지를 가지는 유전막과 낮은 유전율 및 높은 밴드갭 에너지를 가지는 유전막을 적층하는 커패시터 제조방법이 알려져 있다.
본 개시의 예시적인 실시예에 따라 유전율 감소 현상이 억제되고, 낮은 누설 전류 밀도를 가지는 커패시터를 제공한다.
본 개시의 다른 예시적인 실시예에 따라 상기 커패시터를 포함하는 반도체 장치를 제공한다.
본 개시의 또 다른 예시적인 실시예에 따라 상기 커패시터의 제조방법을 제공한다.
일 실시예는,
하부 전극, 상기 하부 전극 상에 마련된 제1 유전막, 상기 제1 유전막 상에 마련되며 상기 제1 유전막의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 제2 유전막 및 상기 제2 유전막 상에 마련되는 상부 전극을 포함하는 커패시터를 제공한다.
상기 하부 전극 및 상부 전극은 페로브스카이트(perovskite) 구조를 가질 수 있다.
상기 하부 전극과 상기 제1 유전막의 격자 불일치(lattice mismatch) 정도는 5% 이하일 수 있다.
상기 하부 전극과 상기 제2 유전막의 격자 불일치(lattice mismatch) 정도는 5% 이하일 수 있다.
상기 하부 전극과 상기 상부 전극은 SrRuO3, SrMoO3, SrIrO3, SrVO3, SrNbO3, SrCoO3 중 어느 하나를 포함할 수 있다.
상기 제1 유전막은 SrTiO3, BaTiO3, (Ba, Sr)TiO3 중 어느 하나를 포함할 수 있다.
상기 제2 유전막은 SrZrO3, SrHfO3 또는 이들의 혼합물 중 어느 하나를 포함할 수 있다.
상기 커패시터는 상기 제1 유전막과 상기 하부 전극 사이에 마련되며, 상기 제1 유전막의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 제3 유전막을 더 포함할 수 있다.
상기 하부 전극과 상기 제3 유전막의 격자 불일치(lattice mismatch) 정도는 5%이하일 수 있다.
상기 커패시터는 복수 개의 제1 유전막 및 복수 개의 제2 유전막을 포함할 수 있다.
상기 복수 개의 제1 유전막 및 상기 복수 개의 제2 유전막은 교호적으로 적층되어 형성될 수 있다.
상기 복수 개의 제1 유전막은 두 개의 제1 유전막을 포함하고, 상기 복수 개의 제2 유전막은 두 개의 제2 유전막을 포함할 수 있다.
상기 제1 유전막 및 상기 제2 유전막의 총 두께에 대한 상기 제1 유전막의 두께의 비율은 70% 이상이고, 상기 제2 유전막의 두께의 비율은 30% 이하일 수 있다.
상기 제1 유전막 및 상기 제2 유전막의 총 두께는 30nm 내지 200nm일 수 있다.
상기 제1 유전막의 두께는 70nm보다 크고 100nm보다 작을 수 있다.
상기 제2 유전막의 두께는 0nm보다 크고, 30nm보다 작을 수 있다.
다른 일 실시예는,
트랜지스터와 이에 연결된 커패시터를 포함하는 반도체 장치를 제공한다.
상기 반도체 장치에 포함되는 상기 커패시터는 하부 전극, 상기 하부 전극 상에 마련된 제1 유전막, 상기 제1 유전막 상에 마련되며 상기 제1 유전막의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 제2 유전막 및 상기 제2 유전막 상에 마련되는 상부 전극을 포함할 수 있다.
상기 하부 전극 및 상부 전극은 페로브스카이트(perovskite) 구조를 가질 수 있다.
상기 하부 전극과 상기 제1 유전막의 격자 불일치 정도는 5% 이하이고, 상기 하부 전극과 상기 제2 유전막의 격자 불일치 정도는 5% 이하일 수 있다.
상기 하부 전극과 상기 상부 전극은 SrRuO3, SrMoO3, SrIrO3, SrVO3, SrNbO3, SrCoO3 중 어느 하나를 포함할 수 있다.
또 다른 일 실시예는
페로브스카이트 구조를 가지는 하부 전극을 형성하는 단계, 상기 하부 전극 상에 제1 유전율 및 제1 밴드갭 에너지를 가지는 제1 유전막을 형성하는 단계, 상기 제1 유전막 상에 상기 제1 유전율보다 작은 제2 유전율 및 상기 제1 밴드갭 에너지보다 큰 제2 밴드갭 에너지를 가지는 제2 유전막을 형성하는 단계 및 상기 제2 유전막 상에 페로브스카이트 구조를 가지는 상부 전극을 형성하는 단계를 포함하는 커패시터 제조 방법을 제공한다.
상기 하부 전극, 상기 제1 유전막, 상기 제2 유전막 및 상기 상부 전극은 펄스 레이저 증착(Pulsed laser deposition; PLD), 스퍼터링(Sputtering) 및 분자선 에피택시(molecular beam epitaxy; MBE) 중 어느 하나의 공정을 통해 형성될 수 있다.
상기 제1 유전막을 형성하는 단계는,
스트론튬(Sr)과 바륨(Ba)이 1:1 비율로 섞인 타겟 물질을 이용하여 상기 제1 유전막을 형성할 수 있다.
상기 제2 유전막을 형성하는 단계는,
스트론튬(Sr), 하프늄(Hf) 및 지르코늄(Zr)이 섞인 타겟 물질을 이용하여 상기 제2 유전막을 형성할 수 있다.
본 개시의 예시적인 실시예에 따라 유전율 감소 현상이 억제되고, 낮은 누설 전류 밀도를 가짐으로써 향상된 충전용량을 가지는 커패시터를 제공할 수 있다.
도 1은 일 실시예에 따른 커패시터의 구조를 간략하게 도시한 것이다.
도 2는 도 1의 커패시터의 제2 유전막의 두께에 따른 유전율의 변화를 간략하게 보여주는 그래프이다.
도 3은 도 1의 커패시터의 제2 유전막의 두께에 따른 누설 전류 밀도의 변화를 간략하게 보여주는 그래프이다.
도 4는 다른 일 실시예에 따른 커패시터의 구조를 간략하게 도시한 것이다.
도 5는 또 다른 일 실시예에 따른 커패시터의 구조를 간략하게 도시한 것이다.
도 6은 일 실시예에 따른 반도체 장치의 구조를 간략하게 도시한 것이다.
도 7은 일 실시예에 따른 커패시터의 제조방법에 따라 하부 전극을 형성하는 방법을 간략하게 도시한 것이다.
도 8은 도 7의 기판이 포함하는 물질의 구조를 간략하게 도시한 것이다.
도 9는 일 실시예에 따른 커패시터의 제조방법에 따라 하부 전극 상에 제1 유전막, 제2 유전막 및 상부 전극을 형성하는 방법을 간략하게 도시한 것이다.
이하, 첨부한 도면을 참조하여 예시적인 실시예에 따른 페로브스카이트 물질을 포함하는 커패시터, 이를 포함하는 반도체 장치 및 커패시터 제조방법에 대해 상세히 설명한다. 이하의 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기나 두께는 설명의 명료성과 편의를 위하여 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예들은 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 한정되는 것은 아니다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 페로브스카이트 물질을 포함하는 커패시터, 이를 포함하는 반도체 장치 및 커패시터 제조방법은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
"페로브스카이트"란 단위 셀 내에서, 제1 양이온이 (0,0,0)에 위치하고, 제2 양이온이 (1/2,1/2,1/2)에 위치하고, 음이온이 (1/2,1/2,0)에 위치하는 화합물을 총칭한다. 페로브스카이트는 CaTiO3의 이상적인 대칭 구조를 갖는 것뿐만 아니라, 이보다 낮은 대칭성을 갖는 뒤틀린 구조를 갖는 것도 포함하는 것으로 이해된다.
반도체 장치의 집적도가 향상됨에 따라, 반도체 장치 중 하나인 반도체 메모리 소자에 적용되는 커패시터의 향상된 물성이 요구되고 있다. 특히, 나노 스케일의 작은 크기에서도 높은 커패시턴스를 갖는 커패시터에 대한 수요가 증가하고 있다. 커패시턴스는 커패시터에 포함된 유전막의 유전율에 비례한다. 이에 따라, 높은 유전율을 가지는 페로브스카이트 구조의 유전막에 관한 연구가 활발히 진행되고 있다.
한편, 유전막의 유전율과 커패시터의 누설 전류 밀도는 트레이드 오프(trade-off) 관계를 가진다. 이를 고려하여 높은 유전율과 낮은 누설 전류 밀도를 가지는 커패시터를 구현하기 위해, 높은 유전율 및 낮은 밴드갭 에너지를 가지는 유전막과 낮은 유전율 및 높은 밴드갭 에너지를 가지는 유전막을 적층하는 커패시터 제조방법이 알려져 있다. 그런데, 높은 유전율을 가지는 유전막과 낮은 유전율을 가지는 유전막을 적층할 경우 직렬 커패시터로 작용하여 전체 커패시터의 유전율은 저하될 수 있다. 또한, 백금(Pt) 등의 금속을 함유하는 상부 전극 및 하부 전극 사이에 페로브스카이트 구조의 유전막을 형성하여 커패시터를 제조하는 경우, 전극과 유전막 사이의 격자 불일치로 인해 커패시터의 결정성이 저하될 수 있다. 저하된 결정성은 결과적으로 커패시터의 유전율을 감소시킬 수 있다. 이하에서는 본 개시의 다양한 실시예에 따라 높은 유전율과 낮은 누설 전류 밀도를 가지면서도, 전극과 유전막 사이의 격자 불일치를 최소화시켜 저하되지 않는 결정성을 갖는 커패시터에 대해 상술한다.
도 1은 일 실시예에 따른 커패시터(1000)의 구조를 간략하게 도시한 것이다. 도 2는 도 1의 커패시터(1000)의 제2 유전막(20)의 두께에 따른 유전율의 변화를 간략하게 보여주는 그래프이다. 도 3은 도 1의 커패시터(1000)의 제2 유전막(20)의 두께에 따른 누설 전류의 변화를 간략하게 보여주는 그래프이다.
도 1을 참조하면, 커패시터(1000)는 하부 전극(100), 하부 전극(100) 상에 마련된 제1 유전막(10), 제1 유전막(10) 상에 마련되며 제1 유전막(10)의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 제2 유전막(20) 및 제2 유전막(20) 상에 마련되는 상부 전극(200)을 포함할 수 있다. 예를 들어, 커패시터(1000)는 MIM(Metal insulator metal) 커패시터를 포함할 수 있다.
하부 전극(100)은 페로브스카이트 구조를 가지는 도전성 물질을 포함할 수 있다. 예를 들어, 하부 전극(100)은 SRO, SIO, SVO, SNO, SCO, SMO 중 어느 하나를 포함할 수 있다. SRO는 SrRuO3를 포함할 수 있다. SIO는 SrIrO3를 포함할 수 있다. SVO는 SrVO3를 포함할 수 있다. SNO는 SrNbO3를 포함할 수 있다. SCO는 SrCoO3를 포함할 수 있다. SMO는 SrMoO3를 포함할 수 있다. 예를 들어, 하부 전극(100)이 SrRuO3를 포함하는 경우, 하부 전극(100)의 격자 상수는 약 3.93Å일 수 있다. 예를 들어, 하부 전극(100)의 두께는 약 300Å일 수 있다. 그러나 이에 한정되는 것은 아니며, 하부 전극(100)의 두께는 300Å이하일 수 있다.
제1 유전막(10)은 페로브스카이트 구조를 가질 수 있다. 또한, 제1 유전막(10)은 높은 유전율을 가지는 high-k 물질을 포함할 수 있다. 예를 들어, 제1 유전막(10)은 스트론튬(Sr)과 바륨(Ba) 중 적어도 어느 하나와 티타늄(Ti)을 함유하는 유전 물질을 포함할 수 있다. 예를 들어, 제1 유전막(10)은 STO, BTO, BSTO 중 어느 하나를 포함할 수 있다. STO는 SrTiO3를 포함할 수 있다. BTO는 BaTiO3를 포함할 수 있다. BSTO는 (Ba, Sr)TiO3를 포함할 수 있다. (Ba, Sr)TiO3은 유닛 셀 안에 바륨(Ba)과 스트론튬(Sr)이 일정 비율로 분포되어 형성된 구조를 포함할 수 있다. 예를 들어, (Ba, Sr)TiO3은 유닛 셀 안에 바륨(Ba)과 스트론튬(Sr)이 1:1 비율로 분포되어 형성된 구조를 포함할 수 있다. 예를 들어, 제1 유전막(10)이 유닛 셀 안에 바륨(Ba)과 스트론튬(Sr)이 1:1 비율로 분포되어 형성된 구조를 가지는 (Ba, Sr)TiO3를 포함하는 경우, 제1 유전막(10)의 격자 상수는 약 3.95Å일 수 있다. 제1 유전막(10)은 STO, BTO, BSTO 중 어느 하나를 포함함으로써, 제2 유전막(20)보다 비교적으로 높은 유전율을 가질 수 있다.
제2 유전막(20)은 페로브스카이트 구조를 가질 수 있다. 예를 들어, 제2 유전막(20)은 스트론튬(Sr)과 하프늄(Hf) 중 적어도 어느 하나를 함유하는 유전 물질을 포함할 수 있다. 예를 들어, 제2 유전막(20)은 SHO, SZO 또는 이들의 혼합물 중 어느 하나를 포함할 수 있다. SHO는 SrHfO3를 포함할 수 있다. SZO는 SrZrO3를 포함할 수 있다. 예를 들어, 제2 유전막(20)은 SHO와 SZO가 일정 비율로 분포되어 형성된 구조를 포함할 수 있다. 예를 들어, 제2 유전막(20)은 SHO와 SZO가 1:1 비율로 분포되어 형성된 구조를 포함할 수 있다. 그러나 이에 한정되는 것은 아니고, 2 유전막(20)은 SHO와 SZO가 다양한 일정 비율로 분포되어 형성된 구조를 포함할 수 있다. 예를 들어, 제2 유전막(20)이 SrHfO3를 포함하는 경우, 제2 유전막(20)의 격자 상수는 약 4.07Å일 수 있다. 제2 유전막(20)은 SHO, SZO 또는 이들의 혼합물 중 어느 하나를 포함함으로써, 제1 유전막(10)보다 비교적으로 높은 밴드갭 에너지를 가질 수 있다. 이에 따라, 제2 유전막(20)은 high-bandgap 유전막으로 지칭될 수 있다.
커패시터(1000)는 비교적 높은 유전율을 가지는 제1 유전막(10)과 비교적 높은 밴드갭 에너지를 가지는 제2 유전막(20)을 포함함으로써, 높은 유전율과 낮은 누설 전류 밀도를 동시에 확보할 수 있다.
한편, 제1 유전막(10) 및 제2 유전막(20)의 총 두께는 약 30nm 내지 200nm일 수 있다. 제1 유전막(10) 및 제2 유전막(20)의 총 두께에 대한 제1 유전막(10)의 두께의 비율은 70%이상 일 수 있다. 제1 유전막(10) 및 제2 유전막(20)의 총 두께에 대한 제2 유전막(20)의 두께의 비율은 30%이하 일 수 있다. 예를 들어, 제1 유전막(10)의 두께와 제2 유전막(20)의 두께의 총합은 약 100nm일 수 있다. 이 경우, 제1 유전막(10)의 두께는 70nm보다 크고 100nm보다 작을 수 있다. 또한, 제2 유전막(20)의 두께는 0nm보다 크고 30nm보다 작을 수 있다.
상부 전극(200)은 페로브스카이트 구조를 가지는 도전성 물질을 포함할 수 있다. 예를 들어, 상부 전극(200)은 SRO, SIO, SVO, SNO, SCO, SMO 중 어느 하나를 포함할 수 있다. SRO는 SrRuO3를 포함할 수 있다. SIO는 SrIrO3를 포함할 수 있다. SVO는 SrVO3를 포함할 수 있다. SNO는 SrNbO3를 포함할 수 있다. SCO는 SrCoO3를 포함할 수 있다. SMO는 SrMoO3를 포함할 수 있다. 예를 들어, 상부 전극(200)이 SrRuO3를 포함하는 경우, 상부 전극(200)의 격자 상수는 약 3.93Å일 수 있다. 예를 들어, 상부 전극(200)의 두께는 약 50Å일 수 있다. 그러나 이에 한정되는 것은 아니며, 상부 전극(200)의 두께는 50Å이하일 수 있다.
나아가, 하부 전극(100)과 제1 유전막(10)의 격자 불일치 정도는 5%이하 일 수 있다. 예를 들어, 하부 전극(100)의 격자 상수가 3.93Å이고 제1 유전막(10)의 격자 상수가 3.95Å인 경우, 하부 전극(100)과 제1 유전막(10)의 격자 불일치 정도는 약 0.5%일 수 있다. 또한, 하부 전극(100)과 제2 유전막(20)의 격자 불일치 정도는 5%이하 일 수 있다. 예를 들어, 하부 전극(100)의 격자 상수가 3.93Å이고 제2 유전막(20)의 격자 상수가 4.07Å인 경우, 하부 전극(100)과 제2 유전막(20)의 격자 불일치 정도는 약 3.5%일 수 있다. 이처럼 하부 전극(100)과 제1 유전막(10) 및 제2 유전막(20) 사이의 격자 불일치가 모두 5%이하로 낮게 유지됨으로써 커패시터(1000)의 결정성이 유지될 수 있다. 결과적으로 비교적 높은 유전율을 가지는 제1 유전막(10)과 비교적 높은 밴드갭 에너지를 가지는 제2 유전막(20)을 페로브스카이트 구조의 하부 전극(100) 상에 형성함으로써, 커패시터(1000)가 낮은 누설 전류 밀도를 가지면서도 안정적인 결정성을 보임으로써 유전율 감소 현상이 억제되는 커패시터(1000)를 제공할 수 있다.
도 2를 참조하면, 제2 유전막(20)의 두께(가로축)가 증가함에 따라 커패시터(1000)의 유전율(세로축)이 감소할 수 있다. 제1 유전막(10)과 제2 유전막(20) 각각의 고유한 유전율을 단순히 합산한 경우(하부 실선)의의 유전율은 페로브스카이트 구조의 하부 전극(100) 및 상부 전극(200) 사이에 제1 유전막(10)과 제2 유전막(20)을 형성함으로써 안정적인 결정성을 가지는 커패시터(1000)의 유전율(상부 실선)보다 낮을 수 있다. 예를 들어, 제2 유전막(20)의 두께가 30Å인 경우, 페로브스카이트 구조의 하부 전극(100) 및 상부 전극(200) 사이에 제1 유전막(10)과 제2 유전막(20)을 형성함으로써 안정적인 결정성을 가지는 커패시터(1000)의 유전율(상부 실선)은 제1 유전막(10)과 제2 유전막(20) 각각의 고유한 유전율을 단순히 합산한 경우(하부 실선)의의 유전율보다 약 1.5배 클 수 있다. 비교적 높은 유전율을 가지는 제1 유전막(10)과 비교적 낮은 유전율을 가지는 제2 유전막(20)을 적층할 경우 직렬 커패시터로 작용하여 전체 커패시터의 유전율은 감소될 수 있다. 그러나, 페로브스카이트 구조의 하부 전극(100)과 상부 전극(200) 사이에 제1 유전막(10)과 제2 유전막(20)을 형성함으로써 커패시터(1000)의 결정성이 개선되고, 이에 따라 제1 유전막(10)과 제2 유전막(20)의 직렬 커패시터 작용으로 인한 커패시터(1000)의 유전율 감소 현상이 억제될 수 있다. 이는 하부 전극(100)과 상부 전극(200) 및 제1 유전막(10)과 제2 유전막(20)이 서로 유사한 격자 상수를 가짐으로써, 서로 간의 격자 불일치가 최소화되고, 이에 따라 커패시터(1000)의 결정성이 개선되기 때문이다. 다만, 제2 유전막(20)의 두께가 필요 이상으로 두꺼워지면 커패시터(1000)의 유전율이 지나치게 감소할 수 있다. 예를 들어, 제1 유전막(10) 및 제2 유전막(20)의 총 두께에 대한 제2 유전막(20)의 두께의 비율이 30%보다 큰 경우에는, 커패시터(1000)의 결정성이 저하될 수 있다. 그 이유는 다음과 같다. 제1 유전막(10)과 제2 유전막(20) 사이 또는 상부 전극(200)과 제2 유전막(20) 사이에 미세하게나마 격자 불일치가 있을 수 있다. 제2 유전막(20)의 두께가 두꺼워질수록, 제1 유전막(10)과 제2 유전막(20) 사이 또는 상부 전극(200)과 제2 유전막(20) 사이의 격자 불일치 정도가 증가하게 된다. 이에 따라, 제1 유전막(10)과 제2 유전막(20) 사이 또는 상부 전극(200)과 제2 유전막(20) 사이의 증가된 격자 불일치에 의한 커패시터(1000)의 결정성 저하가 발생할 수 있다. 이처럼, 제2 유전막(20)의 두께가 지나치게 두꺼워질 경우, 커패시터(1000)의 결정성이 저하될 수 있다.
도 3을 참조하면, 제2 유전막(20)의 두께(가로축)가 증가함에 따라 커패시터(1000)의 누설 전류 밀도(세로축)가 감소할 수 있다. 예를 들어, 커패시터(1000)에 ±1V의 전압이 인가된 경우, 제2 유전막(20)의 두께가 10Å이면 누설 전류 밀도는 약 2.7E-4A/cm2이고, 제2 유전막(20)의 두께가 30Å이면 누설 전류 밀도는 약 1.28E-4A/cm2일 수 있다. 이와 같이, 제1 유전막(10)의 밴드갭 에너지보다 비교적 높은 밴드갭 에너지의 제2 유전막(20)의 두께가 두꺼워질수록 커패시터(1000)의 누설 전류 밀도가 감소할 수 있다.
도 4는 다른 일 실시예에 따른 커패시터(1100)의 구조를 간략하게 도시한 것이다. 커패시터(1100)는 제3 유전막(11)을 더 포함하는 것을 제외하고는 도 1의 커패시터(1000)와 실질적으로 동일할 수 있다. 도 4를 설명함에 있어 도 1과 중복되는 내용은 생략한다.
도 4를 참조하면, 커패시터(1100)는 하부 전극(110), 하부 전극(110) 상에 마련된 제1 유전막(21), 제1 유전막(21) 상에 마련되며 제1 유전막(21)의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 제2 유전막(31) 및 제2 유전막(31) 상에 마련되는 상부 전극(210)을 포함할 수 있다. 예를 들어, 커패시터(1100)는 MIM(Metal insulator metal) 커패시터를 포함할 수 있다. 나아가, 커패시터(1100)는 제1 유전막(21)과 하부 전극(110) 사이에 마련되며, 제1 유전막(21)의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 제3 유전막(11)을 더 포함할 수 있다.
하부 전극(110) 및 상부 전극(210)은 도 1의 하부 전극(100) 및 상부 전극(200)과 실질적으로 동일할 수 있다. 예를 들어, 하부 전극(110) 및 상부 전극(210)은 페로브스카이트 구조를 가지는 도전성 물질을 포함할 수 있다. 예를 들어, 하부 전극(110) 및 상부 전극(210)은 SRO, SIO, SVO, SNO, SCO, SMO 중 어느 하나를 포함할 수 있다.
제1 유전막(21)은 도 1의 제1 유전막(10)과 실질적으로 동일할 수 있다. 예를 들어, 제1 유전막(21)은 페로브스카이트 구조를 가질 수 있다. 예를 들어, 제1 유전막(21)은 STO, BTO, BSTO 중 어느 하나를 포함할 수 있다. 제1 유전막(21)은 STO, BTO, BSTO 중 어느 하나를 포함함으로써, 제2 유전막(31) 및 제3 유전막(11)보다 비교적으로 높은 유전율을 가질 수 있다.
제2 유전막(31)은 도 1의 제2 유전막(20)과 실질적으로 동일할 수 있다. 예를 들어, 제2 유전막(31)은 페로브스카이트 구조를 가질 수 있다. 예를 들어, 제2 유전막(31)은 SHO, SZO 또는 이들의 혼합물 중 어느 하나를 포함할 수 있다. 제2 유전막(31)은 SHO, SZO 또는 이들의 혼합물 중 어느 하나를 포함함으로써, 제1 유전막(21)보다 비교적으로 높은 밴드갭 에너지를 가질 수 있다.
제3 유전막(11)은 제2 유전막(31)과 실질적으로 동일할 수 있다. 예를 들어, 제3 유전막(11)은 페로브스카이트 구조를 가질 수 있다. 예를 들어, 제3 유전막(11)은 SHO, SZO 또는 이들의 혼합물 중 어느 하나를 포함할 수 있다. 제3 유전막(11)은 SHO, SZO 또는 이들의 혼합물 중 어느 하나를 포함함으로써, 제1 유전막(21)보다 비교적으로 높은 밴드갭 에너지를 가질 수 있다.
이처럼 커패시터(1100)는 비교적 높은 밴드갭 에너지를 가지는 제2 유전막(31) 및 제3 유전막(11) 사이에 비교적 높은 유전율을 가지는 제1 유전막(21)을 배치한 구조를 가짐으로써, 도 1의 커패시터(1000)와 비교하여 보다 낮은 누설 전류 밀도를 가질 수 있다.
한편, 제1 유전막(21), 제2 유전막(31) 및 제3 유전막(11)의 총 두께는 약 30nm 내지 200nm일 수 있다. 제1 유전막(21), 제2 유전막(31) 및 제3 유전막(11)의 총 두께에 대한 제1 유전막(21)의 두께의 비율은 70%이상 일 수 있다. 제1 유전막(21), 제2 유전막(31) 및 제3 유전막(11)의 총 두께에 대한 제2 유전막(31) 및 제3 유전막(11)의 두께의 비율은 30%이하 일 수 있다. 예를 들어, 제1 유전막(21), 제2 유전막(31) 및 제3 유전막(11)의 두께를 모두 합친 길이는 약 100nm일 수 있다. 이 경우, 제1 유전막(21)의 두께는 70nm보다 크고 100nm보다 작을 수 있다. 또한, 제2 유전막(31) 및 제3 유전막(11)의 두께의 합은 0nm보다 크고 30nm보다 작을 수 있다.
제1 유전막(21), 제2 유전막(31) 및 제3 유전막(11)의 총 두께에 대한 제2 유전막(31) 및 제3 유전막(11)의 두께의 비율이 30%보다 큰 경우에는, 커패시터(1100)의 결정성이 저하될 수 있다. 제2 유전막(31) 및 제3 유전막(11)은 비교적 높은 밴드갭 에너지를 갖는 구조이므로, 인접하는 층(제1 유전막(21), 하부 전극(110) 또는 상부 전극(200))에 대해 미세하게나마 격자 불일치를 가질 수 있다. 그러나, 제2 유전막(31) 및 제3 유전막(11)의 두께가 두꺼워질수록, 제2 유전막(31) 및 제3 유전막(11)의 인접하는 층(제1 유전막(21), 하부 전극(110) 또는 상부 전극(210))과의 격자 불일치가 더욱 커지게 되고, 이에 따라, 커패시터(1100)의 결정성이 감소될 수 있다.
커패시터(1100)는 비교적 높은 유전율을 가지는 제1 유전막(21)과 비교적 높은 밴드갭 에너지를 가지는 제2 유전막(31) 및 제3 유전막(11)을 포함함으로써, 높은 유전율과 낮은 누설 전류 밀도를 동시에 확보할 수 있다.
나아가, 하부 전극(110)과 제1 유전막(21), 제2 유전막(31) 및 제3 유전막(11) 사이의 격자 불일치가 5%이하일 수 있다. 이에 따라, 커패시터(1100)의 결정성이 유지될 수 있다. 결과적으로 비교적 높은 유전율을 가지는 제1 유전막(21)과 비교적 높은 밴드갭 에너지를 가지는 제2 유전막(31) 및 제3 유전막(11)을 페로브스카이트 구조의 하부 전극(110) 상에 형성함으로써, 커패시터(1100)가 낮은 누설 전류 밀도를 가지면서도 안정적인 결정성을 보임으로써 유전율 감소 현상이 억제되는 커패시터(1100)를 제공할 수 있다.도 5는 또 다른 일 실시예에 따른 커패시터(1200)의 구조를 간략하게 도시한 것이다. 커패시터(1200)는 복수 개의 제1 유전막(12, 32) 및 복수 개의 제2 유전막(22, 42)을 포함하는 것을 제외하고는 도 1의 커패시터(1000)와 실질적으로 동일할 수 있다. 도 5를 설명함에 있어 도 1과 중복되는 내용은 생략한다.
도 5를 참조하면, 도 1을 참조하면, 커패시터(1200)는 하부 전극(120), 하부 전극(120) 상에 마련된 복수 개의 제1 유전막(12, 32), 복수 개의 제1 유전막(12, 32) 상에 마련되며 제1 유전막(12, 32)의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 복수 개의 제2 유전막(22, 42) 및 복수 개의 제2 유전막(22, 42) 상에 마련되는 상부 전극(220)을 포함할 수 있다. 예를 들어, 커패시터(1000)는 MIM(Metal insulator metal) 커패시터를 포함할 수 있다. 나아가, 복수 개의 제1 유전막(12, 32) 및 복수 개의 제2 유전막(22, 42)은 교호적으로 적층되어 형성될 수 있다. 예를 들어, 커패시터(1200)는 두 개의 제1 유전막(12, 32)과 두 개의 제2 유전막(22, 42)을 포함할 수 있다. 예를 들어, 커패시터(1200)는 제1 유전막(12), 제2 유전막(22), 제1 유전막(32) 및 제2 유전막(42)이 순차적으로 적층되어 형성된 구조를 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 커패시터(1200)는 세 개 이상의 제1 유전막(12, 32)과 세 개 이상의 제2 유전막(22, 42)이 교호적으로 적층된 구조를 포함할 수 있다.
하부 전극(120) 및 상부 전극(220)은 도 1의 하부 전극(100) 및 상부 전극(200)과 실질적으로 동일할 수 있다. 예를 들어, 하부 전극(120) 및 상부 전극(220)은 페로브스카이트 구조를 가지는 도전성 물질을 포함할 수 있다. 예를 들어, 하부 전극(120) 및 상부 전극(220)은 SRO, SIO, SVO, SNO, SCO, SMO 중 어느 하나를 포함할 수 있다.
복수 개의 제1 유전막(12, 32)은 도 1의 제1 유전막(10)과 실질적으로 동일할 수 있다. 예를 들어, 복수 개의 제1 유전막(12, 32)은 페로브스카이트 구조를 가질 수 있다. 예를 들어, 복수 개의 제1 유전막(12, 32)은 STO, BTO, BSTO 중 어느 하나를 포함할 수 있다. 복수 개의 제1 유전막(12, 32)은 STO, BTO, BSTO 중 어느 하나를 포함함으로써, 복수 개의 제2 유전막(22, 42)보다 비교적으로 높은 유전율을 가질 수 있다.
복수 개의 제2 유전막(22, 42)은 도 1의 제2 유전막(20)과 실질적으로 동일할 수 있다. 예를 들어, 복수 개의 제2 유전막(22, 42)은 페로브스카이트 구조를 가질 수 있다. 예를 들어, 복수 개의 제2 유전막(22, 42)은 SHO, SZO 또는 이들의 혼합물 중 어느 하나를 포함할 수 있다. 복수 개의 제2 유전막(22, 42)은 SHO, SZO 또는 이들의 혼합물 중 어느 하나를 포함함으로써, 복수 개의 제1 유전막(12, 32)보다 비교적으로 높은 밴드갭 에너지를 가질 수 있다.
이처럼 커패시터(1100)는 복수 개의 제1 유전막(12, 32)과 복수 개의 제2 유전막(22, 42)이 교호적으로 적층되어 형성된 구조를 포함함으로써, 도 1의 커패시터(1000)와 비교하여 보다 낮은 누설 전류 밀도를 가질 수 있다.
한편, 복수 개의 제1 유전막(12, 32) 및 복수 개의 제2 유전막(22, 42)의 총 두께는 약 30nm 내지 200nm일 수 있다. 복수 개의 제1 유전막(12, 32) 및 복수 개의 제2 유전막(22, 42)의 총 두께에 대한 복수 개의 제1 유전막(12, 32)의 두께의 비율은 70%이상 일 수 있다. 복수 개의 제1 유전막(12, 32) 및 복수 개의 제2 유전막(22, 42)의 총 두께에 대한 복수 개의 제2 유전막(22, 42)의 두께의 비율은 30%이하 일 수 있다. 예를 들어, 복수 개의 제1 유전막(12, 32) 및 복수 개의 제2 유전막(22, 42)의 두께를 모두 합친 길이는 약 100nm일 수 있다. 이 경우, 복수 개의 제1 유전막(12, 32)의 두께의 총합은 70nm보다 크고 100nm보다 작을 수 있다. 또한, 복수 개의 제2 유전막(22, 42)의 두께의 총합은 0nm보다 크고 30nm보다 작을 수 있다.
복수 개의 제1 유전막(12, 32) 및 복수 개의 제2 유전막(22, 42)의 총 두께에 대한 복수 개의 제2 유전막(22, 42)의 두께의 비율이 30%보다 큰 경우에는, 커패시터(1200)의 결정성이 저하될 수 있다. 복수 개의 제2 유전막(22, 42)은 비교적 높은 밴드갭 에너지를 갖는 구조이므로, 인접하는 층(복수 개의 제1 유전막(12, 32) 또는 상부 전극(220))에 대해 미세하게나마 격자 불일치를 가질 수 있다. 그러나, 복수 개의 제2 유전막(22, 42)의 두께가 두꺼워질수록, 복수 개의 제2 유전막(22, 42)의 인접하는 층(복수 개의 제1 유전막(12, 32) 또는 상부 전극(220))과의 격자 불일치가 더욱 커지게 되고, 이에 따라, 커패시터(1200)의 결정성이 감소될 수 있다.
커패시터(1200)는 비교적 높은 유전율을 가지는 복수 개의 제1 유전막(12, 32)과 비교적 높은 밴드갭 에너지를 가지는 복수 개의 제2 유전막(22, 42)을 포함함으로써, 높은 유전율과 낮은 누설 전류 밀도를 동시에 확보할 수 있다.
나아가, 하부 전극(120)과 복수 개의 제1 유전막(12, 32) 및 복수 개의 제2 유전막(22, 42) 사이의 격자 불일치가 5%이하일 수 있다. 이에 따라, 커패시터(1200)의 결정성이 유지될 수 있다. 결과적으로 비교적 높은 유전율을 가지는 복수 개의 제1 유전막(12, 32)과 비교적 높은 밴드갭 에너지를 가지는 복수 개의 제2 유전막(22, 42)을 페로브스카이트 구조의 하부 전극(120) 상에 형성함으로써, 커패시터(1200)가 낮은 누설 전류 밀도를 가지면서도 안정적인 결정성을 보임으로써 유전율 감소 현상이 억제되는 커패시터(1200)를 제공할 수 있다.
도 6은 일 실시예에 따른 반도체 장치(2000)의 구조를 간략하게 도시한 것이다.
도 6을 참조하면, 반도체 장치(2000)는 트랜지스터와 이에 연결된 커패시터(1300)를 포함할 수 있다. 예를 들어, 반도체 장치(2000)는 기판(50), 게이트 구조체(60), 층간 절연막(70), 콘택(71) 및 커패시터(1300)를 포함할 수 있다.
기판(50) 상부에 제1 소스/드레인 영역(51) 및 제2 소스/드레인 영역(52)이 마련될 수 있다. 제1 및 제2 소스/드레인 영역들(51, 52)은 기판(50)의 상면에 평행한 제2 방향(DR2) 및 제3 방향(DR3)을 따라 서로 이격될 수 있다. 예를 들어, 제1 및 제2 소스/드레인 영역들(51, 52)은 채널 영역(Channel region)을 사이에 두고 서로 이격될 수 있다. 제1 및 제2 소스/드레인 영역들(51, 52)은 기판(50)에 불순물이 주입되어 형성될 수 있다.
게이트 구조체(60)는 기판(50) 상에 마련될 수 있다. 게이트 구조체(60) 제1 및 제2 소스/드레인 영역들(51, 52) 사이에 마련될 수 있다. 게이트 구조체(60)는 게이트 전극(61) 및 게이트 절연막(62)을 포함할 수 있다. 게이트 전극(61)은 도전성 물질을 포함할 수 있다. 예를 들어, 게이트 전극(61)은 금속 또는 폴리실리콘을 포함할 수 있다. 그러나 이에 한정되는 것은 아니고, 게이트 전극(61)은 금속 또는 폴리실리콘 이외의 도전성 물질을 포함할 수 있다.
게이트 절연막(62)은 게이트 전극(61)과 기판(50) 사이에 배치될 수 있다. 게이트 절연막(62)은 기판(50)을 게이트 전극(61)으로부터 단선시킬 수 있다. 게이트 절연막(62)은 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(62)은 실리콘 산화물(예를 들어, SiO2) 또는 알루미늄 산화물(예를 들어, Al2O3)을 포함할 수 있다.
층간 절연막(70)은 기판(50) 상에 마련되어, 게이트 구조체(60)를 덮을 수 있다. 층간 절연막(70)은 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연막(70)은 실리콘 산화물(예를 들어, SiO2) 또는 알루미늄 산화물(예를 들어, Al2O3)을 포함할 수 있다.
층간 절연막(70) 상에 커패시터(1300)가 마련될 수 있다. 커패시터(1300)는 도 1의 커패시터(1000)와 실질적으로 동일할 수 있다. 예를 들어, 커패시터(1300)는 하부 전극(130), 하부 전극(130) 상에 마련된 제1 유전막(13), 제1 유전막(13) 상에 마련되며 제1 유전막(13)의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 제2 유전막(23) 및 제2 유전막(23) 상에 마련된 상부 전극(230)을 포함할 수 있다. 이 경우, 하부 전극(130) 및 상부 전극(230)은 페로브스카이트 구조를 가질 수 있다. 그러나 이에 한정되는 것은 아니며, 커패시터(1300)는 도 4의 커패시터(1100) 또는 도 5의 커패시터(1200)와 실질적으로 동일할 수도 있다.
콘택(71)은 하부 전극(130)과 제1 소스/드레인 영역(51) 사이에 마련될 수 있다. 콘택(71)은 층간 절연막(70)을 관통할 수 있다. 콘택(71)은 하부 전극(130)과 제1 소스/드레인 영역(51)을 서로 전기적으로 연결시킬 수 있다. 콘택(71)은 도전성 물질(예를 들어, 금속)을 포함할 수 있다.
도 7은 일 실시예에 따른 커패시터의 제조방법에 따라 하부 전극(140)을 형성하는 방법을 간략하게 도시한 것이다. 도 8은 도 7의 기판(sub)이 포함하는 물질의 구조를 간략하게 도시한 것이다. 도 9는 일 실시예에 따른 커패시터의 제조방법에 따라 하부 전극 상에 제1 유전막, 제2 유전막 및 상부 전극을 형성하는 방법을 간략하게 도시한 것이다.
도 7을 참조하면, 일 실시예에 따른 커패시터의 제조방법은 페로브스카이트 구조를 가지는 하부 전극(140)을 형성하는 단계를 포함할 수 있다. 예를 들어, 기판(sub) 상에 하부 전극(140)을 형성할 수 있다. 예를 들어, 펄스 레이저 증착(Pulsed laser deposition; PLD) 공정을 통해 기판(sub) 상에 하부 전극(140)을 형성할 수 있다. 그러나 이에 한정되는 것은 아니고, 스퍼터링(Sputtering) 및 분자선 에피택시(Molecular beam epitaxy; MBE) 중 어느 하나의 공정을 통해 기판(sub) 상에 하부 전극(140)을 형성할 수도 있다.
하부 전극(140)은 페로브스카이트 구조를 가지는 물질을 포함할 수 있다. 기판(sub)은 하부 전극(140)에 대한 5% 이하의 격자 불일치(lattice misfit)를 가질 수 있다. 이에 따라, 하부 전극(140)이 기판(sub) 상에 에피택셜 성장하여 형성될 수 있다. 예를 들어, 기판(sub)의 격자 상수는 3.85Å 내지 3.95Å 범위에 속할 수 있다. 예를 들어, 기판(40)은 'SrTiO3' 및 'Nb이 도핑된 SrTiO3' 중 어느 하나를 포함할 수 있다. SrTiO3의 구조는 도 8에 도시된 바와 같은 구조를 가질 수 있으며, 이러한 구조를 가지는 기판(sub)은 페로브스카이트 구조를 가지는 하부 전극(140)에 대해 5% 이하의 격자 불일치를 가질 수 있다.
도 9를 참조하면, 일 실시예에 따른 커패시터의 제조방법은 하부 전극(140) 상에 제1 유전율 및 제1 밴드갭 에너지를 가지는 제1 유전막(14)을 형성하는 단계, 제1 유전막(14) 상에 상기 제1 유전율보다 작은 제2 유전율 및 상기 제1 밴드갭 에너지보다 큰 제2 밴드갭 에너지를 가지는 제2 유전막(24)을 형성하는 단계 및 제2 유전막(24) 상에 페로브스카이트 구조를 가지는 상부 전극(240)을 형성하는 단계를 포함할 수 있다.
예를 들어, 기판(sub) 상에 하부 전극(140)을 형성한 후에, 하부 전극(140) 상에 제1 유전막(14), 제2 유전막(24) 및 상부 전극(240)을 순차적으로 형성할 수 있다. 예를 들어, 레이저 증착(Pulsed laser deposition; PLD) 공정을 통해 하부 전극(140) 상에 제1 유전막(14), 제2 유전막(24) 및 상부 전극(240)을 순차적으로 형성할 수 있다. 그러나 이에 한정되는 것은 아니고, 스퍼터링(Sputtering) 및 분자선 에피택시(Molecular beam epitaxy; MBE) 중 어느 하나의 공정을 통해 하부 전극(140) 상에 제1 유전막(14), 제2 유전막(24) 및 상부 전극(240)을 순차적으로 형성할 수 있다.
제1 유전막(14)을 형성하는 단계에서는, 스트론튬(Sr)과 바륨(Ba)이 1:1 비율로 섞인 타겟 물질을 이용하여 제1 유전막(14)을 형성할 수 있다. 나아가, 상기 타겟 물질은 티타늄(Ti)을 포함할 수도 있다. 이에 따라, 제1 유전막(14)은 스트론튬(Sr)과 바륨(Ba)이 1:1 비율로 섞인 BSTO를 포함할 수 있다.
제2 유전막(24)을 형성하는 단계에서는, 스트론튬(Sr), 하프늄(Hf) 및 지르코늄(Zr)이 섞인 타겟 물질을 이용하여 제2 유전막(24)을 형성할 수 있다. 그러나 이에 한정되는 것은 아니며, 스트론튬(Sr)과 지르코늄(Zr)이 섞인 타겟 물질 또는 스트론튬(Sr)과 하프늄(Hf)이 섞인 타겟 물질을 이용하여 제2 유전막(24)을 형성할 수 있다. 이에 따라, 제2 유전막(24)은 SHO, SZO 또는 은 SHO와 SZO가 일정 비율로 분포되어 형성된 구조를 포함할 수 있다.
상기한 다양한 실시예들은 예시적인 것에 불과한 것으로, 당해 기술분야의 통상을 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 것을 이해할 수 있다. 따라서, 예시적인 다양한 실시예에 따른 진정한 기술적 보호범위는 하기의 특허청구범위에 기재된 발명의 기술적 사상에 의해 정해져야만 할 것이다.
10, 12, 13, 14, 21, 32: 제1 유전막
20, 22, 23, 24, 31, 42: 제2 유전막
11: 제3 유전막
100, 110, 120, 130, 140: 하부 전극
200, 210, 220, 230, 240: 상부 전극
1000, 1100, 1200, 1300: 커패시터
2000: 반도체 장치

Claims (21)

  1. 하부 전극;
    상기 하부 전극 상에 마련된 제1 유전막;
    상기 제1 유전막 상에 마련되며 상기 제1 유전막의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 제2 유전막; 및
    상기 제2 유전막 상에 마련되는 상부 전극; 을 포함하며,
    상기 하부 전극 및 상부 전극은 페로브스카이트(perovskite) 구조를 가지는, 커패시터.
  2. 제1 항에 있어서,
    상기 하부 전극과 상기 제1 유전막의 격자 불일치(lattice mismatch) 정도는 5% 이하인, 커패시터.
  3. 제1 항에 있어서,
    상기 하부 전극과 상기 제2 유전막의 격자 불일치(lattice mismatch) 정도는 5% 이하인, 커패시터.
  4. 제1 항에 있어서,
    상기 하부 전극과 상기 상부 전극은 SrRuO3, SrMoO3, SrIrO3, SrVO3, SrNbO3, SrCoO3 중 어느 하나를 포함하는, 커패시터.
  5. 제1 항에 있어서,
    상기 제1 유전막은 SrTiO3, BaTiO3, (Ba, Sr)TiO3 중 어느 하나를 포함하는, 커패시터.
  6. 제1 항에 있어서,
    상기 제2 유전막은 SrZrO3, SrHfO3 또는 이들의 혼합물 중 어느 하나를 포함하는, 커패시터.
  7. 제1 항에 있어서,
    상기 제1 유전막과 상기 하부 전극 사이에 마련되며, 상기 제1 유전막의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 제3 유전막; 을 더 포함하는, 커패시터.
  8. 제7 항에 있어서,
    상기 하부 전극과 상기 제3 유전막의 격자 불일치(lattice mismatch) 정도는 5%이하인, 커패시터.
  9. 제1 항에 있어서,
    상기 제1 유전막 및 상기 제2 유전막은 복수 개로 구성되며,
    상기 복수 개의 제1 유전막 및 상기 복수 개의 제2 유전막은 교호적으로 적층되어 형성되는, 커패시터.
  10. 제9 항에 있어서,
    상기 복수 개의 제1 유전막은 두 개의 제1 유전막을 포함하고, 상기 복수 개의 제2 유전막은 두 개의 제2 유전막을 포함하는, 커패시터.
  11. 제1 항에 있어서,
    상기 제1 유전막 및 상기 제2 유전막의 총 두께에 대한 상기 제1 유전막의 두께의 비율은 70% 이상이고, 상기 제2 유전막의 두께의 비율은 30% 이하인, 커패시터.
  12. 제1 항에 있어서,
    상기 제1 유전막 및 상기 제2 유전막의 총 두께는 30nm 내지 200nm인, 커패시터.
  13. 제1 항에 있어서,
    상기 제1 유전막의 두께는 70nm보다 크고 100nm보다 작은, 커패시터.
  14. 제1 항에 있어서,
    상기 제2 유전막의 두께는 0nm보다 크고, 30nm보다 작은, 커패시터.
  15. 트랜지스터와 이에 연결된 커패시터를 포함하는 반도체 장치에 있어서,
    상기 커패시터는,
    하부 전극;
    상기 하부 전극 상에 마련된 제1 유전막;
    상기 제1 유전막 상에 마련되며 상기 제1 유전막의 밴드갭 에너지보다 큰 밴드갭 에너지를 가지는 제2 유전막; 및
    상기 제2 유전막 상에 마련되는 상부 전극; 을 포함하며,
    상기 하부 전극 및 상부 전극은 페로브스카이트(perovskite) 구조를 가지는, 반도체 장치.
  16. 제15 항에 있어서,
    상기 하부 전극과 상기 제1 유전막의 격자 불일치 정도는 5% 이하이고, 상기 하부 전극과 상기 제2 유전막의 격자 불일치 정도는 5% 이하인, 반도체 장치.
  17. 제15 항에 있어서,
    상기 하부 전극과 상기 상부 전극은 SrRuO3, SrMoO3, SrIrO3, SrVO3, SrNbO3, SrCoO3 중 어느 하나를 포함하는, 반도체 장치.
  18. 페로브스카이트 구조를 가지는 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 제1 유전율 및 제1 밴드갭 에너지를 가지는 제1 유전막을 형성하는 단계;
    상기 제1 유전막 상에 상기 제1 유전율보다 작은 제2 유전율 및 상기 제1 밴드갭 에너지보다 큰 제2 밴드갭 에너지를 가지는 제2 유전막을 형성하는 단계; 및
    상기 제2 유전막 상에 페로브스카이트 구조를 가지는 상부 전극을 형성하는 단계; 를 포함하는 커패시터 제조 방법.
  19. 제18 항에 있어서,
    상기 하부 전극, 상기 제1 유전막, 상기 제2 유전막 및 상기 상부 전극은 펄스 레이저 증착(Pulsed laser deposition; PLD), 스퍼터링(Sputtering) 및 분자선 에피택시(molecular beam epitaxy; MBE) 중 어느 하나의 공정을 통해 형성되는, 커패시터 제조방법.
  20. 제18 항에 있어서,
    상기 제1 유전막을 형성하는 단계는,
    스트론튬(Sr)과 바륨(Ba)이 1:1 비율로 섞인 타겟 물질을 이용하여 상기 제1 유전막을 형성하는, 커패시터 제조방법.
  21. 제18 항에 있어서,
    상기 제2 유전막을 형성하는 단계는,
    스트론튬(Sr), 하프늄(Hf) 및 지르코늄(Zr)이 섞인 타겟 물질을 이용하여 상기 제2 유전막을 형성하는, 커패시터 제조방법.
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