JP3782401B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特にキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、キャパシタの誘電体膜に強誘電体膜を用いた強誘電体メモリ（FeRAM：Ferroelectric Random Access Memory）の開発が進められている。
【０００３】
強誘電体メモリに用いられる代表的な強誘電体膜としては、Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）或いは、ＳｒＢｉ2Ｔａ2Ｏ9 膜（ＳＢＴ膜）があげられる。ＰＺＴはペロブスカイト化合物であり、ＳＢＴは疑似ペロブスカイト構造を持つＢｉ層状化合物である。
【０００４】
強誘電体膜としてＰＺＴ膜を用いた場合、疲労特性の改善等の観点から、電極にはＳｒＲｕＯ3 膜（ＳＲＯ膜）等の導電性ペロブスカイト型金属酸化物膜が用いられる。例えば、特許文献１及び特許文献２には、ＳＲＯ膜とＰｔ膜との積層膜を電極に用いた強誘電体キャパシタが記載されている。
【０００５】
しかしながら、Ｐｔ膜上に形成されたＳＲＯ膜上に、良好な結晶性及び配向性を有するＰＺＴ膜を形成することは容易ではない。そのため、優れたインプリント特性や保持特性等を有する、信頼性の高いキャパシタを形成することが困難であった。このような問題は、ＳＲＯ膜とＰｔ膜との組み合わせに限らず、導電性ペロブスカイト型金属酸化物膜と貴金属膜（或いは貴金属酸化物膜）との組み合わせにおいて一般的に生じ得るものである。
【０００６】
【特許文献１】
特開２０００−２０８７２５号公報
【０００７】
【特許文献２】
特開２０００−２６０９５４号公報
【０００８】
【発明が解決しようとする課題】
このように、導電性ペロブスカイト型金属酸化物膜と貴金属膜（或いは貴金属酸化物膜）との積層構造をキャパシタの電極に用いた場合、良好な結晶性を有する導電性ペロブスカイト型金属酸化物膜を形成することが困難であった。そのため、結晶性に優れたＰＺＴ膜等の誘電体膜を形成することが困難であり、キャパシタの特性や信頼性が著しく劣化するという問題があった。
【０００９】
本発明は、上記従来の課題に対してなされたものであり、キャパシタの特性や信頼性を向上させることが可能な半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜とを含むキャパシタと、を備え、前記下部電極は、貴金属膜及び貴金属酸化物膜の中から選択された導電膜と、前記誘電体膜と前記導電膜との間に設けられたＳＲＯ膜からなるペロブスカイト型金属酸化物膜と、前記導電膜と前記金属酸化物膜との間に設けられたＴｉ膜からなる金属膜と、を備え、前記金属酸化物膜の厚さは５ｎｍ以下であることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１３】
（実施形態１）
図１（ａ）〜図１（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示した断面図である。
【００１４】
まず、図１（ａ）に示すように、ｐ型シリコン基板（半導体基板）１００上に、ＳＴＩ（Sallow Trench Isolation）構造の素子分離領域１０１を形成する。続いて、ＭＩＳトランジスタを以下のようにして形成する。
【００１５】
まず、ゲート絶縁膜１０２として、熱酸化により厚さ６ｎｍ程度のシリコン酸化膜を形成する。続いて、ゲート絶縁膜１０２上に、砒素をドープしたｎ+ 型多結晶シリコン膜１０３を形成する。さらに、多結晶シリコン膜１０３上にＷＳｉx 膜１０４及びシリコン窒化膜１０５を形成する。その後、多結晶シリコン膜１０３、ＷＳｉx 膜１０４及びシリコン窒化膜１０５を、通常の光リソグラフィー法及びＲＩＥ法により加工して、ゲート電極を形成する。続いて、全面にシリコン窒化膜１０６を堆積する。さらに、ＲＩＥを行い、ゲート電極の側壁上にシリコン窒化膜１０６からなる側壁スペーサを形成する。なお、詳細な説明は省くが、本工程において、イオン注入及び熱処理により、ソース／ドレイン領域１０７が形成される。
【００１６】
次に、図１（ｂ）に示すように、ＣＶＤ（化学的気相成長）法により全面にシリコン酸化膜１０８を堆積し、さらにＣＭＰ法により平坦化処理を行う。続いて、一方のソース／ドレイン領域１０７に達するコンタクトホールをシリコン酸化膜１０８に形成する。その後、スパッタリング法或いはＣＶＤ法によりチタン膜を堆積する。続いて、フォーミングガス中で熱処理を行うことによりチタン膜を窒化して、ＴｉＮ膜１１０を形成する。さらに、ＣＶＤ法によりタングステン膜１１１を堆積する。続いて、ＣＭＰ法によりコンタクトホール外のＴｉＮ膜１１０及びタングステン膜１１１を除去し、コンタクトホール内にＴｉＮ膜１１０及びタングステン膜１１１を残す。これにより、一方のソース／ドレイン領域１０７に接続されたプラグが形成される。その後、全面にＣＶＤ法によりシリコン窒化膜１１２を堆積する。さらに、もう一方のソース／ドレイン領域１０７に達するコンタクトホールを形成する。続いて、上述した方法と同様の方法により、ＴｉＮ膜１１４及びタングステン膜１１５をコンタクトホール内に形成する。これにより、他方のソース／ドレイン領域１０７に接続されたプラグが形成される。
【００１７】
次に、図１（ｃ）に示すように、厚さ１０ｎｍのチタン膜１１６、貴金属膜として厚さ１００ｎｍのプラチナ膜１１７、金属膜として厚さ２ｎｍのチタン膜１１８、及び導電性ペロブスカイト型金属酸化物膜として厚さ２．５ｎｍのＳｒＲｕＯ3 膜（ＳＲＯ膜）１１９を、スパッタリング法によって順次堆積する。続いて、酸素雰囲気中でのＲＴＡ（Rapid Thermal Annealing）により、ＳＲＯ膜１１９の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１１９を堆積することにより、結晶性に優れたＳＲＯ膜１１９を容易に形成することが可能である。その後、キャパシタの誘電体膜としてＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）１２０をスパッタリング法により形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２０の結晶化を行う。続いて、ＳＲＯ膜１２１をスパッタリング法により堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２１の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１２１を堆積することにより、結晶性に優れたＳＲＯ膜１２１を容易に形成することが可能である。続いて、プラチナ膜１２２をスパッタリング法によって堆積する。
【００１８】
次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２２、ＳＲＯ膜１２１及びＰＺＴ膜１２０をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、ＳＲＯ膜１１９、チタン膜１１８、プラチナ膜１１７及びチタン膜１１６をパターニングする。
【００１９】
このようにして、チタン膜１１６、プラチナ膜１１７、チタン膜１１８及びＳＲＯ膜１１９の積層構造を有する下部電極と、強誘電体膜（ＰＺＴ膜１２０）と、ＳＲＯ膜１２１及びプラチナ膜１２２の積層構造を有する上部電極とを備えた強誘電体キャパシタが形成される。
【００２０】
その後、全面にＣＶＤ法によりシリコン酸化膜１２３を堆積する。続いて、エッチング時にＰＺＴ膜１２０に生じたダメージを回復するために、酸素雰囲気下で６５０℃程度の熱処理を行う。さらに、上部電極とプラグ（タングステン膜１１５）とを接続する配線１２４を形成する。その後の工程は図示しないが、ドライブ線及びビット線の形成、メタル配線の形成等を行い、オフセット構造を有する強誘電体メモリが完成する。
【００２１】
以下、本実施形態に係る強誘電体キャパシタの特性向上効果について、図５〜図７を参照して説明する。
【００２２】
本実施形態の比較例として、シリコン基板上に、ＳｉＯ2 膜、チタン膜（厚さ１０ｎｍ）、プラチナ膜（厚さ１００ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）及びＰＺＴ膜（厚さ１３０ｎｍ）を順次形成した試料を作製した。ＳＲＯ膜及びＰＺＴ膜に関しては、アモルファス膜をスパッタリングによって形成した後、酸素雰囲気中でのアニールにより結晶化を行った。また、本実施形態に対応する試料として、シリコン基板上に、ＳｉＯ2 膜、チタン膜（厚さ１０ｎｍ）、プラチナ膜（厚さ１００ｎｍ）、チタン膜（厚さ１．５ｎｍ）、ＳＲＯ膜（厚さ２．５ｎｍ）及びＰＺＴ膜（厚さ１３０ｎｍ）を順次形成した試料を作製した。ＳＲＯ膜に関しては、基板温度５５０℃で、In-situ結晶化プロセスのスパッタリングにより形成した。ＰＺＴ膜に関しては、アモルファス膜をスパッタリングによって形成した後、酸素雰囲気中でのアニールにより結晶化を行った。
【００２３】
図５は、このようにして得られた試料のＸＲＤパターンを示したものである。比較例（試料Ａ）のＰＺＴ膜は、ランダム配向であり、良好な結晶性は得られていない。これに対して、本実施形態（試料Ｂ）のＰＺＴ膜では、（１１１）配向のピークが観察され、極めて良好な結晶性が得られた。
【００２４】
また、本実施形態の比較例として、シリコン基板上に、ＳｉＯ2 膜、チタン膜（厚さ１０ｎｍ）、プラチナ膜（厚さ１００ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）、ＰＺＴ膜（厚さ１３０ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）及びプラチナ膜（厚さ５０ｎｍ）を順次形成した試料（ＰＺＴキャパシタ）を作製した。また、本実施形態に対応する試料として、シリコン基板上に、ＳｉＯ2 膜、チタン膜（厚さ１０ｎｍ）、プラチナ膜（厚さ１００ｎｍ）、チタン膜（厚さ１．５ｎｍ）、ＳＲＯ膜（厚さ２．５ｎｍ）、ＰＺＴ膜（厚さ１３０ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）及びプラチナ膜（厚さ５０ｎｍ）を順次形成した試料（ＰＺＴキャパシタ）を作製した。ＳＲＯ膜に関しては、In-situ結晶化プロセスのスパッタリングにより形成した。ＰＺＴ膜に関しては、アモルファス膜をスパッタリングによって形成した後、酸素雰囲気中でのアニールにより結晶化を行った。
【００２５】
図６は、このようにして得られた試料のヒステリシス特性を示したものである。比較例（図６（ａ））の試料に比べて、本実施形態（図６（ｂ））の試料では、スイッチング電荷量及び角型比（squareness）ともに大幅に改善されている。なお、角型比は、ヒステリシスカーブにおける反転電荷量（Ｑ０）と非反転電荷量（Ｑ１）との比（Ｑ０／Ｑ１）に対応したものである。
【００２６】
図７は、上記本実施形態の試料（ＰＺＴキャパシタ）の信頼性評価（スタティックスインプリント試験）の結果を示したものである。図７（ａ）は、試験前の試料のヒステリシス特性を示したものであり、スイッチング電荷量Ｑｓｗは４４．２μＣ／ｃｍ2 、角型比Ｑ０／Ｑ１は４．１７であった。図７（ｂ）は負書き込み後に、試料を１５０℃で１００時間保持した後のヒステリシス特性を示したものであり、スイッチング電荷量Ｑｓｗは３５．９μＣ／ｃｍ2 、角型比Ｑ０／Ｑ１は３．５５であった。図７（ｃ）は正書き込み後に、試料を１５０℃で１００時間保持した後のヒステリシス特性を示したものであり、スイッチング電荷量Ｑｓｗは３９．４μＣ／ｃｍ2 、角型比Ｑ０／Ｑ１は３．４９であった。図７（ａ）、図７（ｂ）及び図７（ｃ）の結果からわかるように、スイッチング電荷量Ｑｓｗ及び角型比Ｑ０／Ｑ１ともに僅かに低下しているだけである。したがって、良好なインプリント特性を有するＰＺＴキャパシタを実現可能である。
【００２７】
以上のように、ＳＲＯ膜とプラチナ膜との間にチタン膜を設けることで、キャパシタの特性を向上させることができる。以下、この特性向上効果について、さらに説明する。
【００２８】
導電性ペロブスカイト型金属酸化物の生成自由エネルギーの第１原理計算の結果から、導電性ペロブスカイト型金属酸化物（一般式ＡＢＯ3 で表される）の熱力学的な安定性は、Ｂサイト元素の酸化物（ＢＯx ）の熱力学的な安定性に比例することがわかっている。また、Ａサイト元素は、アルカリ土類元素や希土類元素などであり、極めて安定な酸化物を形成する。したがって、導電性ペロブスカイト型金属酸化物の安定性は、Ｂサイト元素の酸化物の安定性によって決まると考えてよい。
【００２９】
図１４は、種々の金属元素について、２５℃における単純酸化物の１酸素分子当たりの生成エンタルピーを示したものである。図１４に示した数値の絶対値が大きいほど、酸化物の安定性が高い。すなわち、図１４に示した数値の絶対値が大きいほど、金属元素が酸化物を生成するときのギブスの自由エネルギーの減少量が大きい。
【００３０】
図１４からわかるように、ＳＲＯのＢサイト元素であるＲｕでは-72.8(kcal/mol)であり、Ｔｉでは-225.8(kcal/mol)である。すなわち、Ｔｉ酸化物の方がＲｕ酸化物よりも安定性が高い。上述したように、導電性ペロブスカイト型金属酸化物の熱力学的な安定性は、Ｂサイト元素の酸化物の熱力学的な安定性に比例することがわかっている。したがって、ＳＲＯに含まれるＲｕの少なくとも一部をＴｉに置換することにより、ＳＲＯの安定性が高くなる。
【００３１】
Ｔｉが存在しない場合には、ＳＲＯの安定性が低いため、ＲｕＯ2 等を多く含んだ結晶性の低いＳＲＯ膜上にＰＺＴ膜が形成され、良好な結晶性を有するＰＺＴ膜が得られない。本実施形態では、ＳＲＯ膜とプラチナ膜との間にチタン膜を設けているため、熱処理等によってＳＲＯ膜に含まれるＲｕの一部がＴｉに置換される。そのため、Ｔｉを含有することでＳＲＯ膜の安定性が向上し、良好な結晶性を有するＳＲＯ膜上にＰＺＴ膜を形成することができる。その結果、ＰＺＴ膜の結晶性が向上し、インプリント特性や保持特性等のキャパシタの特性が向上すると考えられる。
【００３２】
次に、良好なキャパシタ特性を得るための、ＳＲＯ膜の膜厚及びチタン膜の膜厚について説明する。
【００３３】
図８は、ＳＲＯ膜の厚さを変化させたときの、角型比Ｑ０／Ｑ１及びＰＺＴ（１１１）強度を示した図である。図９は、ＳＲＯ膜の厚さを変化させたときの、インプリント後のスイッチング電荷量（Ｑｓｗafter imprint）とインプリント前のスイッチング電荷量（Ｑｓｗinitial）との比（Ｑｓｗafter imprint／Ｑｓｗinitial）を示した図である。図８及び図９いずれも、チタン膜の厚さは３ｎｍである。
【００３４】
図８からわかるように、ＳＲＯ膜が５ｎｍ程度より厚くなると、角型比Ｑ０／Ｑ１が大きく低下する。また、図９からわかるように、ＳＲＯ膜が５ｎｍ程度より厚くなると、Ｑｓｗafter imprint／Ｑｓｗinitial が大きく低下する。したがって、ＳＲＯ膜の厚さは、５ｎｍ以下であることが望ましい。また、図８からわかるように、ＳＲＯ膜が３ｎｍ程度より厚くなると、ＰＺＴ（１１１）強度が低下する。したがって、ＳＲＯ膜の厚さは、３ｎｍ以下であることがより望ましい。また、ＳＲＯ膜を設けない場合には、当然のことながら特性は劣化する。したがって、ＳＲＯ膜の厚さの下限は、ＳＲＯ膜の１分子層の厚さであることが望ましい。具体的には、ＳＲＯ膜の厚さは、０．４ｎｍ以上であることが望ましい。なお、上述した厚さは、ＳＲＯ膜以外の導電性ペロブスカイト型金属酸化物膜についても同様にあてはまる。
【００３５】
図１０は、チタン膜の厚さを変化させたときの、角型比Ｑ０／Ｑ１及びＰＺＴ（１１１）強度を示した図である。図１１は、チタン膜の厚さを変化させたときの、インプリント後のスイッチング電荷量（Ｑｓｗafter imprint）とインプリント前のスイッチング電荷量（Ｑｓｗinitial）との比（Ｑｓｗafter imprint／Ｑｓｗinitial）を示した図である。図１０及び図１１いずれも、ＳＲＯ膜の厚さは２．５ｎｍである。
【００３６】
図１０からわかるように、チタン膜が３ｎｍ程度より厚くなると、ＰＺＴ（１１１）強度が大きく低下する。また、図１１からわかるように、チタン膜が３ｎｍ程度以上になると、Ｑｓｗafter imprint／Ｑｓｗinitial が大きく低下する。したがって、チタン膜の厚さは、３ｎｍ以下であることが望ましい。また、図１０からわかるように、チタン膜の厚さが２ｎｍ程度より厚くなると、角型比Ｑ０／Ｑ１が低下する。したがって、チタン膜の厚さは、２ｎｍ以下であることがより望ましい。また、チタン膜を設けない場合には、当然のことながら特性は劣化する。したがって、チタン膜の厚さの下限は、チタン膜の１分子層の厚さであることが望ましい。具体的には、チタン膜の厚さは、０．０６ｎｍ以上であることが望ましい。なお、上述した厚さは、後述するチタン以外の金属元素で形成された金属膜についても同様にあてはまる。
【００３７】
図１２は、ＳＲＯ膜の厚さを変化させたときの、ＳＲＯ膜表面の平均粗さを示した図である。ここでは、粗さをｒｍｓ（root-mean-square）で表している。チタン膜の厚さは３ｎｍである。図１２からわかるように、ＳＲＯ膜が５ｎｍよりも厚くなると、ＳＲＯ膜表面の平均粗さが増大するが、ＳＲＯ膜の厚さが５ｎｍ以下の場合には、ＳＲＯ膜表面の平均粗さは０．５ｎｍ以下の一定値となる。
【００３８】
図１３は、チタン膜の厚さを変化させたときの、ＳＲＯ膜表面の平均粗さを示した図である。ＳＲＯ膜の厚さは２．５ｎｍである。図１３からわかるように、チタン膜が３ｎｍよりも厚くなると、ＳＲＯ膜表面の平均粗さが増大するが、チタン膜の厚さが３ｎｍ以下の場合には、ＳＲＯ膜表面の平均粗さは０．５ｎｍ以下の一定値となる。
【００３９】
以上の結果から、ＳＲＯ膜表面の平均粗さは０．５ｎｍ以下であることが望ましい。
【００４０】
以上のように、本実施形態では、ＳＲＯ膜とプラチナ膜との間にチタン膜を設け、且つＳＲＯ膜の厚さを５ｎｍ以下とすることにより、ＳＲＯ膜の安定性及び結晶性が向上する。その結果、ＳＲＯ膜上に優れた結晶性を有するＰＺＴ膜を形成することができ、特性や信頼性に優れたキャパシタを形成することができる。また、チタン膜の厚さを３ｎｍ以下とすることにより、キャパシタの特性や信頼性をより確実に向上させることができる。
【００４１】
（実施形態２）
図２（ａ）〜図２（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示した断面図である。
【００４２】
図２（ａ）及び図２（ｂ）の工程は、第１の実施形態の図１（ａ）及び図１（ｂ）の工程と実質的に同様であり、それらの説明は省略する。
【００４３】
図２（ｂ）の工程の後、図２（ｃ）に示すように、厚さ１０ｎｍのチタン膜１１６、及び貴金属膜として厚さ１００ｎｍのプラチナ膜１１７を、スパッタリング法によって順次堆積する。続いて、導電性ペロブスカイト型金属酸化物膜として、厚さ３ｎｍのチタンがドープされたＳＲＯ膜（Ｓｒ（Ｒｕ,Ｔｉ）Ｏ3 膜）１１９ａを、スパッタリング法によって堆積する。続いて、酸素雰囲気中でのＲＴＡにより、チタンがドープされたＳＲＯ膜１１９ａの結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１１９ａを堆積することにより、結晶性に優れたＳＲＯ膜１１９ａを容易に形成することが可能である。その後、キャパシタの誘電体膜としてＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）１２０をスパッタリング法により形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２０の結晶化を行う。続いて、ＳＲＯ膜１２１をスパッタリング法により堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２１の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１２１を堆積することにより、結晶性に優れたＳＲＯ膜１２１を容易に形成することが可能である。続いて、プラチナ膜１２２をスパッタリング法によって堆積する。
【００４４】
次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２２、ＳＲＯ膜１２１及びＰＺＴ膜１２０をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、チタンがドープされたＳＲＯ膜１１９ａ、プラチナ膜１１７及びチタン膜１１６をパターニングする。
【００４５】
このようにして、チタン膜１１６、プラチナ膜１１７及びチタンがドープされたＳＲＯ膜１１９ａの積層構造を有する下部電極と、強誘電体膜（ＰＺＴ膜１２０）と、ＳＲＯ膜１２１及びプラチナ膜１２２の積層構造を有する上部電極とを備えた強誘電体キャパシタが形成される。
【００４６】
その後、全面にＣＶＤ法によりシリコン酸化膜１２３を堆積する。続いて、エッチング時にＰＺＴ膜１２０に生じたダメージを回復するために、酸素雰囲気下で６５０℃程度の熱処理を行う。さらに、上部電極とプラグ（タングステン膜１１５）とを接続する配線１２４を形成する。その後の工程は図示しないが、ドライブ線及びビット線の形成、メタル配線の形成等を行い、オフセット構造を有する強誘電体メモリが完成する。
【００４７】
このように、本実施形態では、チタンがドープされたＳＲＯ膜とプラチナ膜との積層構造を用いており、ＳＲＯ膜の厚さを変化させたときの各種特性は、図８及び図９と同様の傾向を示すと考えられる。したがって、本実施形態においても、ＳＲＯ膜の膜厚は第１の実施形態と同様、５ｎｍ以下とすることが望ましく、３ｎｍ以下とすることがより望ましい。また、ＳＲＯ膜の厚さは、０．４ｎｍ以上であることが望ましい。これらの厚さは、ＳＲＯ膜以外の導電性ペロブスカイト型金属酸化物膜についても同様にあてはまる。
【００４８】
したがって、本実施形態においても、第１の実施形態で説明したのと同様の理由により、ＳＲＯ膜の安定性及び結晶性が向上し、特性や信頼性に優れたキャパシタを形成することができる。
【００４９】
（実施形態３）
図３（ａ）〜図３（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示した断面図である。
【００５０】
図３（ａ）及び図３（ｂ）の工程は、第１の実施形態の図１（ａ）及び図１（ｂ）の工程と実質的に同様であり、それらの説明は省略する。
【００５１】
図３（ｂ）の工程の後、図３（ｃ）に示すように、厚さ１０ｎｍのチタン膜１１６、貴金属膜として厚さ１００ｎｍのイリジウム膜１１７ａ、貴金属膜として厚さ５０ｎｍのプラチナ膜１１７ｂ、金属膜として厚さ２ｎｍのチタン膜１１８、及び導電性ペロブスカイト型金属酸化物膜として厚さ３ｎｍのＳｒＲｕＯ3 膜（ＳＲＯ膜）１１９を、スパッタリング法によって順次堆積する。続いて、酸素雰囲気中でのＲＴＡ（Rapid Thermal Annealing）により、ＳＲＯ膜１１９の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１１９を堆積することにより、結晶性に優れたＳＲＯ膜１１９を容易に形成することが可能である。その後、キャパシタの誘電体膜としてＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）１２０をスパッタリング法により形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２０の結晶化を行う。続いて、ＳＲＯ膜１２１をスパッタリング法により堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２１の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１２１を堆積することにより、結晶性に優れたＳＲＯ膜１２１を容易に形成することが可能である。続いて、プラチナ膜１２２をスパッタリング法によって堆積する。
【００５２】
次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２２、ＳＲＯ膜１２１及びＰＺＴ膜１２０をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、ＳＲＯ膜１１９、チタン膜１１８、プラチナ膜１１７ｂ、イリジウム膜１１７ａ及びチタン膜１１６をパターニングする。
【００５３】
このようにして、チタン膜１１６、イリジウム膜１１７ａ、プラチナ膜１１７ｂ、チタン膜１１８及びＳＲＯ膜１１９の積層構造を有する下部電極と、強誘電体膜（ＰＺＴ膜１２０）と、ＳＲＯ膜１２１及びプラチナ膜１２２の積層構造を有する上部電極とを備えた強誘電体キャパシタが形成される。
【００５４】
その後、全面にＣＶＤ法によりシリコン酸化膜１２３を堆積する。続いて、エッチング時にＰＺＴ膜１２０に生じたダメージを回復するために、酸素雰囲気下で６５０℃程度の熱処理を行う。この熱処理の際に、酸素がＰＺＴ膜１２０の下方にも達するが、イリジウム膜１１７ａの酸素バリア作用により、タングステンプラグ１１５の酸化が防止される。その後の工程は図示しないが、タングステン膜１１１に接続されるコンタクトの形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、ＣＯＰ（Capacitor On Plug）構造を有する強誘電体メモリが完成する。
【００５５】
このように、本実施形態では、ＳＲＯ膜、チタン膜、プラチナ膜及びイリジウム膜の積層構造を用いており、ＳＲＯ膜の厚さを変化させたときの各種特性は、図８及び図９と同様の傾向を示すと考えられる。したがって、本実施形態においても、ＳＲＯ膜の膜厚は第１の実施形態と同様、５ｎｍ以下とすることが望ましく、３ｎｍ以下とすることがより望ましい。また、ＳＲＯ膜の厚さは、０．４ｎｍ以上であることが望ましい。これらの厚さは、ＳＲＯ膜以外の導電性ペロブスカイト型金属酸化物膜についても同様にあてはまる。また、チタン膜の厚さを変化させたときの各種特性も、図１０及び図１１と同様の傾向を示すと考えられる。したがって、本実施形態においても、チタン膜の膜厚は第１の実施形態と同様、３ｎｍ以下とすることが望ましく、２ｎｍ以下とすることがより望ましい。また、チタン膜の厚さは、０．０６ｎｍ以上であることが望ましい。なお、これらの厚さは、後述するチタン以外の金属元素で形成された金属膜についても同様にあてはまる。
【００５６】
したがって、本実施形態においても、第１の実施形態で説明したのと同様の理由により、ＳＲＯ膜の安定性及び結晶性が向上し、特性や信頼性に優れたキャパシタを形成することができる。
【００５７】
（実施形態４）
図４（ａ）〜図４（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示した断面図である。
【００５８】
図４（ａ）及び図４（ｂ）の工程は、第１の実施形態の図１（ａ）及び図１（ｂ）の工程と実質的に同様であり、それらの説明は省略する。
【００５９】
図４（ｂ）の工程の後、図４（ｃ）に示すように、厚さ１０ｎｍのチタン膜１１６、貴金属膜として厚さ１００ｎｍのイリジウム膜１１７ａ、貴金属膜として厚さ５０ｎｍのプラチナ膜１１７ｂを、スパッタリング法によって堆積する。続いて、導電性ペロブスカイト型金属酸化物膜として、厚さ３ｎｍのチタンがドープされたＳＲＯ膜（Ｓｒ（Ｒｕ,Ｔｉ）Ｏ3 膜）１１９ａを、スパッタリング法によって順次堆積する。続いて、酸素雰囲気中でのＲＴＡにより、チタンがドープされたＳＲＯ膜１１９ａの結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１１９ａを堆積することにより、結晶性に優れたＳＲＯ膜１１９ａを容易に形成することが可能である。その後、キャパシタの誘電体膜としてＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）１２０をスパッタリング法により形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２０の結晶化を行う。続いて、ＳＲＯ膜１２１をスパッタリング法により堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２１の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１２１を堆積することにより、結晶性に優れたＳＲＯ膜１２１を容易に形成することが可能である。続いて、プラチナ膜１２２をスパッタリング法によって堆積する。
【００６０】
次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２２、ＳＲＯ膜１２１及びＰＺＴ膜１２０をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、チタンがドープされたＳＲＯ膜１１９ａ、プラチナ膜１１７ｂ、イリジウム膜１１７ａ及びチタン膜１１６をパターニングする。
【００６１】
このようにして、チタン膜１１６、イリジウム膜１１７ａ、プラチナ膜１１７ｂ、チタンがドープされたＳＲＯ膜１１９ａの積層構造を有する下部電極と、強誘電体膜（ＰＺＴ膜１２０）と、ＳＲＯ膜１２１及びプラチナ膜１２２の積層構造を有する上部電極とを備えた強誘電体キャパシタが形成される。
【００６２】
その後、全面にＣＶＤ法によりシリコン酸化膜１２３を堆積する。続いて、エッチング時にＰＺＴ膜１２０に生じたダメージを回復するために、酸素雰囲気下で６５０℃程度の熱処理を行う。この熱処理の際に、酸素がＰＺＴ膜１２０の下方にも達するが、イリジウム膜１１７ａの酸素バリア作用により、タングステンプラグ１１５の酸化が防止される。その後の工程は図示しないが、タングステン膜１１１に接続されるコンタクトの形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、ＣＯＰ構造を有する強誘電体メモリが完成する。
【００６３】
このように、本実施形態では、チタンがドープされたＳＲＯ膜、プラチナ膜及びイリジウム膜の積層構造を用いており、ＳＲＯ膜の厚さを変化させたときの各種特性は、図８及び図９と同様の傾向を示すと考えられる。したがって、本実施形態においても、ＳＲＯ膜の膜厚は第１の実施形態と同様、５ｎｍ以下とすることが望ましく、３ｎｍ以下とすることがより望ましい。また、ＳＲＯ膜の厚さは、０．４ｎｍ以上であることが望ましい。これらの厚さは、ＳＲＯ膜以外の導電性ペロブスカイト型金属酸化物膜についても同様にあてはまる。
【００６４】
したがって、本実施形態においても、第１の実施形態で説明したのと同様の理由により、ＳＲＯ膜の安定性及び結晶性が向上し、特性や信頼性に優れたキャパシタを形成することができる。
【００６５】
なお、上述した第１乃至第４の実施形態は、以下のような種々の変更が可能である。
【００６６】
上記第１乃至第４の実施形態では、導電性ペロブスカイト型金属酸化物膜としてＳＲＯ膜を用いたが、（Ｌａ，Ｓｒ）ＣｏＯ3 膜、ＢａＲｕＯ3 膜或いはＬａＮｉＯ3 膜を用いてもよい。一般的には、Ｂサイト元素としてＲｕ、Ｃｏ及びＮｉの少なくとも一つを含んだ導電性ペロブスカイト型金属酸化物膜を用いることが可能である。
【００６７】
また、上記第１及び第２の実施形態では貴金属膜（導電膜）としてプラチナ膜（Ｐｔ膜）を、上記第３及び第４の実施形態では貴金属膜（導電膜）としてプラチナ膜及びイリジウム膜（Ｉｒ膜）を用いたが、貴金属膜としてはルテニウム膜（Ｒｕ膜）もあげられる。また、貴金属膜の代わりに、イリジウム酸化物膜（ＩｒＯ2 膜）或いはルテニウム酸化物膜（ＲｕＯ2 膜）といった貴金属膜酸化物膜を用いてもよい。
【００６８】
また、上記第１及び第３の実施形態では金属膜としてチタン膜（Ｔｉ膜）を用い、上記第２及び第４の実施形態ではチタン（Ｔｉ）がドープされたＳＲＯ膜を用いたが、第２の金属元素としてＴｉ以外の金属元素を用いてもよい。ＳｒＲｕＯ3 膜等の導電性ペロブスカイト型金属酸化物膜のＢサイト元素を第１の金属元素とすると、第２の金属元素が酸化物を生成するときのギブスの自由エネルギーの減少量の方が、第１の金属元素が酸化物を生成するときのギブスの自由エネルギーの減少量より大きければよい。具体的には、第２の金属元素として、Ｔｉの他、Ｖ、Ｗ、Ｚｒ、Ｃｒ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ或いはＮｂを適用可能である。
【００６９】
また、上記第１乃至第４の実施形態では、誘電体膜（強誘電体膜）としてＰＺＴ膜（Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜）を用いたが、ＳＢＴ膜（ＳｒＢｉ2Ｔａ2Ｏ9 膜）を用いてもよい。一般的には、ペロブスカイト化合物膜或いはＢｉ層状化合物膜を用いることが可能である。また、誘電体膜として高誘電体膜を用いてもよい。
【００７０】
また、上記第１乃至第４の実施形態では、プラグとしてタングステンプラグを用いたが、ポリシリコンプラグを用いてもよい。
【００７１】
また、上記第１及び第３の実施形態では、貴金属膜、金属酸化物膜及び金属膜をスパッタリング法で形成したが、これらをＣＶＤ法又はゾル−ゲル法によって形成してもよい。また、上記第２及び第４の実施形態では、貴金属膜及び金属酸化物膜をスパッタリング法で形成したが、これらを、ＣＶＤ法又はゾル−ゲル法によって形成してもよい。
【００７２】
また、金属酸化物膜をスパッタリング法で形成する場合には、基板温度を４００℃以上とすることが望ましい。この場合、不活性ガス及び酸素ガスの混合ガス雰囲気において、スパッタリングを行うようにしてもよい。また、酸素ガス濃度が４０％以下の混合ガス雰囲気において、スパッタリングを行うようにしてもよい。
【００７３】
さらに、上記第１乃至第４の実施形態で述べた手法は、ＦｅＲＡＭの他、ＤＲＡＭにも適用可能である。
【００７４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００７５】
【発明の効果】
本発明によれば、下部電極の一部に用いる導電性ペロブスカイト型金属酸化物膜の安定性及び結晶性を向上させることができ、キャパシタの特性や信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体装置の製造工程を示した断面図である。
【図２】 本発明の第２の実施形態に係る半導体装置の製造工程を示した断面図である。
【図３】 本発明の第３の実施形態に係る半導体装置の製造工程を示した断面図である。
【図４】 本発明の第４の実施形態に係る半導体装置の製造工程を示した断面図である。
【図５】 本発明の実施形態及び比較例に係り、ＸＲＤパターンの強度を示した図である。
【図６】 本発明の実施形態及び比較例に係り、ヒステリシス特性を示した図である。
【図７】 本発明の実施形態に係り、ヒステリシス特性の変化を示した図である。
【図８】 本発明の実施形態に係り、ＳＲＯ膜の厚さを変化させたときの特性を示した図である。
【図９】 本発明の実施形態に係り、ＳＲＯ膜の厚さを変化させたときの特性を示した図である。
【図１０】 本発明の実施形態に係り、チタン膜の厚さを変化させたときの特性を示した図である。
【図１１】 本発明の実施形態に係り、チタン膜の厚さを変化させたときの特性を示した図である。
【図１２】 本発明の実施形態に係り、ＳＲＯ膜の厚さを変化させたときの、ＳＲＯ膜表面の平均粗さを示した図である。
【図１３】 本発明の実施形態に係り、チタン膜の厚さを変化させたときの、ＳＲＯ膜表面の平均粗さを示した図である。
【図１４】 酸化物の生成エンタルピーを示した図である。
【符号の説明】
１００…シリコン基板、 １０１…素子分離領域、
１０２…ゲート絶縁膜、 １０３…多結晶シリコン膜、
１０４…ＷＳｉx 膜、 １０５、１０６、１１２…シリコン窒化膜、
１０７…ソース／ドレイン領域、 １０８、１２３…シリコン酸化膜、
１１０、１１４…ＴｉＮ膜、 １１１、１１５…タングステン膜、
１１６、１１８…チタン膜、 １１７、１１７ｂ、１２２…プラチナ膜、
１１７ａ…イリジウム膜、 １１９、１２１…ＳＲＯ膜、
１１９ａ…チタンがドープされたＳＲＯ膜、 １２０…ＰＺＴ膜
１２４…配線
【発明の属する技術分野】
本発明は、半導体装置、特にキャパシタを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、キャパシタの誘電体膜に強誘電体膜を用いた強誘電体メモリ（FeRAM：Ferroelectric Random Access Memory）の開発が進められている。
【０００３】
強誘電体メモリに用いられる代表的な強誘電体膜としては、Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）或いは、ＳｒＢｉ2Ｔａ2Ｏ9 膜（ＳＢＴ膜）があげられる。ＰＺＴはペロブスカイト化合物であり、ＳＢＴは疑似ペロブスカイト構造を持つＢｉ層状化合物である。
【０００４】
強誘電体膜としてＰＺＴ膜を用いた場合、疲労特性の改善等の観点から、電極にはＳｒＲｕＯ3 膜（ＳＲＯ膜）等の導電性ペロブスカイト型金属酸化物膜が用いられる。例えば、特許文献１及び特許文献２には、ＳＲＯ膜とＰｔ膜との積層膜を電極に用いた強誘電体キャパシタが記載されている。
【０００５】
しかしながら、Ｐｔ膜上に形成されたＳＲＯ膜上に、良好な結晶性及び配向性を有するＰＺＴ膜を形成することは容易ではない。そのため、優れたインプリント特性や保持特性等を有する、信頼性の高いキャパシタを形成することが困難であった。このような問題は、ＳＲＯ膜とＰｔ膜との組み合わせに限らず、導電性ペロブスカイト型金属酸化物膜と貴金属膜（或いは貴金属酸化物膜）との組み合わせにおいて一般的に生じ得るものである。
【０００６】
【特許文献１】
特開２０００−２０８７２５号公報
【０００７】
【特許文献２】
特開２０００−２６０９５４号公報
【０００８】
【発明が解決しようとする課題】
このように、導電性ペロブスカイト型金属酸化物膜と貴金属膜（或いは貴金属酸化物膜）との積層構造をキャパシタの電極に用いた場合、良好な結晶性を有する導電性ペロブスカイト型金属酸化物膜を形成することが困難であった。そのため、結晶性に優れたＰＺＴ膜等の誘電体膜を形成することが困難であり、キャパシタの特性や信頼性が著しく劣化するという問題があった。
【０００９】
本発明は、上記従来の課題に対してなされたものであり、キャパシタの特性や信頼性を向上させることが可能な半導体装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜とを含むキャパシタと、を備え、前記下部電極は、貴金属膜及び貴金属酸化物膜の中から選択された導電膜と、前記誘電体膜と前記導電膜との間に設けられたＳＲＯ膜からなるペロブスカイト型金属酸化物膜と、前記導電膜と前記金属酸化物膜との間に設けられたＴｉ膜からなる金属膜と、を備え、前記金属酸化物膜の厚さは５ｎｍ以下であることを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１３】
（実施形態１）
図１（ａ）〜図１（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示した断面図である。
【００１４】
まず、図１（ａ）に示すように、ｐ型シリコン基板（半導体基板）１００上に、ＳＴＩ（Sallow Trench Isolation）構造の素子分離領域１０１を形成する。続いて、ＭＩＳトランジスタを以下のようにして形成する。
【００１５】
まず、ゲート絶縁膜１０２として、熱酸化により厚さ６ｎｍ程度のシリコン酸化膜を形成する。続いて、ゲート絶縁膜１０２上に、砒素をドープしたｎ+ 型多結晶シリコン膜１０３を形成する。さらに、多結晶シリコン膜１０３上にＷＳｉx 膜１０４及びシリコン窒化膜１０５を形成する。その後、多結晶シリコン膜１０３、ＷＳｉx 膜１０４及びシリコン窒化膜１０５を、通常の光リソグラフィー法及びＲＩＥ法により加工して、ゲート電極を形成する。続いて、全面にシリコン窒化膜１０６を堆積する。さらに、ＲＩＥを行い、ゲート電極の側壁上にシリコン窒化膜１０６からなる側壁スペーサを形成する。なお、詳細な説明は省くが、本工程において、イオン注入及び熱処理により、ソース／ドレイン領域１０７が形成される。
【００１６】
次に、図１（ｂ）に示すように、ＣＶＤ（化学的気相成長）法により全面にシリコン酸化膜１０８を堆積し、さらにＣＭＰ法により平坦化処理を行う。続いて、一方のソース／ドレイン領域１０７に達するコンタクトホールをシリコン酸化膜１０８に形成する。その後、スパッタリング法或いはＣＶＤ法によりチタン膜を堆積する。続いて、フォーミングガス中で熱処理を行うことによりチタン膜を窒化して、ＴｉＮ膜１１０を形成する。さらに、ＣＶＤ法によりタングステン膜１１１を堆積する。続いて、ＣＭＰ法によりコンタクトホール外のＴｉＮ膜１１０及びタングステン膜１１１を除去し、コンタクトホール内にＴｉＮ膜１１０及びタングステン膜１１１を残す。これにより、一方のソース／ドレイン領域１０７に接続されたプラグが形成される。その後、全面にＣＶＤ法によりシリコン窒化膜１１２を堆積する。さらに、もう一方のソース／ドレイン領域１０７に達するコンタクトホールを形成する。続いて、上述した方法と同様の方法により、ＴｉＮ膜１１４及びタングステン膜１１５をコンタクトホール内に形成する。これにより、他方のソース／ドレイン領域１０７に接続されたプラグが形成される。
【００１７】
次に、図１（ｃ）に示すように、厚さ１０ｎｍのチタン膜１１６、貴金属膜として厚さ１００ｎｍのプラチナ膜１１７、金属膜として厚さ２ｎｍのチタン膜１１８、及び導電性ペロブスカイト型金属酸化物膜として厚さ２．５ｎｍのＳｒＲｕＯ3 膜（ＳＲＯ膜）１１９を、スパッタリング法によって順次堆積する。続いて、酸素雰囲気中でのＲＴＡ（Rapid Thermal Annealing）により、ＳＲＯ膜１１９の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１１９を堆積することにより、結晶性に優れたＳＲＯ膜１１９を容易に形成することが可能である。その後、キャパシタの誘電体膜としてＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）１２０をスパッタリング法により形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２０の結晶化を行う。続いて、ＳＲＯ膜１２１をスパッタリング法により堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２１の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１２１を堆積することにより、結晶性に優れたＳＲＯ膜１２１を容易に形成することが可能である。続いて、プラチナ膜１２２をスパッタリング法によって堆積する。
【００１８】
次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２２、ＳＲＯ膜１２１及びＰＺＴ膜１２０をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、ＳＲＯ膜１１９、チタン膜１１８、プラチナ膜１１７及びチタン膜１１６をパターニングする。
【００１９】
このようにして、チタン膜１１６、プラチナ膜１１７、チタン膜１１８及びＳＲＯ膜１１９の積層構造を有する下部電極と、強誘電体膜（ＰＺＴ膜１２０）と、ＳＲＯ膜１２１及びプラチナ膜１２２の積層構造を有する上部電極とを備えた強誘電体キャパシタが形成される。
【００２０】
その後、全面にＣＶＤ法によりシリコン酸化膜１２３を堆積する。続いて、エッチング時にＰＺＴ膜１２０に生じたダメージを回復するために、酸素雰囲気下で６５０℃程度の熱処理を行う。さらに、上部電極とプラグ（タングステン膜１１５）とを接続する配線１２４を形成する。その後の工程は図示しないが、ドライブ線及びビット線の形成、メタル配線の形成等を行い、オフセット構造を有する強誘電体メモリが完成する。
【００２１】
以下、本実施形態に係る強誘電体キャパシタの特性向上効果について、図５〜図７を参照して説明する。
【００２２】
本実施形態の比較例として、シリコン基板上に、ＳｉＯ2 膜、チタン膜（厚さ１０ｎｍ）、プラチナ膜（厚さ１００ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）及びＰＺＴ膜（厚さ１３０ｎｍ）を順次形成した試料を作製した。ＳＲＯ膜及びＰＺＴ膜に関しては、アモルファス膜をスパッタリングによって形成した後、酸素雰囲気中でのアニールにより結晶化を行った。また、本実施形態に対応する試料として、シリコン基板上に、ＳｉＯ2 膜、チタン膜（厚さ１０ｎｍ）、プラチナ膜（厚さ１００ｎｍ）、チタン膜（厚さ１．５ｎｍ）、ＳＲＯ膜（厚さ２．５ｎｍ）及びＰＺＴ膜（厚さ１３０ｎｍ）を順次形成した試料を作製した。ＳＲＯ膜に関しては、基板温度５５０℃で、In-situ結晶化プロセスのスパッタリングにより形成した。ＰＺＴ膜に関しては、アモルファス膜をスパッタリングによって形成した後、酸素雰囲気中でのアニールにより結晶化を行った。
【００２３】
図５は、このようにして得られた試料のＸＲＤパターンを示したものである。比較例（試料Ａ）のＰＺＴ膜は、ランダム配向であり、良好な結晶性は得られていない。これに対して、本実施形態（試料Ｂ）のＰＺＴ膜では、（１１１）配向のピークが観察され、極めて良好な結晶性が得られた。
【００２４】
また、本実施形態の比較例として、シリコン基板上に、ＳｉＯ2 膜、チタン膜（厚さ１０ｎｍ）、プラチナ膜（厚さ１００ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）、ＰＺＴ膜（厚さ１３０ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）及びプラチナ膜（厚さ５０ｎｍ）を順次形成した試料（ＰＺＴキャパシタ）を作製した。また、本実施形態に対応する試料として、シリコン基板上に、ＳｉＯ2 膜、チタン膜（厚さ１０ｎｍ）、プラチナ膜（厚さ１００ｎｍ）、チタン膜（厚さ１．５ｎｍ）、ＳＲＯ膜（厚さ２．５ｎｍ）、ＰＺＴ膜（厚さ１３０ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）及びプラチナ膜（厚さ５０ｎｍ）を順次形成した試料（ＰＺＴキャパシタ）を作製した。ＳＲＯ膜に関しては、In-situ結晶化プロセスのスパッタリングにより形成した。ＰＺＴ膜に関しては、アモルファス膜をスパッタリングによって形成した後、酸素雰囲気中でのアニールにより結晶化を行った。
【００２５】
図６は、このようにして得られた試料のヒステリシス特性を示したものである。比較例（図６（ａ））の試料に比べて、本実施形態（図６（ｂ））の試料では、スイッチング電荷量及び角型比（squareness）ともに大幅に改善されている。なお、角型比は、ヒステリシスカーブにおける反転電荷量（Ｑ０）と非反転電荷量（Ｑ１）との比（Ｑ０／Ｑ１）に対応したものである。
【００２６】
図７は、上記本実施形態の試料（ＰＺＴキャパシタ）の信頼性評価（スタティックスインプリント試験）の結果を示したものである。図７（ａ）は、試験前の試料のヒステリシス特性を示したものであり、スイッチング電荷量Ｑｓｗは４４．２μＣ／ｃｍ2 、角型比Ｑ０／Ｑ１は４．１７であった。図７（ｂ）は負書き込み後に、試料を１５０℃で１００時間保持した後のヒステリシス特性を示したものであり、スイッチング電荷量Ｑｓｗは３５．９μＣ／ｃｍ2 、角型比Ｑ０／Ｑ１は３．５５であった。図７（ｃ）は正書き込み後に、試料を１５０℃で１００時間保持した後のヒステリシス特性を示したものであり、スイッチング電荷量Ｑｓｗは３９．４μＣ／ｃｍ2 、角型比Ｑ０／Ｑ１は３．４９であった。図７（ａ）、図７（ｂ）及び図７（ｃ）の結果からわかるように、スイッチング電荷量Ｑｓｗ及び角型比Ｑ０／Ｑ１ともに僅かに低下しているだけである。したがって、良好なインプリント特性を有するＰＺＴキャパシタを実現可能である。
【００２７】
以上のように、ＳＲＯ膜とプラチナ膜との間にチタン膜を設けることで、キャパシタの特性を向上させることができる。以下、この特性向上効果について、さらに説明する。
【００２８】
導電性ペロブスカイト型金属酸化物の生成自由エネルギーの第１原理計算の結果から、導電性ペロブスカイト型金属酸化物（一般式ＡＢＯ3 で表される）の熱力学的な安定性は、Ｂサイト元素の酸化物（ＢＯx ）の熱力学的な安定性に比例することがわかっている。また、Ａサイト元素は、アルカリ土類元素や希土類元素などであり、極めて安定な酸化物を形成する。したがって、導電性ペロブスカイト型金属酸化物の安定性は、Ｂサイト元素の酸化物の安定性によって決まると考えてよい。
【００２９】
図１４は、種々の金属元素について、２５℃における単純酸化物の１酸素分子当たりの生成エンタルピーを示したものである。図１４に示した数値の絶対値が大きいほど、酸化物の安定性が高い。すなわち、図１４に示した数値の絶対値が大きいほど、金属元素が酸化物を生成するときのギブスの自由エネルギーの減少量が大きい。
【００３０】
図１４からわかるように、ＳＲＯのＢサイト元素であるＲｕでは-72.8(kcal/mol)であり、Ｔｉでは-225.8(kcal/mol)である。すなわち、Ｔｉ酸化物の方がＲｕ酸化物よりも安定性が高い。上述したように、導電性ペロブスカイト型金属酸化物の熱力学的な安定性は、Ｂサイト元素の酸化物の熱力学的な安定性に比例することがわかっている。したがって、ＳＲＯに含まれるＲｕの少なくとも一部をＴｉに置換することにより、ＳＲＯの安定性が高くなる。
【００３１】
Ｔｉが存在しない場合には、ＳＲＯの安定性が低いため、ＲｕＯ2 等を多く含んだ結晶性の低いＳＲＯ膜上にＰＺＴ膜が形成され、良好な結晶性を有するＰＺＴ膜が得られない。本実施形態では、ＳＲＯ膜とプラチナ膜との間にチタン膜を設けているため、熱処理等によってＳＲＯ膜に含まれるＲｕの一部がＴｉに置換される。そのため、Ｔｉを含有することでＳＲＯ膜の安定性が向上し、良好な結晶性を有するＳＲＯ膜上にＰＺＴ膜を形成することができる。その結果、ＰＺＴ膜の結晶性が向上し、インプリント特性や保持特性等のキャパシタの特性が向上すると考えられる。
【００３２】
次に、良好なキャパシタ特性を得るための、ＳＲＯ膜の膜厚及びチタン膜の膜厚について説明する。
【００３３】
図８は、ＳＲＯ膜の厚さを変化させたときの、角型比Ｑ０／Ｑ１及びＰＺＴ（１１１）強度を示した図である。図９は、ＳＲＯ膜の厚さを変化させたときの、インプリント後のスイッチング電荷量（Ｑｓｗafter imprint）とインプリント前のスイッチング電荷量（Ｑｓｗinitial）との比（Ｑｓｗafter imprint／Ｑｓｗinitial）を示した図である。図８及び図９いずれも、チタン膜の厚さは３ｎｍである。
【００３４】
図８からわかるように、ＳＲＯ膜が５ｎｍ程度より厚くなると、角型比Ｑ０／Ｑ１が大きく低下する。また、図９からわかるように、ＳＲＯ膜が５ｎｍ程度より厚くなると、Ｑｓｗafter imprint／Ｑｓｗinitial が大きく低下する。したがって、ＳＲＯ膜の厚さは、５ｎｍ以下であることが望ましい。また、図８からわかるように、ＳＲＯ膜が３ｎｍ程度より厚くなると、ＰＺＴ（１１１）強度が低下する。したがって、ＳＲＯ膜の厚さは、３ｎｍ以下であることがより望ましい。また、ＳＲＯ膜を設けない場合には、当然のことながら特性は劣化する。したがって、ＳＲＯ膜の厚さの下限は、ＳＲＯ膜の１分子層の厚さであることが望ましい。具体的には、ＳＲＯ膜の厚さは、０．４ｎｍ以上であることが望ましい。なお、上述した厚さは、ＳＲＯ膜以外の導電性ペロブスカイト型金属酸化物膜についても同様にあてはまる。
【００３５】
図１０は、チタン膜の厚さを変化させたときの、角型比Ｑ０／Ｑ１及びＰＺＴ（１１１）強度を示した図である。図１１は、チタン膜の厚さを変化させたときの、インプリント後のスイッチング電荷量（Ｑｓｗafter imprint）とインプリント前のスイッチング電荷量（Ｑｓｗinitial）との比（Ｑｓｗafter imprint／Ｑｓｗinitial）を示した図である。図１０及び図１１いずれも、ＳＲＯ膜の厚さは２．５ｎｍである。
【００３６】
図１０からわかるように、チタン膜が３ｎｍ程度より厚くなると、ＰＺＴ（１１１）強度が大きく低下する。また、図１１からわかるように、チタン膜が３ｎｍ程度以上になると、Ｑｓｗafter imprint／Ｑｓｗinitial が大きく低下する。したがって、チタン膜の厚さは、３ｎｍ以下であることが望ましい。また、図１０からわかるように、チタン膜の厚さが２ｎｍ程度より厚くなると、角型比Ｑ０／Ｑ１が低下する。したがって、チタン膜の厚さは、２ｎｍ以下であることがより望ましい。また、チタン膜を設けない場合には、当然のことながら特性は劣化する。したがって、チタン膜の厚さの下限は、チタン膜の１分子層の厚さであることが望ましい。具体的には、チタン膜の厚さは、０．０６ｎｍ以上であることが望ましい。なお、上述した厚さは、後述するチタン以外の金属元素で形成された金属膜についても同様にあてはまる。
【００３７】
図１２は、ＳＲＯ膜の厚さを変化させたときの、ＳＲＯ膜表面の平均粗さを示した図である。ここでは、粗さをｒｍｓ（root-mean-square）で表している。チタン膜の厚さは３ｎｍである。図１２からわかるように、ＳＲＯ膜が５ｎｍよりも厚くなると、ＳＲＯ膜表面の平均粗さが増大するが、ＳＲＯ膜の厚さが５ｎｍ以下の場合には、ＳＲＯ膜表面の平均粗さは０．５ｎｍ以下の一定値となる。
【００３８】
図１３は、チタン膜の厚さを変化させたときの、ＳＲＯ膜表面の平均粗さを示した図である。ＳＲＯ膜の厚さは２．５ｎｍである。図１３からわかるように、チタン膜が３ｎｍよりも厚くなると、ＳＲＯ膜表面の平均粗さが増大するが、チタン膜の厚さが３ｎｍ以下の場合には、ＳＲＯ膜表面の平均粗さは０．５ｎｍ以下の一定値となる。
【００３９】
以上の結果から、ＳＲＯ膜表面の平均粗さは０．５ｎｍ以下であることが望ましい。
【００４０】
以上のように、本実施形態では、ＳＲＯ膜とプラチナ膜との間にチタン膜を設け、且つＳＲＯ膜の厚さを５ｎｍ以下とすることにより、ＳＲＯ膜の安定性及び結晶性が向上する。その結果、ＳＲＯ膜上に優れた結晶性を有するＰＺＴ膜を形成することができ、特性や信頼性に優れたキャパシタを形成することができる。また、チタン膜の厚さを３ｎｍ以下とすることにより、キャパシタの特性や信頼性をより確実に向上させることができる。
【００４１】
（実施形態２）
図２（ａ）〜図２（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示した断面図である。
【００４２】
図２（ａ）及び図２（ｂ）の工程は、第１の実施形態の図１（ａ）及び図１（ｂ）の工程と実質的に同様であり、それらの説明は省略する。
【００４３】
図２（ｂ）の工程の後、図２（ｃ）に示すように、厚さ１０ｎｍのチタン膜１１６、及び貴金属膜として厚さ１００ｎｍのプラチナ膜１１７を、スパッタリング法によって順次堆積する。続いて、導電性ペロブスカイト型金属酸化物膜として、厚さ３ｎｍのチタンがドープされたＳＲＯ膜（Ｓｒ（Ｒｕ,Ｔｉ）Ｏ3 膜）１１９ａを、スパッタリング法によって堆積する。続いて、酸素雰囲気中でのＲＴＡにより、チタンがドープされたＳＲＯ膜１１９ａの結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１１９ａを堆積することにより、結晶性に優れたＳＲＯ膜１１９ａを容易に形成することが可能である。その後、キャパシタの誘電体膜としてＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）１２０をスパッタリング法により形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２０の結晶化を行う。続いて、ＳＲＯ膜１２１をスパッタリング法により堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２１の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１２１を堆積することにより、結晶性に優れたＳＲＯ膜１２１を容易に形成することが可能である。続いて、プラチナ膜１２２をスパッタリング法によって堆積する。
【００４４】
次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２２、ＳＲＯ膜１２１及びＰＺＴ膜１２０をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、チタンがドープされたＳＲＯ膜１１９ａ、プラチナ膜１１７及びチタン膜１１６をパターニングする。
【００４５】
このようにして、チタン膜１１６、プラチナ膜１１７及びチタンがドープされたＳＲＯ膜１１９ａの積層構造を有する下部電極と、強誘電体膜（ＰＺＴ膜１２０）と、ＳＲＯ膜１２１及びプラチナ膜１２２の積層構造を有する上部電極とを備えた強誘電体キャパシタが形成される。
【００４６】
その後、全面にＣＶＤ法によりシリコン酸化膜１２３を堆積する。続いて、エッチング時にＰＺＴ膜１２０に生じたダメージを回復するために、酸素雰囲気下で６５０℃程度の熱処理を行う。さらに、上部電極とプラグ（タングステン膜１１５）とを接続する配線１２４を形成する。その後の工程は図示しないが、ドライブ線及びビット線の形成、メタル配線の形成等を行い、オフセット構造を有する強誘電体メモリが完成する。
【００４７】
このように、本実施形態では、チタンがドープされたＳＲＯ膜とプラチナ膜との積層構造を用いており、ＳＲＯ膜の厚さを変化させたときの各種特性は、図８及び図９と同様の傾向を示すと考えられる。したがって、本実施形態においても、ＳＲＯ膜の膜厚は第１の実施形態と同様、５ｎｍ以下とすることが望ましく、３ｎｍ以下とすることがより望ましい。また、ＳＲＯ膜の厚さは、０．４ｎｍ以上であることが望ましい。これらの厚さは、ＳＲＯ膜以外の導電性ペロブスカイト型金属酸化物膜についても同様にあてはまる。
【００４８】
したがって、本実施形態においても、第１の実施形態で説明したのと同様の理由により、ＳＲＯ膜の安定性及び結晶性が向上し、特性や信頼性に優れたキャパシタを形成することができる。
【００４９】
（実施形態３）
図３（ａ）〜図３（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示した断面図である。
【００５０】
図３（ａ）及び図３（ｂ）の工程は、第１の実施形態の図１（ａ）及び図１（ｂ）の工程と実質的に同様であり、それらの説明は省略する。
【００５１】
図３（ｂ）の工程の後、図３（ｃ）に示すように、厚さ１０ｎｍのチタン膜１１６、貴金属膜として厚さ１００ｎｍのイリジウム膜１１７ａ、貴金属膜として厚さ５０ｎｍのプラチナ膜１１７ｂ、金属膜として厚さ２ｎｍのチタン膜１１８、及び導電性ペロブスカイト型金属酸化物膜として厚さ３ｎｍのＳｒＲｕＯ3 膜（ＳＲＯ膜）１１９を、スパッタリング法によって順次堆積する。続いて、酸素雰囲気中でのＲＴＡ（Rapid Thermal Annealing）により、ＳＲＯ膜１１９の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１１９を堆積することにより、結晶性に優れたＳＲＯ膜１１９を容易に形成することが可能である。その後、キャパシタの誘電体膜としてＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）１２０をスパッタリング法により形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２０の結晶化を行う。続いて、ＳＲＯ膜１２１をスパッタリング法により堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２１の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１２１を堆積することにより、結晶性に優れたＳＲＯ膜１２１を容易に形成することが可能である。続いて、プラチナ膜１２２をスパッタリング法によって堆積する。
【００５２】
次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２２、ＳＲＯ膜１２１及びＰＺＴ膜１２０をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、ＳＲＯ膜１１９、チタン膜１１８、プラチナ膜１１７ｂ、イリジウム膜１１７ａ及びチタン膜１１６をパターニングする。
【００５３】
このようにして、チタン膜１１６、イリジウム膜１１７ａ、プラチナ膜１１７ｂ、チタン膜１１８及びＳＲＯ膜１１９の積層構造を有する下部電極と、強誘電体膜（ＰＺＴ膜１２０）と、ＳＲＯ膜１２１及びプラチナ膜１２２の積層構造を有する上部電極とを備えた強誘電体キャパシタが形成される。
【００５４】
その後、全面にＣＶＤ法によりシリコン酸化膜１２３を堆積する。続いて、エッチング時にＰＺＴ膜１２０に生じたダメージを回復するために、酸素雰囲気下で６５０℃程度の熱処理を行う。この熱処理の際に、酸素がＰＺＴ膜１２０の下方にも達するが、イリジウム膜１１７ａの酸素バリア作用により、タングステンプラグ１１５の酸化が防止される。その後の工程は図示しないが、タングステン膜１１１に接続されるコンタクトの形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、ＣＯＰ（Capacitor On Plug）構造を有する強誘電体メモリが完成する。
【００５５】
このように、本実施形態では、ＳＲＯ膜、チタン膜、プラチナ膜及びイリジウム膜の積層構造を用いており、ＳＲＯ膜の厚さを変化させたときの各種特性は、図８及び図９と同様の傾向を示すと考えられる。したがって、本実施形態においても、ＳＲＯ膜の膜厚は第１の実施形態と同様、５ｎｍ以下とすることが望ましく、３ｎｍ以下とすることがより望ましい。また、ＳＲＯ膜の厚さは、０．４ｎｍ以上であることが望ましい。これらの厚さは、ＳＲＯ膜以外の導電性ペロブスカイト型金属酸化物膜についても同様にあてはまる。また、チタン膜の厚さを変化させたときの各種特性も、図１０及び図１１と同様の傾向を示すと考えられる。したがって、本実施形態においても、チタン膜の膜厚は第１の実施形態と同様、３ｎｍ以下とすることが望ましく、２ｎｍ以下とすることがより望ましい。また、チタン膜の厚さは、０．０６ｎｍ以上であることが望ましい。なお、これらの厚さは、後述するチタン以外の金属元素で形成された金属膜についても同様にあてはまる。
【００５６】
したがって、本実施形態においても、第１の実施形態で説明したのと同様の理由により、ＳＲＯ膜の安定性及び結晶性が向上し、特性や信頼性に優れたキャパシタを形成することができる。
【００５７】
（実施形態４）
図４（ａ）〜図４（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示した断面図である。
【００５８】
図４（ａ）及び図４（ｂ）の工程は、第１の実施形態の図１（ａ）及び図１（ｂ）の工程と実質的に同様であり、それらの説明は省略する。
【００５９】
図４（ｂ）の工程の後、図４（ｃ）に示すように、厚さ１０ｎｍのチタン膜１１６、貴金属膜として厚さ１００ｎｍのイリジウム膜１１７ａ、貴金属膜として厚さ５０ｎｍのプラチナ膜１１７ｂを、スパッタリング法によって堆積する。続いて、導電性ペロブスカイト型金属酸化物膜として、厚さ３ｎｍのチタンがドープされたＳＲＯ膜（Ｓｒ（Ｒｕ,Ｔｉ）Ｏ3 膜）１１９ａを、スパッタリング法によって順次堆積する。続いて、酸素雰囲気中でのＲＴＡにより、チタンがドープされたＳＲＯ膜１１９ａの結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１１９ａを堆積することにより、結晶性に優れたＳＲＯ膜１１９ａを容易に形成することが可能である。その後、キャパシタの誘電体膜としてＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）１２０をスパッタリング法により形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１２０の結晶化を行う。続いて、ＳＲＯ膜１２１をスパッタリング法により堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２１の結晶化を行う。なお、例えば５５０℃の温度でＳＲＯ膜１２１を堆積することにより、結晶性に優れたＳＲＯ膜１２１を容易に形成することが可能である。続いて、プラチナ膜１２２をスパッタリング法によって堆積する。
【００６０】
次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。さらに、光リソグラフィー法とＲＩＥ法によって、シリコン酸化膜をパターンニングする。続いて、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、プラチナ膜１２２、ＳＲＯ膜１２１及びＰＺＴ膜１２０をエッチングする。さらに、光リソグラフィー法とＲＩＥ法により、チタンがドープされたＳＲＯ膜１１９ａ、プラチナ膜１１７ｂ、イリジウム膜１１７ａ及びチタン膜１１６をパターニングする。
【００６１】
このようにして、チタン膜１１６、イリジウム膜１１７ａ、プラチナ膜１１７ｂ、チタンがドープされたＳＲＯ膜１１９ａの積層構造を有する下部電極と、強誘電体膜（ＰＺＴ膜１２０）と、ＳＲＯ膜１２１及びプラチナ膜１２２の積層構造を有する上部電極とを備えた強誘電体キャパシタが形成される。
【００６２】
その後、全面にＣＶＤ法によりシリコン酸化膜１２３を堆積する。続いて、エッチング時にＰＺＴ膜１２０に生じたダメージを回復するために、酸素雰囲気下で６５０℃程度の熱処理を行う。この熱処理の際に、酸素がＰＺＴ膜１２０の下方にも達するが、イリジウム膜１１７ａの酸素バリア作用により、タングステンプラグ１１５の酸化が防止される。その後の工程は図示しないが、タングステン膜１１１に接続されるコンタクトの形成、ドライブ線及びビット線の形成、メタル配線の形成等を行い、ＣＯＰ構造を有する強誘電体メモリが完成する。
【００６３】
このように、本実施形態では、チタンがドープされたＳＲＯ膜、プラチナ膜及びイリジウム膜の積層構造を用いており、ＳＲＯ膜の厚さを変化させたときの各種特性は、図８及び図９と同様の傾向を示すと考えられる。したがって、本実施形態においても、ＳＲＯ膜の膜厚は第１の実施形態と同様、５ｎｍ以下とすることが望ましく、３ｎｍ以下とすることがより望ましい。また、ＳＲＯ膜の厚さは、０．４ｎｍ以上であることが望ましい。これらの厚さは、ＳＲＯ膜以外の導電性ペロブスカイト型金属酸化物膜についても同様にあてはまる。
【００６４】
したがって、本実施形態においても、第１の実施形態で説明したのと同様の理由により、ＳＲＯ膜の安定性及び結晶性が向上し、特性や信頼性に優れたキャパシタを形成することができる。
【００６５】
なお、上述した第１乃至第４の実施形態は、以下のような種々の変更が可能である。
【００６６】
上記第１乃至第４の実施形態では、導電性ペロブスカイト型金属酸化物膜としてＳＲＯ膜を用いたが、（Ｌａ，Ｓｒ）ＣｏＯ3 膜、ＢａＲｕＯ3 膜或いはＬａＮｉＯ3 膜を用いてもよい。一般的には、Ｂサイト元素としてＲｕ、Ｃｏ及びＮｉの少なくとも一つを含んだ導電性ペロブスカイト型金属酸化物膜を用いることが可能である。
【００６７】
また、上記第１及び第２の実施形態では貴金属膜（導電膜）としてプラチナ膜（Ｐｔ膜）を、上記第３及び第４の実施形態では貴金属膜（導電膜）としてプラチナ膜及びイリジウム膜（Ｉｒ膜）を用いたが、貴金属膜としてはルテニウム膜（Ｒｕ膜）もあげられる。また、貴金属膜の代わりに、イリジウム酸化物膜（ＩｒＯ2 膜）或いはルテニウム酸化物膜（ＲｕＯ2 膜）といった貴金属膜酸化物膜を用いてもよい。
【００６８】
また、上記第１及び第３の実施形態では金属膜としてチタン膜（Ｔｉ膜）を用い、上記第２及び第４の実施形態ではチタン（Ｔｉ）がドープされたＳＲＯ膜を用いたが、第２の金属元素としてＴｉ以外の金属元素を用いてもよい。ＳｒＲｕＯ3 膜等の導電性ペロブスカイト型金属酸化物膜のＢサイト元素を第１の金属元素とすると、第２の金属元素が酸化物を生成するときのギブスの自由エネルギーの減少量の方が、第１の金属元素が酸化物を生成するときのギブスの自由エネルギーの減少量より大きければよい。具体的には、第２の金属元素として、Ｔｉの他、Ｖ、Ｗ、Ｚｒ、Ｃｒ、Ｍｇ、Ｈｆ、Ｍｏ、Ｍｎ、Ｔａ或いはＮｂを適用可能である。
【００６９】
また、上記第１乃至第４の実施形態では、誘電体膜（強誘電体膜）としてＰＺＴ膜（Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜）を用いたが、ＳＢＴ膜（ＳｒＢｉ2Ｔａ2Ｏ9 膜）を用いてもよい。一般的には、ペロブスカイト化合物膜或いはＢｉ層状化合物膜を用いることが可能である。また、誘電体膜として高誘電体膜を用いてもよい。
【００７０】
また、上記第１乃至第４の実施形態では、プラグとしてタングステンプラグを用いたが、ポリシリコンプラグを用いてもよい。
【００７１】
また、上記第１及び第３の実施形態では、貴金属膜、金属酸化物膜及び金属膜をスパッタリング法で形成したが、これらをＣＶＤ法又はゾル−ゲル法によって形成してもよい。また、上記第２及び第４の実施形態では、貴金属膜及び金属酸化物膜をスパッタリング法で形成したが、これらを、ＣＶＤ法又はゾル−ゲル法によって形成してもよい。
【００７２】
また、金属酸化物膜をスパッタリング法で形成する場合には、基板温度を４００℃以上とすることが望ましい。この場合、不活性ガス及び酸素ガスの混合ガス雰囲気において、スパッタリングを行うようにしてもよい。また、酸素ガス濃度が４０％以下の混合ガス雰囲気において、スパッタリングを行うようにしてもよい。
【００７３】
さらに、上記第１乃至第４の実施形態で述べた手法は、ＦｅＲＡＭの他、ＤＲＡＭにも適用可能である。
【００７４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【００７５】
【発明の効果】
本発明によれば、下部電極の一部に用いる導電性ペロブスカイト型金属酸化物膜の安定性及び結晶性を向上させることができ、キャパシタの特性や信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体装置の製造工程を示した断面図である。
【図２】 本発明の第２の実施形態に係る半導体装置の製造工程を示した断面図である。
【図３】 本発明の第３の実施形態に係る半導体装置の製造工程を示した断面図である。
【図４】 本発明の第４の実施形態に係る半導体装置の製造工程を示した断面図である。
【図５】 本発明の実施形態及び比較例に係り、ＸＲＤパターンの強度を示した図である。
【図６】 本発明の実施形態及び比較例に係り、ヒステリシス特性を示した図である。
【図７】 本発明の実施形態に係り、ヒステリシス特性の変化を示した図である。
【図８】 本発明の実施形態に係り、ＳＲＯ膜の厚さを変化させたときの特性を示した図である。
【図９】 本発明の実施形態に係り、ＳＲＯ膜の厚さを変化させたときの特性を示した図である。
【図１０】 本発明の実施形態に係り、チタン膜の厚さを変化させたときの特性を示した図である。
【図１１】 本発明の実施形態に係り、チタン膜の厚さを変化させたときの特性を示した図である。
【図１２】 本発明の実施形態に係り、ＳＲＯ膜の厚さを変化させたときの、ＳＲＯ膜表面の平均粗さを示した図である。
【図１３】 本発明の実施形態に係り、チタン膜の厚さを変化させたときの、ＳＲＯ膜表面の平均粗さを示した図である。
【図１４】 酸化物の生成エンタルピーを示した図である。
【符号の説明】
１００…シリコン基板、 １０１…素子分離領域、
１０２…ゲート絶縁膜、 １０３…多結晶シリコン膜、
１０４…ＷＳｉx 膜、 １０５、１０６、１１２…シリコン窒化膜、
１０７…ソース／ドレイン領域、 １０８、１２３…シリコン酸化膜、
１１０、１１４…ＴｉＮ膜、 １１１、１１５…タングステン膜、
１１６、１１８…チタン膜、 １１７、１１７ｂ、１２２…プラチナ膜、
１１７ａ…イリジウム膜、 １１９、１２１…ＳＲＯ膜、
１１９ａ…チタンがドープされたＳＲＯ膜、 １２０…ＰＺＴ膜
１２４…配線
Claims (9)
- 半導体基板と、
前記半導体基板の上方に設けられ、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜とを含むキャパシタと、
を備え、
前記下部電極は、貴金属膜及び貴金属酸化物膜の中から選択された導電膜と、前記誘電体膜と前記導電膜との間に設けられたＳＲＯ膜からなるペロブスカイト型金属酸化物膜と、前記導電膜と前記金属酸化物膜との間に設けられたＴｉ膜からなる金属膜と、を備え、
前記金属酸化物膜の厚さは５ｎｍ以下である
ことを特徴とする半導体装置。 - 前記金属膜の厚さは３ｎｍ以下である
ことを特徴とする請求項１に記載の半導体装置。 - 前記導電膜は、イリジウム膜、イリジウム酸化物膜、ルテニウム膜、ルテニウム酸化物膜及びプラチナ膜の中から選択される
ことを特徴とする請求項１に記載の半導体装置。 - 前記誘電体膜は、ペロブスカイト化合物膜及びＢｉ層状化合物膜の中から選択される
ことを特徴とする請求項１に記載の半導体装置。 - 前記誘電体膜は、Ｐｂを含む
ことを特徴とする請求項１に記載の半導体装置。 - 前記金属酸化物膜の表面粗さは、０．５ｎｍ以下である
ことを特徴とする請求項１に記載の半導体装置。 - 前記半導体基板と前記キャパシタとの間に設けられた中間領域をさらに備え、前記中間領域は前記下部電極又は前記上部電極に電気的に接続されたプラグを含む
ことを特徴とする請求項１に記載の半導体装置。 - 前記半導体基板上に設けられ、前記プラグに電気的に接続されたトランジスタをさらに備えた
ことを特徴とする請求項７に記載の半導体装置。 - 前記導電膜、前記金属酸化物膜及び前記金属膜の少なくとも一つは、スパッタリング法、ＣＶＤ法又はゾル−ゲル法によって形成されたものである
ことを特徴とする請求項１に記載の半導体装置。
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