KR100379546B1 - 반도체 소자의 캐패시터 및 그의 제조 방법 - Google Patents

반도체 소자의 캐패시터 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 캐패시터의 하부 전극과 유전층사이에 산화 확산 방지층을 개재하여 캐패시터 하부 전극의 하지층의 산화를 방지하여 캐패시터의 안정성을 개선시키는 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것으로, 그 제조 방법은 반도체 기판상에 콘택홀을 가진 절연층을 형성하는 단계; 상기 콘택홀내에 플러그을 형성하는 단계; 상기 플러그상에 하부 전극을 형성하는 단계; 상기 하부 전극상의 산소 확산 방지층을 형성하는 단계; 상기 산소 확산 방지층상에 유전층을 형성하는 단계; 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어 진다.

Description

반도체 소자의 캐패시터 및 그의 제조 방법{Capacitor in semiconductor device and method of making the same}
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터의 하부 전극과 유전층사이에 산화 확산 방지층을 개재하여 캐패시터 하부 전극의 하지층의 산화를 방지하여 캐패시터의 안정성을 개선시키는 반도체 소자의 캐패시터 및 그의 제조 방법에 관한 것이다.
반도체 소자가 집적화되면서 필요한 정전용량을 확보하기 위해서 고유전물질과 금속 전극을 사용하고 있다.
그리고 고유전물질로 사용하는 BST는 증착 및 열처리 공정시 산소 결핍을 보충하기 위해서 저온에서 N2O 또는 N2+ O2플라즈마 열처리 및 고온의 산소 분위기에서 열처리가 필요하다.
그런데 캐패시터의 하부 전극으로 Ru층을 사용하는 경우 산소가 BST층을 통과하여 하부 전극이 산화하여 RuO2가 생성되고, 캐패시터의 하부 전극으로 Pt층을 사용하는 경우 Pt층의 입계를 통하여 산소가 장벽 금속층까지 확산하여 장벽 금속층의 산화가 발생한다.
따라서 캐패시터의 하부 전극 및 장벽 금속층의 산화를 방지하고 BST 유전층을 사용하는 캐패시터의 전기적 특성을 확보하기 위해서는 후속 열처리 공정 조건이 제한적일 수 밖에 없다.
이러한 문제로 인해 유전층을 형성하고 후속 열처리 공정에서 캐패시터의 하부 전극과 장벽 금속층의 산화를 억제하는 공정 기술이 요구되고 있다.
이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 캐패시터 제조 방법에 관하여 설명하면 다음과 같다.
도 1a내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도이다.
도 1a와 같이, 워드라인(도면에 도시되지 않음)과 비트라인(도면에 도시되지 않음)을 형성된 반도체 기판(1)상에 산화층으로 제 1 절연층(2)을 형성하고, 제 1 절연층(2)을 식각하여 제 1 콘택홀(3)을 형성한 후, 제 1 콘택홀(3)을 포함한 제 1 절연층(2)상에 다결정 실리콘층을 적층하고 에치백(etch back)하여 다결정 실리콘 플러그(4)을 형성한다.
도 1b와 같이, 제 1 콘택홀(3)내의 다결정 실리콘 플러그(4)상에 장벽 금속층으로 Ti층(5)을 형성하고, Ti층(5)상에 TiN층(6)을 형성한다.
도 1c와 같이, 제 1 절연층(2)과 TiN층(6)상에 산화층 식각 저지층(oxide etch barrier layer)로 질화층(7)을 형성하고, 질화층(7)상에 산화층으로 제 2 절연층(8)을 형성한다.
그리고 제 1 콘택홀(3)과 대응되는 제 2 절연층(8)을 식각하여 캐패시터 구조를 형성하기 위한 제 2 콘택홀(9)을 형성한다.
도 1d와 같이, 제 2 콘택홀(9)을 포함한 제 2 절연층(8)상에 캐패시터 하부 전극을 형성하기 위한 제 1 Ru층(10)을 형성하고, CMP 또는 에치백 이용하여 식각하여 제 2 콘택홀(8) 내에 캐패시터의 하부 전극을 형성한다.
여기서 제 1Ru층(10) 대신에 Pt층을 사용할 수 있다.
도 1e와 같이, 제 1 Ru층(10)상에 유전층으로 BST층(11)을 형성하고BST층(10)상에 캐패시터의 상부 전극으로 제 2 Ru층(12)을 형성한다.
이와 같은 종래 기술의 반도체 소자의 캐패시터는 다음과 같은 문제가 있다.
캐패시터의 필요한 정전 용량의 확보를 위하여 고유전 물질로 BST층과 하부 전극 물질로 Ru층을 사용하는 경우, BST층을 하부 전극상에 증착하고 열처리 공정을 수행하게 되는 데, 특히 BST층의 산소 결핍을 보충하기 위해서 저온에서 N2O 또는 N2+ O2플라즈마 열처리 및 고온의 산소 분위기에서 열처리가 필요하다.
그런데 캐패시터의 하부 전극으로 Ru층을 사용하는 경우 산소가 BST층을 통과하여 하부 전극이 산화하여 RuO2가 생성되고, 캐패시터의 하부 전극으로 Pt층을 사용하는 경우 Pt층의 입계를 통하여 산소가 장벽 금속층까지 확산하여 장벽 금속층의 산화가 발생하게 된다.
따라서 BST층은 캐패시터의 하부 전극층 또는 그 하지층의 산화를 우려하여 충분한 열처리를 수행할 수 없고, 이러한 열처리에서도 캐패시터의 하부 전극 및 장벽 금속층에서 산화가 발생하여 안정적인 캐패시터를 제조하기가 어렵게 되는 문제가 있다.
또한 0.1um 이하의 디자인룰(design rule)을 가지는 반도체 소자의 캐패시터 하부 전극의 두께는 300 Å 이하로 제약되는 데 BST층의 증착과 후속 열처리 공정에서 하부 전극을 통하여 확산하여 들어간 산소에 의해 산화 가능성이 커지고 장벽 금속층의 산화를 방지하기 위해 후속 열처리 공정을 낮추면 유전층의 두께가 증가하여 캐패시터 하부 전극의 면적을 증가시켜야 하는 문제가 있다.
도 1a내지 도 1e는 종래 기술의 반도체 소자의 캐패시터 제조 방법의 공정 단면도
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법의 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제 1 절연층
23 : 제 1 콘택홀 24 : 다결정 실리콘 플러그
25 : Ti층 26 : TiN층
27 : 질화층 28 : 제 2 절연층
29 : 제 2 콘택홀 30 : 제 1 Ru층
31 : Ta층 32 : BST층
33 : 제 2 Ru층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터는 반도체 기판상의 콘택홀을 가진 절연층; 상기 콘택홀내의 플러그; 상기 플러그상의 하부 전극; 상기 하부 전극상의 산소 확산 방지층; 상기 산소 확산 방지층상의 유전층; 상기 유전층상의 상부 전극을 포함하여 이루어지는 것을 특징으로 한다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판상에 콘택홀을 가진 절연층을 형성하는 단계; 상기 콘택홀내에 플러그을 형성하는 단계; 상기 플러그상에 하부 전극을 형성하는 단계; 상기 하부 전극상의 산소 확산 방지층을 형성하는 단계; 상기 산소 확산 방지층상에 유전층을 형성하는 단계; 상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명은 0.1um 이하의 디지인룰(design rule)을 가지는 소자의 캐패시터 제조 공정에서 유전층 증착 후 열공정시 장벽 금속층의 산화를 억제하여 캐패시터의 전기적 특성을 개선시키는 방법이다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 캐패시터 및 그의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 캐패시터의 제조 방법의 공정 단면도이다.
도 2a와 같이, 워드라인(도면에 도시되지 않음)과 비트라인(도면에 도시되지않음)을 형성된 반도체 기판(21)상에 산화층으로 제 1 절연층(22)을 형성하고, 제 1 절연층(22)을 식각하여 제 1 콘택홀(23)을 형성한 후, 제 1 콘택홀(23)을 포함한 제 1 절연층(22)상에 다결정 실리콘층을 적층하고 에치백(etch back)하여 다결정 실리콘 플러그(24)을 형성한다.
도 2b와 같이, 제 1 콘택홀(23)내의 다결정 실리콘 플러그(24)상에 장벽 금속층으로 Ti층(25)을 형성하고, Ti층(25)상에 TiN층(26)을 형성한다.
도 2c와 같이, 제 1 절연층(22)과 TiN층(26)상에 산화층 식각 저지층(oxide etch barrier layer)로 질화층(27)을 형성하고, 질화층(27)상에 산화층으로 제 2 절연층(28)을 형성한다.
그리고 제 1 콘택홀(23)과 대응되는 제 2 절연층(28)을 식각하여 캐패시터 구조를 형성하기 위한 제 2 콘택홀(29)을 형성한다.
도 2d와 같이, 제 2 콘택홀(29)을 포함한 제 2 절연층(28)상에 제 1 Ru층(30)을 LPCVD 방법으로 형성하고, CMP 또는 에치백 이용하여 식각하여 제 2 콘택홀(28) 내에 캐패시터의 하부 전극을 형성한다.
여기서 제 1 Ru층(30) 대신에 Pt, RuO2, Ir/IrO2, SrRuO3등을 사용할 수 있다.
LPCVD 방법으로 제 1 Ru층(30)을 증착하는 방법은 Ru의 원료 물질로 Ru(OD)3및 Ru(Etcp)2를 사용하고 기화기(vaporizer)를 이용하여 원료 물질을 기상 상태로 만들고, 원료 물질의 운반 가스인 Ar의 유량은 50 ~ 200 sccm, 원료 물질을분해하기 위한 반응 가스인 O2의 유량으로 50 ~ 400 sccm, 희석 가스 Ar의 유량은 400 ~ 800 sccm, 반응 챔버의 압력은 0.1 ~ 10 torr, 그리고 반도체 기판(21)의 온도는 230 ~350℃의 조건에서 Rudmf 100 ~ 300 Å 두께로 증착한다.
여기서 Ru(OD)3의 정식 화학식은 Ru(ch3COCHCOCH2CH2CH2ch3)3이고 화학명은 Tris(2,4-octanedionato)ruthenium 이고, Ru(Etcp)2의 화학식은 (Ru(C2H5C5H4)2)이고, 화학식은 Bis(rthylcyclopentadieny)ruthenium이다.
제 1 Ru층(30) 내에 포함되어 있는 산소 원자를 제거하기 위해,유전층을 증착하는 챔버에서 인시튜(in-situ)방법으로 NH3플라즈마(plasma)처리를 실시하여 Ru층(30)내에 함유되어 있는 산소 원자를 제거한다.
산소 원자의 제거 방법은 반도체 기판(21)의 온도는 유전층 Ta2O5증착 온도와 동일 온도, 플라즈마 처리시 플라즈마 파워는 100 ~ 300 W, NH3 가스의 유량은 100 ~ 300 sccm, 반응챔버의 압력은 0.1 ~ 2 torr, 그리고 처리 시간은 60 ~120초의 조건하에서 실시한다.
도 2e와 같이 제 1 Ru층(30)을 플라즈마 처리 후에 ALD 방법(atomic layer deposition method)으로 Ta층(31)을 증착한다.
Ta층(31)을 증착하는 방법은 첫 번째로 Ta의 원료 물질로 TaCl5, 반응 원료의 운반 가스는 N2또는 Ar, 그리고 퍼지(purge)가스로 H2또는 NH3가스을 이용하고, 두 번째로 운반가스 및 퍼지 가스의 유량은 100 ~ 200 sccm으로 유지하고, 세번째로 반응 챔버의 압력은 0.1 ~ 10 torr, 반도체 기판(21)의 온도는 230 ~350℃로 유지하고, 네 번째로 Ta 원료 물질의 양은 0.006 ~ 0.1 cc/min로 유지하고, 다섯 번째로 TaCl5원료 물질의 유량은 150 ~ 200℃로 상태로 유지되는 기화기에서 기상 상태로 0.1 ~ 수초간 플로우(flow)시키고, 여섯 번째로 N2또는 NH3는 0.1 ~ 수초간 플로우하면서 플라즈마 처리를 실시한다.
이때 플라즈마 처리시의 R.F 파워는 30 ~ 500 watt로 하고 반응챔버의 압력은 0.1 ~ 10 torr로 유지한다.
여기서 Ta층(31)은 다섯 번째와 여섯 번째를 반복하여 실시하거나, 5 단계에서 플라즈마를 여기시켜 플라즈마 처리를 하는 경우 6 단계를 생략할 수 있다.
도 2f와 같이, Ta층(31)의 증착 후 MOCVD 방법으로 BST층(32)을 증착한다.
BST층(32)을 증착하는 방법은 첫 번재로 BST의 원료 물질로 Ba(METHD)2, Sr(METHD)2, Ti(MPD)(THD)2, 반응 원료의 운반가스로 Ar 또는 N2, 그리고 산화가스로 O2또는 N2O를 사용하고, 두 번째로 운반 가스의 우량은 200 ~ 400 sccm, 산화 가스의 유량은 300 ~ 1000 sccm으로 유지하고, 세 번째로 반응로의 압력 및 온도는 1 ~ 5 torr과 350 ~ 420℃의 조건하에서 50 ~ 300 Å 두께의 BST층(32)을 증착한다.
그리고 BST층(32)의 후속 공정으로 저온공정으로 플라즈마 열처리 또는 UV-O3열처리를 실시한다.BST층(32) 내의 탄소, 수소 등의 불순물 및 결함을 제거하기 위해 플라즈마 열처리 및 UV-O3열처리 방법은 첫 번째로 300 ~500 ℃의 온도로 O2또는 N2O 및 N2+ O2혼합가스 분위기에서 30 ~120초 동안 200 ~ 500 watt의 파워에서 플라즈마 처리하고 두번째로 300 ~ 450 ℃로 2 ~ 10분 동안 15 ~ 30 mW/cm2의 강도로 UV-O3처리를 실시한다.
BST층(32)의 유전특성을 향상시키기 위해 급속열처리(rapid thermal anneal)공정으로 500 ~750℃의 온도, Ar 또는 N2분위기 1 ~ 10 분 동안 열처리한다.
여기서 BST층(32)가 형성되기 전에 적층되는 Ta층(31)은 BST층(32)의 후속 열공정에서 Ta층(31)이 산소와 반응하여 BST층(32)과 캐패시터의 하부전극의 계면에서 Ta2O5를 형성함으로써 산소 확산에 대한 캐패시터의 하부 전극 및 장벽 금속층의 산화를 방지함으로써 캐패시터의 전기적 특성을 개선시킬 수 있다.
도 2f와 같이, BST층(32)사에 캐패시터의 상부전극으로 제 2 Ru층(33)을 형성하고 수 % 산소가 포함되어 있는 질소 분위기에서 350 ~ 600 ℃에서 10 ~ 60 분 동안 급속열처리 및 퍼니스(furnace)을 실시한다.
여기서 캐패시터의 상부 전극은 제 2 Ru층(33) 대신 Pt, RuO2, Ir/IrO2, SrRuO를 사용할 수 있다.
이와 같은 본 발명에 따른 반도체 소자의 캐패시터 및 그의 제조 방법은 다음과 같은 효과가 있다.
캐패시터의 하부 전극으로 사용하는 Ru층과 유전층으로 사용하는 BST층사이에 ALD 방법으로 Ta층을 증착하고 후속 열처리 공정에서 Ta층이 산소와 반응하여 Ta2O5층을 형성되므로 캐패시터의 하부 전극과 장벽 금속층의 산화를 방지한다.
따라서 BST층의 후속 열처리 공정에서의 온도를 증가시킬 수 있고 Ta2O5층/Ru층의 계면의 안정한 누설 전류 특성을 이용할 수 있어 반도체 소자의 공정 안정성과 수율 증가에 기여할 수 있다.

Claims (9)

  1. 반도체 기판상의 콘택홀을 가진 절연층;
    상기 콘택홀내의 플러그;
    상기 플러그상의 하부 전극;
    상기 하부 전극상의 산소 확산 방지층;
    상기 산소 확산 방지층상의 유전층;
    상기 유전층상의 상부 전극을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터.
  2. 제 1 항에 있어서, 상기 하부 전극과 상기 상부 전극은 Ru, Pt, RuO2, Ir/IrO2, SrRuO3중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  3. 제 1 항에 있어서, 상기 산소 확산 방지층은 Ta2O5를 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터.
  4. 반도체 기판상에 콘택홀을 가진 절연층을 형성하는 단계;
    상기 콘택홀내에 플러그을 형성하는 단계;
    상기 플러그상에 하부 전극을 형성하는 단계;
    상기 하부 전극상의 산소 확산 방지층을 형성하는 단계;
    상기 산소 확산 방지층상에 유전층을 형성하는 단계;
    상기 유전층상에 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제 4 항에 있어서, 상기 산소 확산 방지층을 형성하는 단계는
    상기 하부 전극상에 Ta층을 형성하는 단계;
    상기 Ta층상에 상기 유전층으로 BST층을 형성하는 단계;
    상기 BST층의 유전특성의 개선을 위해 산소 분위기에서 열처리를 실시하여 상기 Ta층을 Ta2O5으로 변화시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제 5 항에 있어서, 상기 Ta층을 형성하는 방법은 Ta의 원료 물질로 TaCl5, 반응 원료의 운반 가스는 N2또는 Ar, 그리고 퍼지(purge)가스로 H2또는 NH3가스을 이용하고, 운반가스 및 퍼지 가스의 유량은 100 ~ 200 sccm, 반응 챔버의 압력은 0.1 ~ 10 torr, 반도체 기판의 온도는 230 ~ 350℃, Ta 원료 물질의 양은 0.006 ~ 0.1 cc/min, TaCl5의 유량은 150 ~ 200℃의 상태로 유지되는 기화기에서 기상 상태로 공급 시간은 0.1 ~ 수초, N2또는 NH3공급 시간은 0.1 ~ 수초, R.F 파워는 30 ~ 500 watt의 조건하에서 ALD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제 5 항에 있어서, 상기 하부 전극과 상기 상부 전극은 Ru, Pt, RuO2, Ir/IrO2, SrRuO3중 하나를 선택하여 사용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제 5 항에 있어서, BST층을 형성하는 방법은 BST의 원료 물질로 Ba(METHD)2, Sr(METHD)2, Ti(MPD)(THD)2, 반응 원료의 운반가스로 Ar 또는 N2, 그리고 산화가스로 O2또는 N2O를 사용하고, 운반 가스의 유량은 200 ~ 400 sccm, 산화 가스의 유량은 300 ~ 1000 sccm, 반응로의 압력 및 온도는 1 ~ 5 torr과 350 ~ 420℃의 조건하에서 온도에서 MOCVD 방법으로 50 ~ 300 Å 두께의 BST층을 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제 5 항에 있어서, BST층의 후속 열처리 방법은 첫 번째로 300 ~500 ℃의 온도로 O2또는 N2O 및 N2+ O2혼합가스 분위기에서 30 ~120초 동안 200 ~ 500 watt의 파워에서 플라즈마 처리하고, 두 번째로 300 ~ 450℃의 온도로 2 ~ 10분 동안 15 ~30 mW/cm2의 강도로 UV-O3처리를 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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