KR20040020172A - 콘택 플러그의 산화를 방지할 수 있는 하부 전극을 갖는반도체 메모리 소자 및 그 제조방법 - Google Patents

콘택 플러그의 산화를 방지할 수 있는 하부 전극을 갖는반도체 메모리 소자 및 그 제조방법 Download PDF

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Abstract

콘택 플러그 표면의 산화를 방지할 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자는, 반도체 기판, 상기 반도체 기판 상부에 형성되는 콘택 플러그, 상기 콘택 플러그와 콘택되는 하부 전극, 상기 하부 전극 상부에 형성되는 유전막, 및 상기 유전막 상부에 형성되는 상부 전극을 포함하며, 상기 하부 전극은 제 1 박막, 산소 블록킹막 및 제 2 박막으로 형성되는 것을 특징으로 한다.

Description

콘택 플러그의 산화를 방지할 수 있는 하부 전극을 갖는 반도체 메모리 소자 및 그 제조방법{Semiconductor memory device having a lower electrode preventable oxidation of contact plug and method for manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 콘택 플러그의 산화를 방지할 수 있는 하부 전극을 갖는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩내에서 소자가 차지하는 면적이 감소되고 있다. DRAM 소자의 정보를 저장하는 캐패시터의 경우에도 역시, 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 캐패시턴스를 가질 것이 요구되고 있다. 이에따라, 캐패시터의 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 3차원 형태로 형성하거나, 하부 전극의 표면에 반구형 그레인을 피복시켜 표면적을 넓히는 방안, 유전막의 두께를 얇게 하는 방안, 또는 높은 유전 상수를 가지는 고유전 물질 또는 강유전 물질을 유전막으로 사용하는 방안이 제안되었다.
여기서, 높은 유전 상수를 가지는 물질, 예컨대, Ta2O5나 BST((Ba,Sr)TiO3)와 같은 물질을 유전막으로 사용하는 경우, 기존에 전극으로 사용되던 폴리실리콘막을 캐패시터 전극으로 사용하기 어렵다. 이는, 유전막의 두께가 감소되면, 터널링의발생으로 누설 전류가 발생되기 때문이다. 이에따라, 고유전막 또는 강유전막을 유전막으로 사용하는 경우, 일함수가 매우 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같은 귀금속이 캐패시터 전극 물질로 이용되고 있다. 특히, 루테늄은 산소를 포함한 플라즈마에 의하여 쉽게 식각되는 특징을 지니므로, MIM 캐패시터의 전극으로 주로 이용되고 있다.
도 1은 루테늄 물질을 하부 전극으로 이용한 MIM 캐패시터의 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(10) 상에 층간 절연막(15)을 형성한다. 층간 절연막(15) 내부에 콘택 플러그(20)를 공지의 방식으로 형성한다. 이때, 콘택 플러그(20)는 이후 형성될 루테늄 하부 전극과 반응이 되지 않는 물질, 예컨데, 티타늄 질화막(TiN)으로 형성한다. 층간 절연막(15) 상부에 몰드 산화막(25)을 소정 두께로 증착한다음, 몰드 산화막(25)을 소정 부분 식각하여, 하부 전극 예정 영역을 형성한다.
그후, 하부 전극 예정 영역에 루테늄 금속막을 피복한 후, 패터닝하여, 하부 전극(30)을 형성한다. 다음, 유전막을 증착할 수 있는 분위기를 조성하기 위하여, 반도체 기판 결과물을 산소 분위기에서 전처리한다. 그후, 전처리된 하부 전극(30) 상부에 유전막으로서 탄탈륨 산화막(TaO:35)을 증착하고, 탄탈륨 산화막(35)을 결정화시킨다. 이때, 전처리 공정은 대개 저온에서 진행되고, 결정화 공정은 고온에서 진행된다.
탄탈륨 산화막(35)으로 된 유전막 상부에 루테늄 금속막으로 상부 전극(40)을 형성하여, 캐패시터(50)를 형성한다.
그러나, 종래의 반도체 메모리 소자는 다음과 같은 문제점이 있다.
알려진 바와 같이, 하부 전극(30)인 루테늄 금속막을 형성하는 공정, 유전막 전처리 공정, 유전막 형성공정시 산소 가스가 요구된다. 이때, 하부 전극 형성공정 및 유전막 형성공정시 제공되는 산소 가스들은 해당 공정을 진행하면서 거의 소모되나, 전처리 공정시 제공된 산소 가스들은 하부 전극내에 내재되어 있다가 고온을 수반하는 결정화 공정시 콘택 플러그(20)쪽으로 확산되기 쉽다. 이렇게 콘택 플러그쪽으로 확산된 산소들은 금속 재질, 즉 티타늄 질화막(TiN)으로 된 콘택 플러그(20) 표면을 산화시키게 된다.
이와같이 콘택 플러그(20) 표면의 산화는 다음의 도 2 및 도 3의 그래프 및 사진을 통하여 확인할 수 있다. 도 2는 종래의 캐패시터의 성분을 AES(Auger electron spectroscopy)방식으로 분석한 그래프로서, 도 2에 의하면, 루테늄(Ru)으로 된 하부 전극과 티타늄 질화막(TiN)으로 된 콘택 플러그 사이에 약 30%이상의 산소 농도를 갖는 티타늄 산화막(TiO2)이 분포되어 있음을 알 수 있다. 이때, 티타늄 산화막(TiO2)은 티타늄 질화막으로 된 콘택 플러그 표면이 산화되어 발생되는 것이다.
또한, 도 3은 종래의 캐패시터의 하부 전극을 나타낸 SEM 사진으로서, 도 3에 의하면 루테늄 하부 전극과 티타늄 콘택 플러그 사이에 불균일한 산화막이 발생됨을 알 수 있다.
이와같이 하부 전극(30)과 콘택되는 콘택 플러그(20) 표면이 산화되면, 콘택저항이 증대되어, 저항성 페일 비트(fail bit)가 유발된다. 여기서, 도 1의 도면 부호 60은 콘택 플러그(20) 표면에 발생된 산화막을 나타낸다.
더불어, 콘택 플러그(20)와 하부 전극(30) 사이에 산화막(60)의 발생으로, 원치 않는 기생 캐패시터가 형성되어, 캐패시터의 전체 용량을 감소시킨다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 콘택 플러그 표면의 산화를 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1은 루테늄 물질을 하부 전극으로 이용한 MIM 캐패시터의 단면도이다.
도 2는 종래의 캐패시터의 성분을 AES 방식으로 분석한 그래프이다.
도 3은 종래의 캐패시터의 하부 전극을 나타낸 SEM 사진이다.
도 4는 본 발명의 실시예 1에 따른 캐패시터를 개략적으로 나타낸 단면도이다.
도 5는 루테늄으로 된 제 1 박막을 증착한 후, AES 방식으로 하부 전극의 성분을 분석한 그래프이다.
도 6은 탄탈륨 산화막을 증착한 후, AES 방식으로 하부 전극을 성분 분석한 그래프이다.
도 7은 본 발명에 따른 하부 전극의 SEM 사진이다.
도 8a 내지 도 8d는 본 발명의 반도체 메모리 장치의 제조방법을 각 공정별로 나타낸 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
200 : 반도체 기판 100,215 : 콘택 플러그
110,232 : 제 1 박막 120,234 : 탄탈륨 산화 박막
130,236 : 제 2 박막 150, 240 : 유전막
160,250 : 상부 전극
상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 소자는, 반도체 기판, 상기 반도체 기판 상부에 형성되는 콘택 플러그, 상기 콘택 플러그와 콘택되는 하부 전극, 상기 하부 전극 상부에 형성되는 유전막, 및 상기 유전막 상부에 형성되는 상부 전극을 포함하며, 상기 하부 전극은 제 1 박막, 산소 블록킹막 및 제 2 박막으로 구성된다.
상기 하부 전극의 제 1 또는 제 2 박막, 또는 상부 전극은 루테늄, 루테늄 산화막 및 백금과 같은 귀금속 포함 물질 중 선택되는 하나로 형성될 수 있으며, 특히, 하부 전극의 제 1 및 제 2 박막은 동일 물질로 형성하는 것이 바람직하다.
또한, 상기 산소 블록킹막은 산소가 결여된 탄탈륨 산화막(TaO) 또는 티타늄산화막(TiO2)이 이용될 수 있으며, 예컨데, 10 내지 50Å의 두께를 갖도록 형성된다.
아울러, 상기 콘택 플러그는 티타늄 질화막으로 형성될 수 있고, 상기 유전막은 TaO, AlO, HfO, ZrO 및 TiO와 같은 고유전막 및 PZT(Pb(Zr1-xTix)O3), SBT(StxBiyTiOx), BST(BaSrTiO3), STO(SrTiO3) 및 BTO(BaTiO3)와 같은 강유전막 중 선택되는 하나의 막으로 형성될 수 있다.
또한, 본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 반도체 기판상에 콘택 플러그를 형성하고, 상기 콘택 플러그 상부에 제 1 박막을 증착한다. 이어서, 상기 제 1 박막 상부에 산소 블록킹막을 증착한다음, 상기 산소 블록킹막 상부에 제 2 박막을 증착하여, 하부 전극을 형성한다. 그리고나서, 상기 하부 전극 상부에 유전막을 형성하고, 상기 유전막 상부에 상부 전극을 형성한다.
여기서, 산소 블록킹막을 형성하는 단계는, 상기 반도체 기판 결과물 표면을 전처리 하는 단계; 및 상기 전처리된 반도체 기판 결과물 상에 산소 블록킹막을 증착하는 단계를 포함한다. 이때, 전처리 단계 및 산소 블록킹막을 증착하는 단계는 모두 산소 가스가 배제된 상태, 예컨데, 질소 가스 분위기에서 진행됨이 바람직하다. 또한, 상기 전처리 단계는 약 430℃ 내지 460℃의 온도에서 진행하는 것이 바람직하다.
한편, 상기 유전막을 형성하는 단계는, 상기 반도체 기판 결과물 표면을 전처리하는 단계; 상기 전처리된 반도체 기판 결과물 표면에 유전막을 증착하는 단계; 및 상기 유전막을 결정화시키는 단계를 포함한다. 이때, 상기 전처리 단계 및 상기 유전막 결정화 단계는 산소 분위기에서 진행됨이 바람직하며, 전처리 단계는 430℃ 내지 460℃의 온도에서 진행되고, 결정화 단계는 650℃ 내지 700℃의 온도에서 진행될 수 있다.
본 발명에 의하면, 하부 전극 내부에 산소 공급 없이 형성된 산소 블록킹막을 형성한다. 이렇게 형성된 산소 블록킹막은 산소가 부족한 상태이므로, 후속의 고온 결정화 공정시 하부 전극내의 잔류하는 산소 원자들이 콘택 플러그쪽으로 확산하는 것을 차단 및 흡착한다. 이에따라, 콘택 플러그 표면의 산화를 줄일 수 있다. 그러므로, 콘택 플러그와 하부 전극간의 콘택 저항이 개선된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
첨부한 도면 도 4는 본 발명의 실시예 1에 따른 캐패시터를 개략적으로 나타낸 단면도이다. 도 5는 루테늄으로 된 제 1 박막을 증착한 후, AES 방식으로 하부 전극의 성분을 분석한 그래프이고, 도 6은 탄탈륨 산화막을 증착한 후, AES 방식으로 하부 전극을 성분 분석한 그래프이며, 도 7은 본 발명에 따른 하부 전극의 SEM 사진이다.
먼저, 도 4에 도시된 바와 같이, 콘택 플러그(100) 상부에 하부 전극용 제 1 박막(110)을 형성한다. 여기서, 콘택 플러그(100)는 제 1 박막(110)과의 반응으로 인한 부피 팽창을 최소화할 수 있도록 반응성이 낮은 티타늄 질화막으로 형성된다. 제 1 박막(110)은 하부 전극으로 예정된 두께의 2분의 1이하의 두께로 증착될 수 있으며, 이를 구성하는 물질로는 예컨데 루테늄 금속막이 이용된다. 공지된 바와 같이, 루테늄 금속막은 증착시 산소가 요구되므로, 루테늄 금속막으로 된 제 1 박막(110)을 증착하는 경우, 일부 산소가 제 1 박막(110)내에 축적될 수 있다. 하지만, 제 1 박막(110)은 전체 하부 전극의 두께보다는 얇은 두께로 형성되므로, 제 1 박막(110)내에 잔류하는 산소의 양은 그리 크지 않다.
그후, 산소 블록킹막을 증착하기 위한 증착 분위기를 조성하기 위하여 제 1 전처리 공정을 실시할 수 있다. 이때, 제 1 전처리 공정은 산소 가스의 공급이 차단된 상태에서, 저온, 예컨데 430℃ 내지 460℃의 온도 범위에서 진행된다. 바람직하게는, 제 1 전처리 공정은 질소 분위기 하에서 진행된다. 제 1 전처리 공정에 의하여 공정 분위기가 조성되면, 제 1 박막(110) 상부에 산소 블록킹막(120)을 증착한다. 본 실시예에서는 산소 블록킹막(120)으로 탄탈륨 산화 박막을 사용한다. 이때, 본 실시예의 탄탈륨 산화 박막(120) 역시, 산소 가스의 공급이 차단된 상태, 바람직하게는 질소 분위기 하에서 증착된다. 이와같이 산소 공급이 차단된 상태에서 탄탈륨 산화 박막(120)을 형성함에 따라, 탄탈륨 산화 박막(120)은 산소가 결핍된 상태를 갖게된다. 여기서, 탄탈륨 산화 박막(120)의 두께는 산소의 확산을 차단할 수 있을 정도의 두께, 예컨데, 제 1 박막(110)의 두께의 4분의 1 이하의 두께로 형성될 수 있다.
산소 블록킹막으로서의 탄탈륨 산화 박막(120) 상부에 하부 전극용 제 2 박막(130)을 증착한다. 제 2 박막(130)은 제 1 박막(110)과 동일 물질 및 동일한 두께로 형성할 수 있다. 본 실시예의 제 2 박막(130)은 루테늄 금속막으로 형성된다. 이때, 제 2 박막(130) 형성시에도 마찬가지로, 산소가 발생될 수 있다. 이때 발생된 대부분의 산소는 제 2 박막(130)을 형성하는데 소모되고, 잉여분은 제 2 박막(130)내에 잔류된다. 이와같이 하여, 제 1 박막(110), 탄탈륨 산화 박막(120) 및 제 2 박막(130)으로 구성된 하부 전극(140)이 형성된다.
그후, 하부 전극(140) 표면 상부에 유전막을 형성하기 위하여, 제 2 전처리공정을 진행한다. 제 2 전처리 공정 역시 유전막을 형성하기 위한 공정 분위기를 조성하기 위한 것으로, 예컨데, 430℃ 내지 460℃의 온도 범위에서 진행될 수 있다. 이때, 제 2 전처리 공정은 유전율이 우수한 유전막을 형성하기 위한 전처리 공정으로서, 산소 가스 분위기에서 진행된다. 여기서, 공급되는 산소 역시 하부 전극(140)의 제 2 박막(130)에 잔류할 수 있다. 그후, 하부 전극(140) 상부에 유전막(150)을 증착한다. 유전막(150)으로는 TaO, AlO, HfO, ZrO 및 TiO와 같은 고유전막, PZT(Pb(Zr1-xTix)O3), SBT(StxBiyTiOx), BST(BaSrTiO3), STO(SrTiO3) 및 BTO(BaTiO3)와 같은 강유전막이 이용될 수 있다. 본 실시예에서는 예컨데, 탄탈륨 산화막(TaO)을 유전막으로 사용한다. 탄탈륨 산화막으로 유전막(150)을 형성한다음, 탄탈륨 산화막의 유전율을 향상시키기 위하여 결정화 공정을 진행한다. 이때, 결정화 공정은 고온, 예컨데 650℃ 내지 700℃의 온도에서 진행됨이 바람직하다.
상기와 같은 고온의 결정화 공정으로, 결정화 공정시 제공되는 산소와 제 2 박막(130)내에 잔류하는 산소 성분들이 하부의 제 1 박막(110) 및 콘택 플러그(100)쪽으로 확산될 수 있다. 이때, 제 1 박막(110)과 제 2 박막(130) 사이에는 산소가 결핍된 탄탈륨 산화 박막(120)으로 된 산소 블록킹막이 개재되어 있으므로, 제 2 박막(120)내에 잉여분으로 잔류하는 산소 및 결정화 공정시 공급되는 산소들이 탄탈륨 산화 박막(120)에 흡착 및 차단되어, 콘택 플러그(100)로의 확산이 차단된다. 이때, 귀금속류로 된 제 2 박막(120)은 산소의 함량이 증대된다고 하더라도, 도전율에 영향을 미치지 않는다.
그후, 유전막(150)상에 상부 전극(160)을 형성한다. 상부 전극(160)은 하부 전극(140)의 제 1 또는 제 2 박막(110,130)과 동일한 물질로 형성할 수 있으며, 본 실시예는 루테늄 금속막으로 상부 전극(160)을 형성하였다.
이와같은 본 발명에 의하면, 하부 전극(140) 내부에 탄탈륨 산화 박막(120)을 형성한다. 이때, 탄탈륨 산화 박막(120)은 산소의 공급 없이 질소 분위기 하에서 전처리 및 증착되었으므로, 산소가 결여된 상태이다. 이에따라, 유전막(150)의 결정화 공정시 탄탈륨 산화 박막(120)에 의하여 확산되는 산소 원자를 흡착 및 차단된다.
한편, 탄탈륨 산화 박막(120)은 질소 분위기에서 전처리 및 증착되므로 매우 누설율이 높다. 그러므로, 하부 전극(140) 즉, 제 1 및 제 2 박막(110,120) 사이에 개재되어도 도전율에 영향을 미치지 않는다.
도 5는 루테늄으로 된 제 1 박막을 증착한 후, AES 방식으로 하부 전극을 성분 분석한 그래프이다. 도 5에 의하면, 루테늄(Ru)으로 된 제 1 박막과 티타늄 질화막(TiN)으로 된 콘택 플러그의 계면에 약 10% 정도의 산소 농도를 갖는 티타늄 산화막(TiO2:티타늄 질화막- 콘택 플러그 표면에 발생된 산화막)이 존재한다.
한편, 도 6은 산소 블록킹막인 탄탈륨 산화 박막을 증착한 후, AES 방식으로 하부 전극을 성분 분석한 그래프이다. 도 6에 의하면, 탄탈륨 산화 박막의 증착으로, 루테늄(Ru)으로 된 제 1 박막과 티타늄 질화막(TiN)으로 된 콘택 플러그의 계면에 산소 농도가 거의 0%에 가깝게 감소됨을 알 수 있다. 이는 탄탈륨 산화 박막(120)의 개재로, 제 1 박막(110)내에 잔류하는 산소들은 탄탈륨 산화 박막(120)에 흡착되고, 제 2 박막(130)내에 잔류하는 산소 역시 탄탈륨 산화 박막(120)에 의하여 흡착 또는 확산이 차단되었음을 예측할 수 있다.
도 7은 본 발명에 따른 하부 전극의 SEM 사진으로서, 도 7에 의하면, 루테늄으로 된 하부 전극의 제 1 박막(110)과 티타늄 질화막으로 된 콘택 플러그(100) 사이에 산화막이 거의 발생되지 않음을 알 수 있다.
(실시예 2)
도 8a 내지 도 8d는 본 발명의 반도체 메모리 장치의 제조방법을 각 공정별로 나타낸 단면도이다.
도 8a를 참조하여, 반도체 기판(200), 예컨데, MOS 트랜지스터, 비트 라인 및 절연막등이 형성되어 있는 실리콘 기판이 제공된다. 반도체 기판(100) 상부에 층간 절연막(110)을 형성한다. 층간 절연막(110)은 예컨데 실리콘 산화막 계열의 절연막 혹은 평탄화 성분을 포함하는 절연막일 수 있다. 이어서, 반도체 기판(100)의 소정 부분, 예컨데, MOS 트랜지스터의 소오스, 또는 상기 소오스와 전기적으로 연결된 도전체가 노출되도록 층간 절연막을 식각하여 콘택홀을 형성한다. 다음, 콘택홀 내부가 채워지도록 공지의 방식으로 콘택 플러그(215)를 형성한다. 본 실시예에서의 콘택 플러그(215)는 티타늄 질화막으로 형성한다. 층간 절연막(210) 및 콘택 플러그(215) 상부에 몰드 산화막(220)을 소정 두께로 형성한다. 몰드 산화막(220)은 하부 전극의 높이를 결정하는 막으로서, 용량을 고려하여 적절한 두께로 형성한다. 몰드 산화막(220) 내부에는 소정의 식각 저지막이 구비될 수 있다. 이때, 몰드 산화막(220)은 예컨데 TEOS막으로 형성될 수 있고, 식각 저지막(도시되지 않음)은 SiN막으로 형성될 수 있다. 그후, 콘택 플러그(215)가 노출되도록 몰드 산화막(220)을 소정 부분 식각하여, 하부 전극 예정 영역(225)을 형성한다. 바람직하게는, 하부 전극 예정 영역(225)은 콘택 플러그(215)보다 큰 폭을 갖는다.
도 8b에 도시된 바와 같이, 하부 전극 영역(225) 및 몰드 산화막(220) 상부에 제 1 루테늄 박막(232)을 소정 두께, 예컨데 100 내지 200Å 정도로 증착한다. 제 1 루테늄 박막(232)의 증착시 산소가 제공되며, 이 산소의 대부분이 증착 공정에 참여하며, 극소량이 제 1 루테늄 박막(232) 내부에 축적될 수 있다.
그후, 제 1 루테늄 박막(232) 표면에 탄탈륨 산화 박막을 형성하기 위한 제 1 전처리 공정을 진행한다. 제 1 전처리 공정은 비교적 저온에 해당하는 430℃ 내지 460℃의 온도에서 진행한다. 이어서, 제 1 루테늄 박막(232) 상부에 탄탈륨 산화 박막(234)을 소정 두께, 예컨데, 10 내지 50Å 정도로 증착한다. 탄탈륨 산화 박막(234)은 산소가 제공됨이 없이 질소 분위기에서 증착한다. 또한, 탄탈륨 산화 박막(234)은 질소 분위기하에서 전처리 및 증착이 진행되었으므로, 누설율이 높아 하부 전극의 도전 특성에 영향을 미치지 않는다.
다음, 탄탈륨 산화 박막(234) 상부에 제 2 루테늄 박막(236)을 증착한다. 제 2 루테늄 박막(236)은 제 1 루테늄 박막(234)과 마찬가지로 100 내지 200Å 두께로 증착될 수 있다. 이때, 제 2 루테늄 박막(236) 형성시 일부 산소가 발생될 수 있으며, 이렇게 발생된 산소(잉여분)는 제 2 루테늄 박막(236) 내부에 잔류한다.
그후, 도 8c를 참조하여, 제 2 루테늄 박막(236) 상부에 하부 전극 예정 영역(225)이 충분히 매립되도록 희생 산화막(도시되지 않음)을 증착한다. 그후, 희생 산화막, 제 2 루테늄 박막(236), 탄탈륨 산화 박막(234) 및 제 1 루테늄 박막(232)을 몰드 산화막(220) 표면이 노출되도록 화학적 기계적 연마하여, 노드 분리된 하부 전극(230)이 형성된다. 그후, 희생 산화막을 선택적으로 제거한다. 이때, 경우에 따라 몰드 산화막(220)을 제거할 수 있다.
그후, 유전막을 형성하기 위한 공정 분위기를 조성하기 위하여, 반도체 기판 결과물을 제 2 전처리 한다. 상술한 실시예 1의 제 1 전처리 공정과 마찬가지로, 예컨데, 430℃ 내지 460℃의 온도 및 산소 가스 분위기에서 진행된다. 이때, 공급되는 산소 역시 하부 전극(140)의 제 2 박막(130)에 잔류할 수 있다. 다음, 도 8d에 도시된 바와 같이, 하부 전극(230) 및 몰드 산화막(220) 상부에 유전막(240)을 증착한다. 유전막(240)으로는 상기 실시예 1에서 설명된 고유전막 및 강유전막이 사용될 수 있으며, 본 실시예에서는 예컨데 탄탈륨 산화막(TaO)이 유전막으로 사용된다. 그후, 탄탈륨 산화막으로 된 유전막(240)의 유전율을 향상시키기 위하여 650℃ 내지 700℃의 온도에서 결정화 공정을 진행한다. 이때, 고온의 결정화 공정으로 인하여, 제 2 루테늄 박막(236)내의 잔류하는 산소가 확산되어질 수 있으나, 상기 탄탈륨 산화 박막(234)에 의하여 콘택 플러그(215)로의 확산이 차단된다. 더불어, 상기 고온의 결정화 공정시 제 1 루테늄 박막(232)에 잔류할 수 있는 산소 역시 탄탈륨 산화 박막(234)에 흡착될 수 있다. 그후, 상부 전극(250)은 예컨데, 루테늄 금속막으로 형성될 수 있다.
(실시예 3)
본 실시예는 상술한 실시예들과 대부분에 구성에 있어서 거의 유사하며, 산소 블록킹막만의 물성이 상이하다.
본 실시예에서는 하부 전극내에 개재되는 산소 블록킹막으로서 산소가 결여된 티타늄 산화막(TiO2)이 이용된다. 즉, 본 실시예의 티타늄 산화막 역시 산소 가스를 공급이 차단된 상태, 예컨데, 질소 분위기에서 전처리 및 증착이 진행된다. 또한, 티타늄 산화막은 탄탈륨 산화막과 마찬가지로 10 내지 50Å 두께로 형성한다.
이와같이, 산소가 결여된 티타늄 산화막으로 산소 블록킹막을 형성하여도 동일한 효과를 거둘 수 있다.
덧붙여, 박막으로 형성되면서, 누설율이 크므로, 하부 전극의 도전 특성에는 영향을 미치지 않는다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 하부 전극 내부에 산소 공급없이 형성된 산소 블록킹막을 형성한다. 이렇게 형성된 산소 블록킹막은 산소가 부족한 상태이므로, 후속의 고온 결정화 공정시 하부 전극내의 잔류하는 산소 원자들이 콘택 플러그쪽으로 확산하는 것을 차단하고 일부 산소를 흡착한다.
이에따라, 콘택 플러그 표면의 산화를 줄일 수 있다. 그러므로, 콘택 플러그와 하부 전극간의 콘택 저항이 개선된다.
또한, 상기 산소 블록킹막은 산소가 공급되지 않는 분위기, 예컨데 질소 분위기에서 전처리 및 증착이 이루어지므로 누설율이 매우 높다. 그러므로, 하부 전극의 도전 특성에 영향을 미치지 않는다.
또한, 본 발명은 상기한 실시예들에 국한되는 것은 아니다. 본 발명에서는 하부 전극의 제 1 및 제 2 박막, 및 상부 전극을 루테늄 금속막으로 형성하였지만, 그 외에도 루테늄 산화막, 백금막등과 같은 귀금속 포함 물질로 형성할 수 있다.
이상 본 발명을 바람직한 실시예를 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판 상부에 형성되는 콘택 플러그;
    상기 콘택 플러그와 콘택되는 하부 전극;
    상기 하부 전극 상부에 형성되는 유전막; 및
    상기 유전막 상부에 형성되는 상부 전극을 포함하며,
    상기 하부 전극은 제 1 박막, 산소 블록킹막 및 제 2 박막으로 구성되는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 하부 전극의 제 1 또는 제 2 박막, 또는 상부 전극은 루테늄, 루테늄 산화막 및 백금과 같은 귀금속 포함 물질 중 선택되는 하나인 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 2 항에 있어서, 상기 제 1 및 제 2 박막은 동일한 물질인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제 1 항에 있어서, 상기 산소 블록킹막은 산소가 결여된 탄탈륨 산화막(TaO)인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제 1 항에 있어서, 상기 산소 블록킹막은 산소가 결여된 티타늄 산화막(TiO2)인 것을 특징으로 하는 반도체 메모리 소자.
  6. 제 4 항 또는 제 5 항에 있어서, 상기 산소 블록킹막은 10 내지 50Å의 두께를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제 1 항에 있어서, 상기 콘택 플러그는 티타늄 질화막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제 1 항에 있어서, 상기 유전막은 TaO, AlO, HfO, ZrO 및 TiO와 같은 고유전막 및 PZT(Pb(Zr1-xTix)O3), SBT(StxBiyTiOx), BST(BaSrTiO3), STO(SrTiO3) 및 BTO(BaTiO3)와 같은 강유전막 중 선택되는 하나의 막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
  9. 반도체 기판상에 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그 상부에 제 1 박막을 증착하는 단계;
    상기 제 1 박막 상부에 산소 블록킹막을 증착하는 단계;
    상기 산소 블록킹막 상부에 제 2 박막을 증착하여, 하부 전극을 형성하는 단계;
    상기 하부 전극 상부에 유전막을 형성하는 단계; 및
    상기 유전막 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 산소 블록킹막은 탄탈륨 산화막(TaO)으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제 9 항에 있어서, 상기 산소 블록킹막은 티타늄 산화막(TiO2)으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 산소 블록킹막을 형성하는 단계는,
    상기 반도체 기판 결과물 표면을 전처리 하는 단계; 및
    상기 전처리된 반도체 기판 결과물 상에 산소 블록킹막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  13. 제 12 항에 있어서, 상기 전처리 단계 및 산소 블록킹막을 증착하는 단계는모두 산소 가스가 배제된 상태에서 진행되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  14. 제 13 항에 있어서, 상기 전처리 단계 및 산소 블록킹막을 증착하는 단계는 각각 질소 가스 분위기에서 진행되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 전처리 단계는 약 430℃ 내지 460℃의 온도에서 진행하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  16. 제 9 항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 반도체 기판 결과물 표면을 전처리하는 단계;
    상기 전처리된 반도체 기판 결과물 표면에 유전막을 증착하는 단계; 및
    상기 유전막을 결정화시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  17. 제 16 항에 있어서, 상기 전처리 단계 및 상기 유전막 결정화 단계는 산소 분위기에서 진행되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  18. 제 17 항에 있어서, 상기 전처리 단계는 430℃ 내지 460℃의 온도에서 진행되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  19. 제 17 항에 있어서, 상기 결정화 단계는 650℃ 내지 700℃의 온도에서 진행되는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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