KR19980063403A - 강유전체 커패시터 및 다른 커패시터 구조체를 위한 고온전극-배리어 - Google Patents

강유전체 커패시터 및 다른 커패시터 구조체를 위한 고온전극-배리어 Download PDF

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Abstract

실리콘 또는 기타 기판용 커패시터는 다층 전극 구조를 갖는다. 바람직한 형태로는, 기판 위에 위치한 하부 전극이 Pt-Rh-Ox의 하부층, Pt-Rh의 중간층 및 Pt-Rh-Ox의 상부층을 갖는다. PZT(또는 기타 재료)와 같은 강유전체 재료는 하부전극에 위치한다. 바람직하게는 하부 전극과 조성이 동일한 상부 전극은 하부 전극으로부터 강유전체의 반대쪽에 위치한다.

Description

강유전체 커패시터 및 다른 커패시터 구조체를 위한 고온전극-배리어
본 발명은 강유전체 커패시터 및 메모리 소자 분야, 및 특히 이들 소자에 적용가능한 전층된 전극 구조에 관한 것이다.
강유전체 커패시터는 비휘발성 메모리의 잠재적 재료로서 상당한 관심을 끌고 있다. 기대되는 이점은 예컨대 플래쉬 EEPROMS와 비하여 빠른 읽기/쓰기 속도 및 사이클 용량, 및 낮은 전압을 요구한다. 연구자들은 이전에 5㎛ 강유전체 메모리 셀 기술을 개발하였으며, 및 심지어 더 작은 메모리 셀을 제조하였다. S.오니쉬(Onishi) 등의 A Half-Micron Ferroelectric Memory Cell Technology with Stacked Capacitor Structure, IEDM Digest of Technical Papers, 843페이지(1996년); 및 K.쇼지(Shoji) 등의 A 7.03㎛2Vcc/2-plate Nonvolatile DRAM Cell With a Pt/PZT/Pt/TiN Capacitor Patterned by One-Mask Dry Etching, VLSI Tech. Symp. Digest of Technical Papers, 28페이지(1996년)를 참조한다(이들 문헌의 내용은 참고 문헌으로 포함하였다). 이들 메모리 셀은 커패시터 하부 전극에 Pt/TiN/Ti 폴리실리콘 플러그 구조를 사용하였다. 이 구조의 큰 단점은 TiN 표면의 산화와 TiN으로부터 백금의 벗겨짐 현상이었다. 이 현상은 산소가 백금층을 통하여 TiN 표면으로 투과한 결과로써 고온에서 강유전체 막이 형성되는 동안에 발생한다. PZT(납 지르코네이트 티타네이트) 또는 SrBi2Ta2O9(SBT)와 같은 확실한 강유전체 막을 수득하기 위하여 약 600∼700℃ 보다 높은 온도(본 명세서의 고온)가 요구되기 때문에, 매우 안정된 강유전체 구조의 개발이 향상된 강유전체 메모리를 얻는데 있어서 중요한 문제이다.
백금(Pt)의 우수한 도전성, 열 및 화학적 안정성, 및 강유전체층과의 우수한 접착성 때문에, 백금은 박막 전극의 중요한 재료였다. 그러나, 백금은 아주 저온(약 400℃ 미만)에서 실리콘과 반응하여 규화물층을 형성한다. 따라서, 규화물 형성 및 연이온 강유전체층으로의 실리콘 확산을 막기 위하여, SiO2배리어층을 백금 전극과 실리콘 기판 사이에 배치할 필요가 있다. SiO2층 이외에, 백금과 SiO2층 사이의 접착을 향상시키기 위하여 부수적으로 티탄층이 사용되었다. 그러나 티탄중간층이 있어도, 백금과 실리콘의 열팽창율이 서로 다르기 때문에, 이들을 고온처리하는 동안 힐록 같은 행태가 백금막표면에서 흔히 관찰된다. 이들 힐록은 아주 클 수 있으며(약 50∼100nm), 강유전체 막의 특성에 매우 해로울 수 있다. 또한, 백금 전극을 갖는 PZT 커패시터는 스위칭 사이클, 즉 분극 피로를 증가시킴에 따라 스위칭 전하에 있어서 점진적인 감소를 나타낸다는 것이 공지되어 있다. 이러한 피로는 다른 이유 중에서 PZT/백금 계면에서 공간 전하의 축적에 의한 도메인 피닝에 기인한다. 백금 전극을 도전성 산화물 전극, 즉 RuO2, La1-xSrxO3(LSCO), YBa2, Cu3O7-x(YBCO) 등으로의 교환은 상기 문제를 어느 정도 최소화사키는데 기여하였다. 이러한 개선은 PZT/산화물 계면에서 전화 결함의 생성 감소 및 PZT와 조하되는 더 나은 일 함수에 기인하였다. 그러나, 산화물 전극/PZT 커패시터는 백금/PZT 커패시터와 비교하여 누설 전류를 크게 증가시켰다.
다층 도전성 산화물/금속 전극은 피로뿐만 아니라 PZT 박막에 대한 누설 전류 특성을 동시에 개선시키기 위하여 연구되었다. 이전의 연구에서는 LSCO/Pt, RuO2/Pt , 및 IrO2/Ir이 피로 및 누설 전류 특성을 감소시킬 것으로 생각되었다. 그러나, 누설 전류치가 백금보다 여전히 높으며, 이는 개선되어야 한다. 분극은 몇몇 경우에 있어서 불량하였다.
메모리용 전극 시스템은 전기적 및 강유전 특성을 가져야 한다. 또한, 전극은 메모리 셀 구조의 설계 내에 집적될 수 있어야 한다. 특히, 대용량 집적은 커패시터의 전극이 하나의 트랜지스터-하나의 커패시터 단일 메모리 셀 내의 트랜지스터의 소스/드레인과 전기적으로 직접 접촉해야함을 필요로 한다. 이러한 전극이 갖추어야할 요건은 하기와 같다:
* 고온에서 산화성 분위기에 노출된 후 전기 전도성을 지녀야 한다.
* 강유전체 막의 산소/이동성 성분이 하부 기판으로 확산되지 않도록 해야 하며 이로써 트랜지스터의 전기적 특성을 유지해야 한다.
* 처리 도중에 실리콘이 전극 표면으로 확산되지 않도록 해야한다.
* 고온 처리 중에 기판뿐만 아니라 강유전체와의 상호작용(반응)이 없어야 한다.
백금 전극과 도전성 산화물/금속 전극은 상기 요건을 하나로 충족시키지 못하므로 이런 구성으로는 효과적으로 사용될 수 없다. NVRAM 셀 구조용 Pt/TiN/Ti/ 폴리실리콘 플러그와 접합된 BST 및 DRAM용 RuO2/TiN와 접합된 BST와 같은 고 유전체 재료, 및 PZT와 SBT를 사용한 강유전체 시스템이 연구되었다. 그러나, 고온 처리 도중에, 예컨대 약 500℃ 이상에서 TiN층이 쉽게 산화되어 전극 저항이 증가하고 백금/TiN층의 응력 상태의 변화로 인해 백금층이 벗겨졌다.
상기(및 기타) 요건을 만족시키는 전극 시스템은 종래 기술에서는 공지되지 않았다. 본 발명은 이러한 소자를 제공하며, 당업계에서 큰 진보이다.
[발명의 요약]
본 발명은 특히 강유전체 메모리 및 DRAM, 뿐만 아니라 다른 용도로 적합한 커패시터이다. 커패시터는 기판 예컨대 실리콘 위에 형성되며, 트랜지스터의 소스/드레인과 전기적으로 접촉되어 소자의 대용량 집적 메모리 셀을 형성할 수 있다.
한 가지 구체예로는, 하부 전극 구조는 기판과 강유전체(또는 다른 커패시터 유전체) 사이에 전극 및 확산 배리어를 함께 형성하는 세 개의 층으로 구성되어 있다. (기판에 가장 가까운)하부층은 Pt-Rh-Ox형태의 금속 산화물이다. 중간층은 금속 Pt-Rh 형태이다. (강유전체에 가장 가까운)상부층은 Pt-Rh-Ox형태이다.
강유전체층은 하부 전극 구조 위에 퇴적된다.
상부 전극은 강유전체 위에 퇴적되어 커패시터를 완성한다. 바람직하게는, 상부 전극이 하부 전극과 동일하게 형성된다. 즉, Pt-Rh-Ox층이 강유전체 위에 직접 형성된다. Pt-Rh층은 그 위에 형성된다. 다시 그 위에 Pt-Rh-Ox층이 형성되어 커패시터 구조를 완성한다.
하기 설명된 다른 구체예도 본 발명의 범주에 속한다.
이 소자는 바람직하게는 하기에 설명된 바와 같이 RF 스퍼터링에 의해 형성된다. 그러나, 이 소자는 예컨대 화학적 증착 또는 졸-겔 또는 물리적 증착법을 포함하는 임의의 퇴적 기술에 의해 형성된다.
본 발명에 따른 커패시터는 우수한 강유전성 및 피로 특성을 갖는다. 또한, 전극은 높은 처리 온도, 예컨대 700℃ 이하에서도 강유전체와 기판 사이에서 우수한 배리어로서 작용한다.
본 발명은 주로 강유전체 메모리 내의 커패시터로서 유용한 소자 구조이며, 특히 커패시터 전극이 폴리실리콘 플러그를 통하여 트랜지스터의 소스/드레인과 전기적으로 직접 접촉하는 형태이다. 종래의 소자는 분리된 전극과 4 또는 5개의 상이한 층의 퇴적을 필요로 하는 확산 배리어층을 사용하였다.
도 1a는 종래의 설계에 따른 기판 상의 하부 전극 및 강유전체 커패시터의 도면이다.
도 1b는 본 발명의 형태에 따른 기판 상의 하부 전극 및 강유전체 커패시터의 도면이다.
도 1c는 도 1b에 상부 전극이 추가된 도면이다.
도 2는 본 발명에 따른 전극 및 기판 상의 백금막에 대한 RBS 스펙트럼 그래프이다.
도 3은 어닐링 후, 본 발명에 따른 전극 배리어 및 기판에 부착된 강유전체(PZT)막의 XRD 패턴이다.
도 4a는 본 발명에 따른 커패시터의 히스테리시스 곡선이다.
도 4b는 본 발명에 따른 커패시터의 피로도이다.
도 5는 본 발명에 따른 커패시터의 두 극성에 대한 인가 전압 대 직류 누설 전류의 도면이다.
도 6은 본 발명에 따른 일반적인 커패시터 구조를 나타내는 도면이다.
도 7은 본 발명에 따른 상부 전극의 도면이다.
예컨대, 도 1a의 종래 소자는 분리된 전극과 확산층을 갖는다. 규화물(TiSi2또는 TaSi2)층(10)은 폴리실리콘 플러그(8) 위에 퇴적된다. Ti2O(또는 Ta)층은 규화물층(10) 위에 퇴적된다. TiN층(30)은 층(20) 위에 퇴적된다. 백금층(40)은 층(30) 위에 퇴적된다. RuO2(LSCO 또는 IrCO2)층(50)은 층(40) 위에 퇴적된다. 층(20)∼(50)은 하부 전극 구조를 형성하고, 그 위에 강유전체 재료 예컨대 PZT(60)이 퇴적된다. 본 명세서에서 사용된 바와 같이, PZT는 도핑되지 않거나 또는 Pb, Zi 및 Ti를 도핑하는 것을 포함하는 임의의 도핑된 변형체를 포함한다. 이 장치는 기판에 내장되거나 또는 소자 내에 집적될 수 있다. 백금층(40) 및 RuO2층(50)은 PZT 강유전체 커패시터의 분해 특성을 개선시키는 금속 및 도전성 산화물이다. TiSi2층(10), Ti층(20) 및 TiN층(30)은 확산 배리어를 형성한다. 전반적인 소자는 비교적 복잡하고, 4 또는 5개의 상이한 층의 퇴적을 요구하므로, 이런 설계는 확산, 내산화 및 접착 문제를 야기한다. 이러한 복합성 때문에, 이 소자는 약 500℃ 이상의 처리 온도에서 접착 문제 및 TiN층(30)의 산화 문제를 갖는다.
본 발명에 따른 하부 전극 소자는 도 1b와 같다. 전극은 3층 구조 Pt-Rh-Ox/Pt-Rh/Pt-Rh-Ox를 바탕으로 한다. 하부 금속 산화물층 Pt-Rh-Ox(90)은 기판(80) 위에 퇴적된다. 중간 금속층 Pt-Rh(100)은 층(90) 위에 퇴적된다. 상부 금속 산화물층 Pt-Rh-Ox(110)은 중간층(100) 위에 퇴적된다. PZT(120)과 같은 강유전체층은 금속층(110) 위에 퇴적된다. 층(90), (100) 및 (110)이 함께 커패시터 소자의 하부 전극을 형성한다.
상기 소자는 자체의 스퍼터링 단계에서 형성되었다. 하부 산화물층(90)은 아르곤(Ar) 및 산소(O2) 분위기하에서 스퍼터링되었다. 금속층(100)은 순수한 아르곤 내에 스퍼터링되었다. 상부층(110)은 아르곤 및 산소 분위기하에서 스퍼터링되었다. Cooke Vacuum Products사의 RF 스퍼터 시스템이 사용되었다.
직경 2인치, 두께 0.125인치의 Pt-10%Rh 합금이 사용되었다. 전극은 450℃의 기판 온도, 50W(약 16W/in2출력 밀도)의 RF 출력으로 퇴적되었다. 사용된 가스 압력은 순수한 아르곤 스퍼터링인 경우 5mTorr, 아르곤 및 산소 스퍼터링인 경우 7mTorr였다. 아르곤 및 산소 스퍼터링은 아르곤:산소 비율을 20:4sccm으로 일정하게 유지하면서 실시되었다. 퇴적 시간은 하부층(90)인 경우 3분, 중간층(100)인 경우 17분, 및 상부층(110)인 경우 6분이었다. 하부 전극 구조는 단일 결정 n+Si(100)의 기판(80) 위에 퇴적시켰다. 추가적으로, 또 다른 형태는 n+폴리실리콘/SiO2/Si; 및 SiO2/Si의 기판(80)을 사용하여 제조되었다.
기판(80)은 표면 오염 물질을 탈지하여 깨끗이 하였다. 단일 결정 실리콘 및 폴리실리콘 기판 상의 원산화물을 제거하고, 표면은 HF 산 처리에 의해 H-패시베이션화시켰다. 그리고 나서 원산화물 형성을 최소화하기 위하여 기판을 하부 전극 퇴적용 스퍼터실로 즉시 이송하였다. 하부 전극 퇴적에 있어서, MOD에서 유래된 PbZr0.53Ti0.47O3조성의 PZT 막을 금속유기성 전구체로부터 퇴적시켰다. 제조에 관한 상세한 사항은 G.이(Yi) 및 M.세이어(Sayer)의 Ceram Bull., 70, 1173(1991년)을 참조한다. PZT 막의 두께는 스펙트로스코우프 엘립소메트리에 의해 약 3000Å으로 결정되었다. 그리고 나서, 막은 수정관 용광로에서 산소를 공급하면서 30분 동안 650℃에서 어닐링시켜 PZT 막 내에 회티탄석 상의 결정을 얻었다. 다음, 상부 전극을 퇴적시켜 Pt-Rh/Pt-Rh-Ox/Pt-Rh층 구조의 상부 전극을 제조하였다. 더 구체적으로 설명하면, Pt-Rh-Ox층(130)을 강유전체층(120) 위에 퇴적시켰다. 금속 Pt-Rh층(140)을 상기 층(136) 위에 퇴적시켰다. 마지막으로, 상부 Pt-Rh-Ox층(150)을 상기 층(140) 위에 퇴적시켰다. 상부 전극은 층(130) 내지 (150)을 포함한다. 상부 전극은, 비록 다른 조건을 사용할 수 있지만, 하부 전극과 동일한 증착 조건하에서 퇴적시켰다. 이어, 이 구조를 600℃에서 30분 동안 어닐링시켰다. 상부 전극은 약 3.0×10-4㎝였다.
전극막의 조성 및 두께는 러더포드 백스캐터링 스펙트로스코우피(RBS)를 사용하여 측정하였다. PZT 막의 상 형성 및 배향은 X-선 회절법(XRD)을 사용하여 조사하였다. 막의 형태는 원자력 현미경(AFM)를 사용하여 검사하였다. 커패시터 구조의 강유전체 특성(히스테리시스 및 피로)은 Radian Technologies of Albuquerque사(뉴멕시코 주 소재)의 RT66A 강유전체 검사기를 사용하여 측정하였다. 직류 누설 전류는 프로그래밍이 가능한 전위계 Kiethley 617을 사용하여 측정하였다. 전위계는 인가된 전압의 함수로서 정상 상태 누설 전류를 측정하도록 프로그래밍되었다.
SiO2/Si 위에 퇴적된 전극막에 대한 RBS를 측정한 결과, 반응성 스퍼터링에 의해 표면(즉, 상부 전극의 상부층) 및 전극/기판 계면(즉, 하부 전극의 하부층)에서 산화물층이 형성되었음을 확인하였다. 전극 각 층의 구성은 시뮬레이션 프로그램을 사용한 이론적 스펙트럼과 실험 스펙트럼이 거의 합치되도록 하여 결정하였다. RBS 시뮬레이션의 결과, 퇴적된 막 내에 3개의 뚜렷한 층이 있음을 확인하였다. SiO2층에 인접한 하부층은 Pt:Rh:0=66:14:20의 원자 조성을 갖는 산화물층이다. 중간층은 Pt:Rh=87:13의 조성을 갖는 금속층이다. 상부 산화물층은 Pt:Rh:0=50:20:30의 조성을 갖는 산화물층이다. 상기 퇴적 시간에 대한 하부층, 중간층 및 상부층의 두께는 각각 15nm, 50nm 및 30nm로 측정되었다.
순수한 아르곤 분위기하에서 퇴적된 중간 금속층은 목적한 바의 로듐 함량 10% 보다 더 많은 13%를 함유하였으며, 이는 백금보다 로듐의 스퍼터링이 더 선호되기 때문으로 여겨진다. 얻어진 조성을 바탕으로는, 막이 산화물 막 또는 금속과 산화물 성분의 혼합물과 완전히 혼합되었는지의 여부가 확인되지 않았다. 로듐 및 백금 모두 도전성 산화물(RhOx및 PtO2)을 형성하였지만, 로듐이 산호에 대한 친화도가 더 높아서 백금에 비하여 더 많이 산화되기 쉽다. 이것은 우리의 경우에서 관찰된 바와 같이 금속층과 비교하여 산화물층의 로듐을 우선적으로 분리시킬 수 있다. 4점 프로브를 사용하여 측정된 다층 전극-배리어 막의 저항은 18∼24μΩ-㎝였으며, 이는 다층 전극이 금속성 막과 필적하는 저항성을 가짐을 나타낸다.
도 2는 산소를 공급하면서 700℃에서 60분 동안 어닐링시킨 후 n+Si 기판상의 다층 전극막 및 백금막의 RBS 스펙트럼은 나타낸다. 이 결과는 Pt/Si 경우(백금 및 실리콘 끝이 모두 크게 이동하였다)에 비하여 Pt-Rh와 Si 사이에 현저한 확산이 없음을 분명히 보여준다. 이것은 Pt-Rh-Ox층이 700℃ 이상의 처리 온도에서 효과적인 확산/반응 배리어로 작용함을 나타낸다. 퇴적된 전극막의 XRD 분석은 이들 퇴적 조건하에서 형성된 결정 Pt-Rh 전극 구조를 나타낸다. 650℃에서 어닐링시킨 후, 실리콘 기판 위에 퇴적된 다층 전극막의 XRD 데이타는 Pt/Rh 규화물에 상응하는 백금에 비하여 새로운 피이크를 나타내지 않았으며, 이는 Pt-Rh-Ox층의 배리어 효과를 입증하는 것이다. AFM을 사용하여 전극을 형태학적으로 검사하면, 전극이 약 400Å의 평균 입경을 갖는 미세 과립 구조를 가짐을 알 수 있었다. 또한, 650℃에서 어닐링시킨 후에도 이들 전극에서 힐록 형성이 관찰되지 않았으며 AFM 데이터로부터 측정된 평균 표면 거칠기(Ra)는 단지 0.68nm였다. 도 3은 하부 전극/Si(100) 구조 위에 퇴적되고 650℃, 산소 분위기하에서 30분 동안 어닐링된 PZT 막의 XRD 패턴을 나타낸다. XRD 패턴으로부터 관찰된 바와 같이, 이들 막은 강유전체 회티탄석 위에서 우세하게 결정화되는 것으로 보인다. 피로클로르 상의 피이크가 없는 것은 남아있는 피로클로르 상이 XRD 기술의 탐지기능한 한계 내에 있음을 의미한다. 이들 막은 바람직한 배향을 갖지 않은 것으로 보인다. PZT 막은 AFM 마이크로그래프로부터 관찰된 바와 같이 약 800Å의 평균 입경을 갖는다.
단지 0.31nm의 평균 거칠기 Ra값을 갖는 PZT 막의 우수한 부드러움이 하부 전극(Ra=0.62nm)의 부드럽고 미세한 분말 조직에 기인한다는 사실을 주목하는 것은 중요하다. 이와 비교하여, 백금 전극 위에 퇴적된 막은 훨씬 더 거친 경향이 있으며 더 큰 입자 크기, 에컨대 1000Å 이상을 갖는다. 이것은 하부 백금 전극의 더 큰 입자 크기와 힐록 형성 때문이다. J.O. 올로월프(Olowolfe) 등의 J. App. Phy., 73, 1764(199년)을 참조한다. 따라서, 본 발명에 따른 다층 전극은 더 얇은 PZT 막용으로 사용될 때 백금 전극에 비하여 더 우수한 이점을 갖는다.
도 4a 및 4b는 650℃, 산소 분위기하에서 30분 동안 어닐링된 n+Si(100) 기판 위에 직접 퇴적된 본 발명에 따른 상부 전극/PZT/하부 전극 구조의 전형적인 히스테리시스 곡선 및 피로 작용을 나타낸다. 이들 검사 구조물에 대한 히스테리시스 루프는 잘 포화되어 있으며, 약 16 μC/㎠의 잔류 분극(Pr)값을 나타낸다. 이들 보자력장(Ec)도 또한 30∼40 ㎸/㎝의 낮은 범위를 갖는다. n+폴리실리콘/SiO2/Si 및 SiO2/Si 구조 위에 퇴적된 커패시터의 Pr 및 Ec값의 범위는 동일하다. 다층 전극 위에 퇴적된 PZT 막의 Pr값은 PZT의 더 작은 입자 크기로 인해 백금 전극 위에 퇴적된 막 보다 더 낮다.
진폭 ±5V, 주파수 500㎑의 구형파를 외부로 발생시켜 피로 검사를 실시하였다. 도 4b는 커패시터에 인가된 log 사이클에 대한 함수로서 스위칭형 및 비-스위치형 전하의 도면이다. 피로 검사의 결과, 1011사이클 이하까지는 큰 피로(5% 미만의 분극)가 없음을 알 수 있다.
도 5는 n+Si(100) 기판 상의 검사 구조물에 대하여, 인가된 전압 및 극성(상부 전극+ 또는 하부 전극-)에 대한 직류 누설 전류의 의존도를 나타낸다. 누설 전류는 100 ㎸/㎝의 인가된 전압에 대하여 매우 조금 증가하였으며, 이어 500 ㎸/㎝의 인가된 전압에 대하여는 선형적으로 증가하였다(log J대 E1/2의 존도). 이 행동은 풀-프랭켈(Poole-Frankel) 또는 쇼트키(Schottky) 배리어 조절형 메카니즘을 가르킨다. 그러나, 측정 중의 분극 변화에 대한 누설 전류의 상이한 값은 쇼트키 배리어가 우세한 누설 전류 메카니즘임을 의미한다. 100 ㎸/㎝(3V)의 인가된 전압에서 누설 전류는 2×10-8A/㎠의 낮은 값을 가지며 백금 전극 상의 PZT에 필적한다.
요약하면, Pt-Rh-Ox/Pt-Rh/Pt-Rh-Ox다층 전극-배리어를 갖는 강유전체 검사 커패시터는 우수한 강유전성 및 피로 특성을 갖는 몇몇 기판 위에 퇴적되었다. 다층 전극 구조는 700℃ 이하의 높은 처리 온도에서 강유전체 막과 실리콘 기판 사이에서 우수한 배리어로서 작용하며 또한 이들 커패시터의 분해 특성을 크게 개선시킨다. 다층 전극 구조의 배리어 특성은 집적된 강유전체(예컨대 PZT, SBT) 커패시터, 및 또한 고유전 상수의 상유전체 커패시터가 대용량 집적 메모리 셀 구조에 사용되는 것을 가능하게 할 것이다.
따라서, 상기 소자는 우수한 결과를 갖도록 제조되었으며, 본 발명은 상기 구체적인 조성물보다는 더 넓은 범위이다. 일반적인 커패시터 소자는 도 6에 도식적으로 나타냈다. 커패시터는 기판(200) 위에 형성되어 있다. 기판(200)이 커패시터 제조용으로 적합한 재료이지만, 특히 바람직한 기판은 실리콘, 게르마늄, GaAs, 및 기타 반도체이다. 금속 산화물층(210)은 기판(200) 위에 형성되어 있다. 금속 산화물층(210)이 임의의 금속 산화물일 수 있지만, 한 구체예에서 전이금속의 산화물이 가장 바람직하다. 특히, 전이 금속, Pd, Pt, Ir, Rh 및 Ru가 바람직하다. 은(Ag)도 또한 바람직한 금속이다. 본 명세서에서, 금속이란 용어는 단일 원소 화합물 뿐만 아니라, 다중 금속을 포함하는 합금 또는 기타 조성물을 포함하며; 합금이란 용어는 때때로 의미를 분명히 하기 위하여 사용되며 본래의 의미를 바꾸지는 않는다. 금속층(220)은 금속 산화물층(210) 위에 퇴적된다. 층(200)의 금속은 층(210)의 산화물 형태의 금속과 동일한 종류이며; 따라서 상기 설명한 바와 같이 동일한 금속이 바람직하다. 유전층(230)은 금속층(220) 위에 형성된다. 유전층(230)은 강유전체(예컨대 PZT 및 SBT), 또는 고 유전체 재료(예컨대 BST)가 바람직하다. 층(210) 및 (220)은 함께 하부 전극을 형성한다.
상부 전극(240)은 유전체(230) 위에 형성된다. 바람직하게는, 상부 전극(240)이 하부 전극과 동일한 금속 산화물 및 금속을 구조를 갖는다. 따라서, 금속층(242)는 유전체(230) 위에 형성되며, 금속층(242) 위에 금속 산화물층(244)가 형성된다(도 7 참조). 그러나, 상이한 상부 전극이 사용될 수 있다.
유전체(230)이 PZT인 경우에 특히 유용한 중간 금속 산화물층(본 명세서에서는 도식화하지 않음)이 피로를 방지하기 위하여 사용될 수 있다. 따라서, 금속 산화물층은 금속층(220)과 유전체(230) 사이에 형성된다. 이 경우, 상부 전극의 추가 성분을 형성하는 또 다른 금속 산화물층이 유전체(230) 위에 직접 형성되는 것이 바람직하다.
상기 커패시터 구조는 FRAMS(비휘발성 메모리) 및 DRAMS용으로 특히 유용하다. FRAMS에 대하여, 하기 화합물이 바람직한 유전체이다:
PbZr1-xTixO3(도핑 및 비도핑 변형체를 포함하는); SrBi2Ta1-xNbxO9, 및 고형 용액; 기타 강유전체.
DRAMS에 대하여는, 하기 화합물이 바람직한 유전체이다:
Sr1-xBaxTiO3; BaBi2Ta2O9; 기타 고유전 상수의 재료.

Claims (29)

  1. 하부 전극이 금속 산화물층 및 그 위의 금속층을 포함하고; 금속 산화물이 기판 위에 형성되고; 금속 산화물이 금속층과 동일한 종류의 금속을 포함하는; 기판 위에 형성된 하부 전극, 상부 전극 및 하부 및 상부 전극 사이에 샌드위치된 유전체를 포함하는 커패시터.
  2. 제1항에 있어서, 금속이 Pt, Ir, Rh, Ag 및 이들의 합금으로 구성된 군으로 부터 선택된 커패시터.
  3. 제1항에 있어서, 상기 금속층 및 상기 유전체 사이에 샌드위치된 제2금속 산화물층을 추가로 포함하는 커패시터.
  4. 제3항에 있어서, 유전체가 PZT를 포함하는 커패시터.
  5. 제1항에 있어서, 상부 전극이 금속층 및 이 상부 전극 금속층 위에 형성된 금속 산화물층을 포함하는 커패시터.
  6. 하부 전극이 Pt-Rh-Ox의 제1층, Pt-Rh의 제2층 및 Pt-Rh-Ox의 제3층을 포함하고, 제3층이 유전체에 인접하는, 기판 위에 형성된 하부 전극, 상부 전극 및 하부 및 상부 전극 사이에 샌드위치된 유전체를 포함하는 커패시터.
  7. 제6항에 있어서, 유전체가 강유전체인 커패시터.
  8. 제7항에 있어서, 상기 전극이 Pt-Rh-Ox의 제1층, Pt-Rh의 제2층 및 Pt-Rh-Ox의 제3층을 포함하고, 제1층이 유전체에 인접하는 커패시터.
  9. 제6항에 있어서, 하부 전극의 제1층의 두께가 약 15nm이고, 하부 전극의 제2층의 두께가 약 50nm이고, 및 하부 전극의 제3층의 두께가 약 30nm인 커패시터.
  10. 제6항에 있어서, 하부 전극의 제1층이 약 Pt-13%Ph인 커패시터.
  11. 제6항에 있어서, 하부 전극의 제1층이 Pt:Rh:0=66:14:20의 원자 조성을 갖고; 제2층이 Pt:Rh=약 87:13의 원자 조성을 갖고; 및 제3층이 Pt:Rh:0=약 50:20:30의 원자 조성을 갖는 커패시터.
  12. 제6항에 있어서, 기판이 하나 이상의 실리콘, 게르마늄, GaAs, 또는 다른 반도체를 포함하는 커패시터.
  13. 제12항에 있어서, 기판이 n+Si(100), n+폴리실리콘/SiO2/Si 및 SiO2/Si로 구성된 군으로부터 선택되는 커패시터.
  14. (a) 기판 위에 제1층 Pt-Rh-Ox를 퇴적하는 공정;
    (b) 상기 제1층 위에 제2층 Pt-Rh를 퇴적하는 공정;
    (c) 상기 제2층 위에 제3층 Pt-Rh-Ox를 퇴적시켜 제1층, 제2층 및 제3층이 하부 전극을 형성하도록 하는 공정;
    (d) 상기 제3층 위에 유전체를 퇴적하는 공정; 및
    (e) 상기 하부 전극 위에 상부 전극을 퇴적하는 공정을 포함하는, 강유전체 소자를 제조하는 방법.
  15. 제14항에 있어서, 단계 (a), (b) 및 (c)가 RF 스퍼터링에 의해 실시되는 방법.
  16. 제15항에 있어서, 제1층이 아르곤+산소(O2) 분위기에서 스퍼터링되고, 제2층이 아르곤 분위기하에서 스퍼터링되고, 제3층이 아르곤+산소 분위기하에서 스퍼터링되는 방법.
  17. 제16항에 있어서, 아르곤 분위기가 약 5mTorr의 기체 압력을 갖고, 아르곤 및 산소 분위기가 약 7mTorr의 기체 압력을 갖는 방법.
  18. 제17항에 있어서, 아르곤:산소 비율이 약 20:4 sccm으로 일정하게 유지되는 방법.
  19. 제18항에 있어서, 제1층이 약 3분 동안 퇴적되고, 제2층이 약 17분 동안 퇴적되고, 및 제3층이 약 6분 동안 퇴적되는 방법.
  20. 제19항에 있어서, RF 출력 밀도가 약 16W/in2인 방법.
  21. 제20항에 있어서, 기판 온도가 상기 퇴적 단계에서 약 450℃인 방법.
  22. 제21항에 있어서, 상기 커패시터의 어닐링 단계를 추가로 포함하는 방법.
  23. 제22항에 있어서, 상기 어닐링 단계가 약 650℃에서 약 30분 동안 실시되는 방법.
  24. 제23항에 있어서, 어닐링이 500℃ 이상에서 실시되는 방법.
  25. 제14항에 있어서, 제1층이 n+Si(100), n+폴리실리콘/SiO2/Si 및 SiO2/Si로 구성된 군으로부터 선택된 기판 위에 퇴적되는 방법.
  26. (a) 기판 위에 금속 산화물의 제1층을 퇴적하는 공정;
    (b) 상기 제1층 위에 제2금속층을 퇴적시켜 제1층 및 제2층이 하부 전극을 구성하도록 하는 공정;
    (c) 상기 하부 전극 위에 유전체를 퇴적하는 공정; 및
    (d) 상기 하부 전극 위에 상부 전극을 퇴적하는 공정을 포함하는, 강유전체 소자를 제조하는 방법.
  27. 제26항에 있어서, 상기 제2층 위에 금속 산화물층을 퇴적시키는 단계를 단계(c) 전에 추가로 포함하는 방법.
  28. 하부 전극이 금속 산화물층 및 그 위의 금속층을 포함하고; 금속 산화물이 기판 위에 형성되고; 금속 산화물이 금속층과 동일한 종류의 금속을 포함하고; 유전체가 SrBi2Ta1-xNbxO9, 고형 용액, PZT 및 강유전체로 구성된 군으로부터 선택되는; 기판 위에 형성된 하부 전극, 상부 전극 및 하부 및 상부 전극 사이에 샌드위치된 유전체를 갖는 커패시터를 포함하는 FRAM.
  29. 하부 전극이 금속 산화물층 및 그 위의 금속층을 포함하고; 금속 산화물이 기판 위에 형성되고; 금속 산화물이 금속층과 동일한 종류의 금속을 포함하고; 유전체가 Sr1-xBaxTiO3, BaBi2Ta2O9및 고 유전체 재료로 구성된 군으로부터 선택되는; 기판 위에 형성된 하부 전극, 상부 전극 및 하부 및 상부 전극 사이에 샌드위치된 유전체를 갖는 커패시터를 포함하는 DRAM.
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