JP3353833B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP3353833B2
JP3353833B2 JP35440799A JP35440799A JP3353833B2 JP 3353833 B2 JP3353833 B2 JP 3353833B2 JP 35440799 A JP35440799 A JP 35440799A JP 35440799 A JP35440799 A JP 35440799A JP 3353833 B2 JP3353833 B2 JP 3353833B2
Authority
JP
Japan
Prior art keywords
semiconductor device
crystal grain
film
layer
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP35440799A
Other languages
English (en)
Other versions
JP2001085642A (ja
Inventor
修次 曽祢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP35440799A priority Critical patent/JP3353833B2/ja
Priority to US09/611,065 priority patent/US6504228B1/en
Priority to KR1020000039162A priority patent/KR20010029911A/ko
Publication of JP2001085642A publication Critical patent/JP2001085642A/ja
Application granted granted Critical
Publication of JP3353833B2 publication Critical patent/JP3353833B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/75Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、高誘電体材料より
構成される強誘電体キャパシタや強誘電体メモリを具備
する半導体装置に関するものである。
【0002】
【従来の技術】半導体装置は年々その集積度を高めてお
り、そこで使用される回路は微細化の一途をたどってい
る。これに伴い、キャパシタはその容量を保持したま
ま、実効面積を小さくすることが要求されており、キャ
パシタの膜厚を小さくするか、キャパシタを構成する材
料として高誘電体材料を用いることが求められている。
膜厚に関しては、絶縁破壊に近い電界強度となる限界の
薄膜化がすでに行われており、これ以上の薄膜化は不可
能である。したがって、高誘電体材料の使用が必要不可
欠となっている。
【0003】高誘電体材料とは、従来のキャパシタで使
用されてきたSiO2やSi34より比誘電率の大きい
材料を意味している。これらは一般に酸化物誘電体で、
開発の初期には、Ta25などの単金属酸化物が検討さ
れた。最近では、SrTiO 3、BaxSr1-xTiO
3(BST)、PbZrxTi1-x3(PZT)、Pb
1-yLayZrxTi1-x3(PLZT)、そしてSrB
2Ta29などのペロブスカイト系酸化物誘電体が研
究されており、これが実現すれば、従来のキャパシタに
比して、500倍以上の容量が確保できる。
【0004】特に強誘電体メモリを形成する場合は、P
ZTなどの高誘電体材料を用いることにより、外部電圧
を遮断しても情報の消失のない強誘電体不揮発性メモリ
(FeRAM)の作製が可能なことから、注目を集めて
いる。強誘電体材料は自発分極を有しており、それが電
界によって反転できる性質をもつ。これは、強誘電体材
料が一般にABO3ペロブスカイト(ここで、AはB
a、Sr、Pb、La、2価金属のうちより選ばれた一
種類以上の元素を表し、BはTi、Zr、4価金属のう
ちより選ばれた一種類以上の元素を表す)構造をとるた
め、Bサイトの原子の位置を別の安定点に移すには逆向
きの電界を印加する必要があるためである。このため、
強誘電体材料はヒステリシス特性を示し、電界が0の場
合でも残留分極が保持され、メモリとして好適に使用さ
れることが期待される。
【0005】
【発明が解決しようとする課題】ところが上記の酸化物
誘電体を用いてキャパシタやメモリを作成した場合、以
下のような課題があった。
【0006】第一の課題は、酸化物誘電体の成膜が、酸
化雰囲気中で行われることに起因する。酸化物誘電体の
成膜はゾルゲル法、スパッタリング法、CVD(Che
mical Vapor Deposition)法な
どによりおこなわれる。ゾルゲル法の場合、酸化物誘電
体を構成する金属化合物のゲルを基板上にスピン塗布、
乾燥後、酸化物誘電体を結晶化させるため高温熱処理を
行うが、この熱処理は、酸素の欠損を防ぐために、酸化
雰囲気中で行われる。スパッタリング法の場合は、酸素
を含むプラズマ中でおこなわれる、いわゆる反応性スパ
ッタリングの形式が取られる。また、CVD法では、
熱、プラズマ、光などのエネルギを利用して行われる
が、これらの工程も、酸素の欠損を防ぐために、酸化雰
囲気中で行われる。
【0007】強誘電体キャパシタの電極膜は、Ptなど
の酸化されない白金族金属や、Ir、Ru、Osなどの
酸化されても導電性を示す金属より構成されるため、酸
化物誘電体の成膜が、酸化雰囲気中で行われることは問
題とはならない。問題となるのは、成膜中に酸素が電極
膜を浸透、拡散するため、電極膜と結線されている多結
晶Siよりなるコンタクトプラグや、TiNなどのバリ
ア層が酸化されることである。多結晶Siよりなるコン
タクトプラグや、バリア層が酸化されると、電極部での
抵抗の増大や密着性の低下が引き起こされ、製造された
強誘電体キャパシタが要求性能を満たさない、歩留まり
が悪いなどの困難をきたしていた。たとえば、K.Ku
sida−Abdelghafarらは、1998年、
J.Mater.Res.誌、13巻、3265頁に、
下地Si上にTiNよりなるバリア層を設け、その上に
下部電極膜として柱状構造のPt結晶膜を成膜した場
合、PZTの薄膜形成中に、酸素が下部電極膜を構成す
る柱状構造Pt結晶の粒界を介してTiN膜の表面を拡
散し、Ptとの間にTiO2が形成されることを報告し
た。
【0008】酸素が下部電極膜を容易に透過する原因
は、これまでの公知の方法で作製された電極膜が、柱状
構造の結晶粒層より構成されているためである。柱状構
造の結晶粒層では、結晶粒径が大きく、結晶粒界が電流
の導通方向に沿って存在するため、導電性は良好である
が、同時に酸素の透過性も高く、酸素バリア性が低い。
【0009】電極膜の酸素バリア性の向上策として、松
井らは、1997年、第44回応用物理学会関係連合講
演会講演予稿集、第2巻、437頁において、それまで
形成が困難であった塊状構造のPt結晶を用いて電極膜
を形成する方法を開示し、柱状構造の場合に比べて酸素
バリア性が向上することを報告した。しかしながら、塊
状構造は微結晶粒から成るために、柱状構造と比較して
酸素バリア性は高いものの、抵抗率も高くなり、導通不
良を引き起こしていた。さらに、酸化物誘電体薄膜の結
晶性は接触している電極膜の結晶性に影響されるため、
電極膜として、柱状構造に比べて結晶性が劣る塊状構造
のPtを用いた場合、酸化物誘電体薄膜の結晶性も悪化
し、結果として比誘電率の低下や残留分極の減少などが
引き起こされていた。
【0010】第二の課題は、酸化物誘電体薄膜とコンタ
クトプラグやバリア膜の間で、電極膜を介した酸素を含
む構成物質の相互拡散が起こり、各膜間での接合面で導
通不良や密着不良が生じることである。この課題は、酸
化物誘電体の成膜工程時に困難を引き起こすに限らず、
経時的な困難、たとえば、強誘電体キャパシタの寿命を
短くし、信頼性の低下を招く。すなわち、強誘電体キャ
パシタ製造後に、電極膜を介して、酸素を含む構成物質
の相互拡散が徐々に起こり、各膜間での接合面で導通不
良や剥離が生じる。電極膜として上述と同じく柱状構造
のPt結晶を用いた場合、電流の十分な導通性は確保さ
れるものの、柱状結晶の粒界を介して物質移動が比較的
容易に生じる。一方、塊状構造の結晶からなる電極膜の
場合は、バリア性は高いものの、電流の導通性は低く、
実用的ではなかった。
【0011】第三の課題は、酸化物誘電体材料を用い強
誘電体メモリを形成した場合、書き換え回数性が十分で
はないことである。酸化物誘電体材料は、分極反転を繰
り返すことにより残留分極が減少する、いわゆる疲労特
性を有している。疲労特性を引き起こす主要な原因は、
電極膜を構成する金属の酸化物誘電体薄膜中への拡散、
酸化物誘電体薄膜中での結晶粒界を介したリ−ク電流、
酸化物誘電体薄膜の格子内酸素原子(酸素空孔)の分散
である。これらの原因は、酸化物誘電体薄膜の結晶性が
改良されれば解決される。すなわち、酸化物誘電体薄膜
の結晶性が十分高ければ、欠損部位や非晶部位がなく、
結晶の充填性が高いために、結晶粒界も小さく、このた
め、酸化物誘電体薄膜中への物質拡散、リ−ク電流、酸
素空孔の発生が抑制される。強誘電体メモリの実用のた
めには、分極反転の繰り返しによる残留分極の減少を抑
制し、書き換え回数性能を改良することが必須である。
【0012】本発明は上記の事情に鑑みてなされたもの
であり、電極膜を、柱状構造と塊状構造の結晶粒層を含
む結晶粒多層構造とし、電極膜として新たな金属材料を
検討するに比して、簡便で汎用的な製造法により、良
好な酸素バリア性と良好な電流導通性が両立された電極
膜を具備する強誘電体キャパシタを装備し、該強誘電
体キャパシタは、長期間性能の低下をきたさず、高い
書き換え性能を有する強誘電体メモリを装備する半導体
装置を提供することを目的とする。
【0013】更に本発明の目的は、バリア膜自身の耐酸
化性を向上させることにより、電極部での抵抗の増大や
密着性の低下を抑制しようとするものである。
【0014】
【0015】
【課題を解決するための手段】上記課題を解決する本発
明によれば、酸化物誘電体薄膜および該酸化物誘電体薄
膜を狭持する一対の電極膜からなる薄膜キャパシタと、
該電極膜の少なくとも一方に接続されるコンタクトプラ
グと、該電極膜および該コンタクトプラグの間に形成さ
れたバリア層とを備える半導体装置であって、前記バリ
ア層は10atm%以上50atm%以下の窒素を含む
窒化タンタルよりなる塊状構造の結晶粒層であることを
特徴とする半導体装置が提供される。
【0016】ここで、結晶粒層とは、結晶粒形が同一の
結晶粒が集合してなる層を言う。結晶粒形とは、金属系
材料が多結晶より形成されている場合、その多結晶を構
成する個々の結晶(結晶粒)の形状を意味しており、柱
状や塊状がある。柱状構造とは、JIS番号H0211
にて規定されているとおり、基板に対して柱状の結晶が
成長した薄膜の構造を意味している。図3に柱状構造の
模式図を例示するが、本発明はこれに限定されるもので
はない。塊状構造とは、基板に対して塊状の結晶が成長
した薄膜の構造を意味しており、図4に塊状構造の模式
図を例示するが、本発明はこれに限定されるものではな
い。実際の結晶粒層の状態や結晶粒形は、走査電子顕微
鏡(SEM)を用いた観察などにより確認できる。
【0017】
【0018】また本発明によれば、半導体基板上に形成
されたMOS型トランジスタと、前記MOS型トランジ
スタ上に形成された層間絶縁膜と、前記層間絶縁膜中に
設けられ、前記MOS型トランジスタに含まれる拡散層
と接続するコンタクトプラグと、前記コンタクトプラグ
上に形成されたバリア層と、前記バリア層上に形成され
た下部電極膜と、前記下部電極膜上に形成された酸化物
誘電体薄膜と、前記酸化物誘電体薄膜上に形成された上
部電極膜とを備える半導体装置であって、前記バリア層
は10atm%以上50atm%以下の窒素を含む窒化
タンタルよりなる塊状構造の結晶粒層であることを特徴
とする半導体装置が提供される。
【0019】ここで、コンタクトプラグとしては、たと
えば、半導体基板上に形成されたMOS型トランジスタ
と、このトランジスタ上に形成された層間絶縁膜と、こ
の層間絶縁膜に前記MOS型トランジスタの拡散層に達
するように開口された部分を埋めている多結晶Siより
なるコンタクトプラグなどが例示さる。コンタクトプラ
グとしては、多結晶Siが多用されるが、タングステン
(W)、タングステンシリサイド(WSix)、チタン
シリサイド(TiSix)なども用いられる。
【0020】本発明においては、前記下部電極膜と前記
コンタクトプラグの間に、バリア層が形成されていても
構わない。バリア層は半導体基板、電極膜、酸化物誘電
体薄膜などの膜間での物質の相互拡散を防いだり、膜間
の密着性を改良するために使用され、TiNやTiSi
2などが好適である。バリア層の構造は、単層、多層の
いずれでも構わない。
【0021】また、本発明においては、前記結晶粒積層
構造に含まれる、前記酸化物誘電体薄膜と接する結晶粒
層は、柱状構造であることが好ましいが、本発明はこれ
に限定されるものではない。本発明による電極膜の結晶
粒積層構造としては、酸化物誘電体薄膜と接する側から
記載して、柱状/塊状、塊状/柱状、柱状/塊状/柱
状、塊状/柱状/塊状、そしてさらに多数の結晶粒層よ
り構成される例が挙げられる。
【0022】上記課題を解決する本発明によれば、柱状
構造の結晶粒層および塊状構造の結晶粒層を含む、結晶
粒積層構造よりなる電極膜を形成するにあたって、柱状
構造の結晶粒層を、スパッタリング法またはCVD(C
hemical VaporDeposition)法
により作成する工程と、塊状構造の結晶粒層を、スパッ
タリング法またはCVD法により作成する工程とを含む
ことを特徴とする半導体装置の製造方法が提供される。
【0023】ここで、本発明における、スパッタリング
法による結晶粒層の作成方法とは、具体的に以下のとお
りである。すなわち、半導体基板に対向してターゲット
を置き、Arガス雰囲気下で半導体基板とターゲット間
に高周波をかけて放電を起こし、薄膜を構成する物質を
半導体基板上に堆積する。その後、加熱およびアニール
することにより堆積物を結晶化して、所定の結晶粒形と
結晶粒径の電極膜に成膜する。反応性スパッタリング法
の場合は、Arガスに窒素ガスなどの薄膜を構成する成
分を混入させ、堆積物にガス成分を取り込ませる場合も
ある。たとえば、窒化タンタル製の電極膜の場合であ
る。使用されるターゲットの種類、Arガスの圧力、高
周波の周波数、放電温度、そして成膜温度などの諸条件
は、形成すべき結晶粒形と結晶粒径の種類によって最適
化される。
【0024】本発明における、CVD法による結晶粒層
の作成方法とは、具体的に以下のとおりである。すなわ
ち、薄膜を構成する物質と揮発性の高い物質との混合
物、特にトリメチル、トリイソブチルやジメチルハライ
ドと金属から構成される有機金属化合物を半導体基板上
に吸着させ、その後、該揮発性物質を除去する。揮発性
物質の除去と結晶化は、加熱条件下で、半導体基板表面
での反応を利用して行われるため、半導体基板に吸着し
た原子が表面移動し、段差被膜性に優れた成膜が行え
る。使用される有機金属化合物の種類や成膜温度などの
諸条件は、形成すべき結晶粒形と結晶粒径の種類によっ
て最適化される。
【0025】柱状構造または塊状構造よりなる単一の結
晶粒層の電極膜の製造方法は、いずれも既に公知である
が、柱状構造に比べて塊状構造の結晶粒層の形成は、至
適条件の範囲が狭いなどの理由により、比較的困難であ
った。複数の結晶粒層から構成される結晶粒多層構造の
電極膜の形成は、さらに至適条件の範囲が狭く、これま
で製造が困難であったが、前記のように、製造条件を厳
密に制御することにより、製造が可能となった。
【0026】本発明においては、柱状構造の結晶粒層お
よび塊状構造の結晶粒層を含む結晶粒積層構造を電極膜
に採用することにより、既に述べた課題が、以下の効果
により解決される。
【0027】第一に、酸化物誘電体の成膜が、酸化雰囲
気中で行われるために、柱状構造の結晶粒層よりなる電
極膜を、成膜中に酸素が拡散し、電極膜と結線されてい
るコンタクトプラグや、TiNなどのバリア層が酸化さ
れる課題が解決される。すなわち、結晶粒積層構造より
なる電極膜において、塊状構造の結晶粒形の結晶粒層が
存在すると、塊状構造の結晶粒界、すなわち結晶粒と結
晶粒の境界を浸透する酸素の拡散速度が極めて遅いた
め、酸素は電極膜を通過しない。しかしながら、塊状構
造は微結晶粒から成るために、酸素バリア性は高いもの
の、抵抗率も高くなり、導通不良を引き起こす。一方、
柱状構造の結晶粒形の結晶粒層では、結晶粒径が大き
く、電流の導通方向に沿って結晶粒界が存在するため、
抵抗率は低く導電性は良好である。そこで、これらの異
なる結晶粒形からなる結晶粒層を積層して電極膜を作製
することにより、実用に耐えうる酸素バリア性と導電性
が実現できる。
【0028】いかなる結晶粒形の結晶粒層を、どのよう
な順番場で何層積層するかは、必要とされる電極膜の性
能と生産性によって決定される。電極膜の結晶粒積層構
造を制御することにより、電極膜の構成材料を新規に開
発するに比して、簡便で汎用性のある方法により、実用
に耐えうる酸素バリア性と導電性の両立された電極膜が
提供される。この結果、酸化物誘電体の成膜中に、コン
タクトプラグやバリア層が酸化されることなく、電極部
での抵抗は増大せず、電極膜の密着性も良好である。
【0029】第二に、酸化物誘電体薄膜を形成したのち
に、電極膜を介して、酸化物誘電体薄膜とコンタクトプ
ラグやバリア膜の間で、酸素を含む構成物質の相互拡散
が起こり、各膜間での接合面で導通不良や剥離が生じる
といった経時的課題が解決される。すなわち、結晶粒積
層構造よりなる電極膜において、塊状構造の結晶粒形の
結晶粒層が存在すると、酸素をはじめとする物質の拡散
が防止され、酸素をはじめとする物質は電極膜を通過し
ない。一方、柱状構造の結晶粒形の結晶粒層では、物質
のバリア性は低いものの、導電性は良好である。実用に
耐えうる物質のバリア性と導電性の両立が可能となる電
極膜の開発を、その構成材料を新規に探索することから
はじめたのでは、相当量の経費や時間を必要とする。こ
れに対し、柱状構造と塊状構造の結晶粒層を含む結晶粒
積層構造の電極膜を作製することにより、現在使用され
ている材料を用いた場合においても、バリア性と導電性
の両立が可能である。その結果、酸化物誘電体の成膜工
程時にコンタクトプラグやバリア層が酸化される課題が
解決されるのみならず、経時的な課題、たとえば、強誘
電体メモリの書き換え回数性が十分ではないといった課
題が解決される。
【0030】第三には、酸化物誘電体材料の疲労特性が
改良される。疲労特性を引き起こす主要な原因は、電極
膜を構成する金属の酸化物誘電体薄膜中への拡散、酸化
物誘電体薄膜中での結晶粒界を介したリ−ク電流、酸化
物誘電体薄膜の格子内酸素原子(酸素空孔)の分散であ
る。これらの原因は、酸化物誘電体薄膜の結晶性が改良
されれば解決されるが、このことは、以下のように実現
できる。すなわち、酸化物誘電体薄膜の結晶性は接触し
ている電極膜の結晶性に影響される。したがって、酸化
物誘電体薄膜に接触している電極膜の結晶粒層の結晶粒
形や結晶粒径を制御し、該結晶粒層を高結晶化すること
により、酸化物誘電体薄膜の結晶性を改良できる。一般
的に柱状構造の結晶粒層の方が塊状構造の結晶粒層に比
べて結晶性が優れているため、必要に応じて酸化物誘電
体薄膜に接する結晶粒層の構造を柱状構造とすればよ
い。そして、次結晶粒層を塊状構造とすることにより、
物質のバリア性を実現する。このように、電極膜を複数
の結晶粒層から構成される結晶粒多層構造とし、該結晶
粒多層構造を制御することにより、結晶性、導電性、物
質のバリア性といった電極膜に要求される性能をすべて
満たすことができる。第4には、バリア層自身の耐酸化
性が向上される。すなわち、バリア層を10atm%以
上、好ましくは15atm%以上、更に好ましくは20
atm%以上、50atm%以下、好ましくは45at
m%以下、更に好ましくは36atm%以下の窒素を含
む窒化タンタルよりなる塊状構造の結晶粒層より形成す
ることにより、耐酸化性が向上する。
【0031】更に、上記バリア層上に電極膜を形成した
場合、電極膜を構成する結晶粒のc軸配向性が向上し、
酸素が透過する経路の数が減少する。このため、電極膜
の酸素バリア性が更に向上し、バリア層の酸化がより一
層抑制される。また、c軸配向性が向上された電極膜上
に形成される酸化物誘電体は、結晶性が更に改善されて
いるため、得られるFeRAMの疲労特性は更に改良さ
れ、得られるDRAMは更に大容量化される。
【0032】
【発明の実施の形態】結晶粒の大きさは結晶粒径によっ
て示され、柱状構造の場合はその柱の底面に外接する円
の直径であり、塊状構造の場合は塊全体に外接する球の
直径である。結晶粒径に分布がある場合は、平均粒径に
よって結晶粒の大きさを表す。
【0033】本発明においては、前記柱状構造の結晶粒
層を構成する結晶粒の平均粒径が、10nm以上500
nm以下であることが望ましい。柱状構造の導電性は結
晶粒径に依存するため、結晶粒径は大きいほど好まし
く、また、結晶粒径が大きい方が結晶粒の結晶性が高い
ので、特に柱状構造の結晶粒層が酸化物誘電体薄膜に接
している場合、酸化物誘電体薄膜の結晶性も高くなり、
酸化物誘電体薄膜の経時による疲労が抑制される。した
がって、柱状構造の結晶粒径の下限としては、10nm
以上が好ましく、さらに20nm以上、もっとも好まし
くは30nm以上である。一方、製造技術の限界から、
実際にはいくらでも大きい結晶粒径の柱状構造が好まし
いのではなく、上限としては、500nm以下、好まし
くは400nm以下、もっとも好ましくは300nm以
下である。また、電極膜の要求性能と製造コストの観点
から、必要に応じて結晶粒層の層厚の下限は、10nm
以上、好ましくは20nm以上、さらに好ましくは30
nm以上に、また上限は500nm以下、好ましくは4
00nm、さらに好ましくは300nm以下とされる。
【0034】さらに本発明においては、前記塊状構造の
結晶粒層を構成する結晶粒の平均粒径が、1nm以上3
0nm以下であることが望ましい。柱状構造と比較し
て、塊状構造は一般に微結晶であるが、あまり結晶粒径
が小さいと、アモルファス(非晶)状態となり導電性が
損なわれる。したがって、塊状構造の結晶粒径の下限
は、1nm以上が好ましく、2nm以上、もっとも好ま
しくは3nm以上である。一方、塊状構造の結晶粒径が
あまり大きいと、表面平坦性が失われ、上層との密着性
が不良となる。したがって、上限としては、30nm以
下、好ましくは25nm以下、もっとも好ましくは20
nm以下である。また、電極膜の要求性能と製造コスト
の観点から、必要に応じて結晶粒層の層厚の下限は結晶
粒径と等しく、また上限は500nm以下、好ましくは
400nm、さらに好ましくは300nm以下とされ
る。
【0035】実際の結晶粒径や結晶粒層の厚みは、SE
Mを用いた観察などにより確認できる。平均粒径は、得
られたSEM像に画像解析を施すことにより求めること
ができる。
【0036】本発明において使用される酸化物誘電体薄
膜は、ペロブスカイト系酸化物または酸化タンタルから
なることが好ましい。また、本発明において使用される
酸化物誘電体薄膜は、単金属酸化物またはABO3型ペ
ロブスカイト系酸化物から構成されても構わない。単金
属酸化物としてはTa25などが例示されるが、これに
限定されるものではない。ABO3型ペロブスカイト系
酸化物においては、AはBa、Sr、Pb、La、2価
金属のうちより選ばれた一種類以上の元素を表し、Bは
Ti、Zr、4価金属のうちより選ばれた一種類以上の
元素を表し、たとえば、SrTiO3、BaxSr1-x
iO3(BST)、PbZrxTi1-x3(PZT)、P
1-yLayZrxTi1-x3(PLZT)、そしてSr
Bi2Ta 29などが好適に使用される。なぜなら、こ
れらの酸化物誘電体はペロブスカイト型の結晶構造をと
るため、高い比誘電率を有するからである。また、本発
において使用される酸化物誘電体薄膜は、ABO3型ペ
ロブスカイト系酸化物、Ta25、SrBi2Ta
29、またはBi4Ti312から選ばれてもよい。
【0037】本発明において使用される電極膜は、非酸
化性金属、酸化されても導電性を示す金属、該金属の合
金、または該金属を含む化合物からなることができる。
非酸化性金属とは酸化物を形成することが不可能な金属
のことで、たとえばPtなどの白金族金属が好適に使用
される。酸化されても導電性を示す金属としては、I
r、Ru、Osなどが好適に使用される。なぜなら、こ
れらの非酸化性金属や、酸化されても導電性を示す金属
は、本発明で開示される製造方法により、結晶粒形や結
晶粒径を制御することができ、必要な性能を有する電極
膜の製造に好適だからである。
【0038】また必要に応じて、電極膜をWより構成す
ることもできる。
【0039】更に必要に応じて、電極膜を導電性ペロブ
スカイト系酸化物より構成することもできる。導電性ペ
ロブスカイト系酸化物としては、SrRuO3及びBa
RuO3などが好ましい。
【0040】また本発明において使用される前記電極膜
の少なくとも一方は、窒化タンタルからなることができ
る。また、前記電極膜用の材料として窒化タンタルを用
い、反応性スパッタリング法により、塊状構造の結晶粒
層を形成することができる。反応性スパッタリング法に
より成膜された窒化タンタル薄膜の結晶粒形は塊状であ
る。塊状構造の結晶粒層の製造は、これまで比較的困難
であったが、窒化タンタルからなる薄膜を反応性スパッ
タリング法を用いて形成することにより、塊状構造の結
晶粒層が簡便に製造できる。
【0041】更に、バリア層の作用をより確実にするた
めに、バリア層を補助する膜が形成される場合もある。
例えば、コンタクトプラグおよびバリア層の間に、シリ
サイド膜が形成される場合がある。シリサイド膜として
はTiSi2やTaSi2などを例示できるが、バリア層
が窒化タンタルの場合、製造をより簡便にするため、T
aSi2を用いることができる。
【0042】また、コンタクトプラグ部の密着性を更に
向上するために、コンタクトプラグを、層間絶縁膜中に
設けられ拡散層に達するコンタクトホール内に埋め込む
場合もある。
【0043】また、窒化タンタルの塊状構造の結晶粒層
よりなるバリア層は、ArおよびN 2を含む混合ガスを
用いて反応性スパッタリング法により形成することがで
きる。得られるバリア層の窒素含有量は、例えば反応性
スパッタリング法において、N2分圧を所定の値とする
ことにより制御可能である。なお、バリア層中の実際の
窒素含有量は、例えばRBS分析(ラザホード後方散乱
分析)により決定できる。
【0044】
【実施例】(実施例1)本発明の半導体装置の実施を、
FeRAMを用いて、図1に例示する。MOS型トラン
ジスタを形成したSi半導体基板1上に熱酸化したSi
2層間絶縁膜2(600nm)を形成し、この層間絶
縁膜にMOSトランジスタの拡散層(図には示していな
い)に到る開口部を設け、その開口部を多結晶Siコン
タクトプラグ3で埋めた。このコンタクトプラグ上にバ
リア層として、TiSi2層4(30nm)、TiN層
5(50nm)を順次積層した。
【0045】この上に、下部電極膜を構成する塊状構造
の結晶粒層として、約5nmの結晶粒径を有するPt層
6を、30nmの厚みに形成した。形成方法はスパッタ
リング法を用いた。この上に、下部電極膜を構成する柱
状構造の結晶粒層として、約100nmの結晶粒径を有
するPt層7を100nm堆積した。形成方法はスパッ
タリング法により成膜は400℃の温度で行った。この
上に酸化物誘電体薄膜としてPZT層8をスパッタリン
グ法を用いて200nm積層した。成膜温度は600℃
である。その後、上部電極膜としてPt層9を50nm
積層し、さらにフォトリソグラフィ−によりパタ−ニン
グを行い、FeRAMを構成する薄膜キャパシタを形成
した。
【0046】この半導体装置におけるMOS型トランジ
スタと、Pt製結晶粒積層構造から成る下部電極膜の抵
抗は十分に低く、安定な動作性が確認された。同時に下
部電極膜の密着性も良好であった。また、酸化物誘電体
薄膜の疲労特性は良好で、長時間使用後も性能の低下は
認められなかった。
【0047】(実施例2)半導体装置の実施例を、DR
AMを用いて図2に説明する。MOS型トランジスタを
あらかじめ形成したSi半導体基板1上に層間絶縁膜と
してSiO2層2(600nm)を形成し、この層間絶
縁膜にMOS型トランジスタの拡散層(図には示してい
ない)に到る開口部を設け、その開口部に多結晶Siコ
ンタクトプラグ3を設けた。このコンタクトプラグ上に
TiSiよりなるバリア層4(30nm)を積層した。
この上に下部電極膜を構成する塊状構造の結晶粒層10
として、約5nmの結晶粒径を有する窒化タンタルを2
0nmの厚みに形成した。形成方法は窒素とアルゴンの
混合ガス雰囲気における反応性スパッタリング法によっ
た。この上に下部電極膜を構成する柱状構造の結晶粒層
として、約100nmの結晶粒径を有するRu層11
(100nm)を形成した。形成方法はスパッタリング法
により成膜温度は500℃、DCパワ−は1.7kW、
成膜圧力は10mTorrであった。
【0048】Ru/窒化タンタル/TiSi2構造はフォ
トリソグラフィ−により、パタ−ニング(幅0.2μm)
を行い、プラズマエッチングにより、図2のような立体
構造のスタック電極に加工した。
【0049】このウエハ上に酸化物誘電体薄膜としてB
ST層12を電子サイクロトロン共鳴プラズマCVD法
を用いて成膜温度500℃でRu膜上に堆積した(ステ
ップカバレジが約40%であることから、電極側壁には
30nm程度のBSTが積層される)。成膜原料にはビ
スジピバロイルメタン酸バリウム、ビスジピバロイルメ
タン酸ストロンチウム、イソプロピルオキサイドチタン
を用いた。(バリウム+ストロンチウム)/チタンは
0.97、バリウム/(バリウム+ストロンチウム)は
0.5となるように原料供給量を調整した。その後スパ
ッタリング法により上部電極膜Ru13を50nm積層
し、本発明のDRAMを構成する薄膜キャパシタを完成
した。
【0050】この半導体装置におけるMOS型トランジ
スタと、Ruと窒化タンタルの結晶粒積層構造から成る
下部電極膜間の抵抗は十分に低く、安定なDRAM動作
が確認された。同時に下部電極の密着性も良好で、これ
らの良好な状態は長時間後も保持された。
【0051】以上の実施例より、公知の金属材料である
Pt、Ru、窒化タンタルを用いて、異なる結晶粒形の
結晶粒層が積層された電極膜を作製することにより、バ
リア性と導電性の両立が実現できることが示された。さ
らに、柱状構造の結晶粒層が酸化物誘電体薄膜に接する
ことにより、酸化物誘電体薄膜の疲労特性がより効果的
に改良されることも判った。
【0052】(実施例3)本発明の半導体装置の実施
を、FeRAMを用いて、図5に例示する。MOS型ト
ランジスタを形成したSi半導体基板100上に熱酸化
したSiO2層間絶縁膜200(600nm)を形成
し、この層間絶縁膜にMOSトランジスタの拡散層(図
には示していない)に到る開口部を設け、その開口部を
多結晶Siコンタクトプラグ300で埋めた。
【0053】このコンタクトプラグ上に窒素含有量が3
0atm%の窒化タンタルからなるバリア層500(5
0nm)を成膜した。成膜はArとN2の混合ガスを用
いて、反応性スパッタリング法により行った。成膜条件
は、基板温度:200℃、DCパワー:4kW、成膜圧
力:0.3Pa、N2分圧:40%とした。図9に示し
たとおり、N2分圧を40%とすることにより、窒素含
有量が30atm%の窒化タンタル膜を形成することが
でき、結晶粒層をSEMにより観察すると、5nmの結
晶粒径を有する塊状構造を確認することができた。
【0054】この上に、下部電極膜を構成する柱状構造
の結晶粒層として、約100nmの結晶粒径を有するP
t層700を、200nmの厚みに形成した。形成方法
はスパッタリング法を用いた。この上に酸化物誘電体薄
膜としてPZT層800をスパッタリング法を用いて2
00nm積層した。成膜温度は600℃である。その
後、上部電極膜としてPt層900を50nm積層し、
さらにフォトリソグラフィ−によりパタ−ニングを行
い、FeRAMを構成する薄膜キャパシタを形成した。
【0055】この半導体装置におけるMOS型トランジ
スタと、バリア層および下部電極膜間の抵抗は十分に低
く、安定な動作性が確認された。同時に、バリア層およ
び下部電極膜間の密着性も良好であった。
【0056】(実施例4)半導体装置の実施例を、DR
AMを用いて図6に説明する。MOS型トランジスタを
あらかじめ形成したSi半導体基板100上に層間絶縁
膜としてSiO2層200(600nm)を形成し、こ
の層間絶縁膜にMOS型トランジスタの拡散層(図には
示していない)に到る開口部を設け、その開口部に多結
晶Siコンタクトプラグ300を設けた。
【0057】このコンタクトプラグ上に窒素含有量が3
0atm%の窒化タンタルからなるバリア層400(5
0nm)を成膜した。成膜はArとN2の混合ガスを用
いて、反応性スパッタリング法により行った。成膜条件
は、基板温度:200℃、DCパワー:4kW、成膜圧
力:0.3Pa、N2分圧:40%とした。図9に示し
たとおり、N2分圧を40%とすることにより、窒素含
有量が30atm%の窒化タンタル膜を形成することが
でき、結晶粒層をSEMにより観察すると、5nmの結
晶粒径を有する塊状構造を確認することができた。
【0058】この上に下部電極膜を構成する柱状構造の
結晶粒層として、約100nmの結晶粒径を有するRu
層110(100nm)を形成した。形成方法はスパッタ
リング法により成膜温度は500℃、DCパワ−は1.
7kW、成膜圧力は1.5Paであった。
【0059】Ru/窒化タンタル構造はフォトリソグラ
フィ−により、パタ−ニング(幅0.2μm)を行い、プ
ラズマエッチングにより、図6のような立体構造のスタ
ック電極に加工した。
【0060】このウエハ上に酸化物誘電体薄膜としてB
ST層120を電子サイクロトロン共鳴プラズマCVD
法を用いて成膜温度500℃でRu膜上に堆積した(ス
テップカバレジが約40%であることから、電極側壁に
は30nm程度のBSTが積層される)。成膜原料には
ビスジピバロイルメタン酸バリウム、ビスジピバロイル
メタン酸ストロンチウム、イソプロピルオキサイドチタ
ンを用いた。(バリウム+ストロンチウム)/チタンは
0.97、バリウム/(バリウム+ストロンチウム)は
0.5となるように原料供給量を調整した。その後スパ
ッタリング法により上部電極膜Ru130を50nm積
層し、本発明のDRAMを構成する薄膜キャパシタを完
成した。
【0061】この半導体装置においては、バリア層およ
び下部電極膜間の抵抗は十分に低く、安定な動作性が確
認された。同時に、バリア層および下部電極膜間の密着
性も良好であった。
【0062】(実験例1)バリア層を構成する窒化タン
タル中の窒素含有量を変化させ、下部電極膜として12
0nmのRu膜、ならびに酸化物誘電体薄膜としてBS
T層の成膜温度を500℃および550℃と変化させた
こと以外は実施例4と同様にして、バリア層(窒化タン
タル)/下部電極膜(Ru)/酸化物誘電体薄膜(BS
T)の構造を作製した。
【0063】その後、パーキンエルマー社製PHI−6
60を用いてAES(オージェ電子分光)深さ方向分析
によりバリア層の酸素存在量を測定した。測定された酸
素存在量は、Ruからの吸収強度などを考慮して規格化
され、結果を図7に示した。●および■はBST層の成
膜温度が500℃および550℃の場合の結果を、それ
ぞれ示している。これより、窒素含有量が10atm%
以上50atm%以下の場合、窒化タンタル中の酸素存
在量が減少していること、すなわちバリア層の酸化が抑
制されていることが判る。
【0064】更に、BST層の成膜温度450℃、50
0℃および550℃と変化させて、バリア層(窒化タン
タル)/下部電極膜(Ru)/酸化物誘電体薄膜(BS
T)の構造を作製し、バリア層および下部電極膜間での
剥離試験(ピーリング試験)を行った。結果を表1に示
した。これより、窒素含有量が10atm%以上50a
tm%以下の場合、耐剥離性が向上していることが判
る。
【0065】
【表1】 バリア層の窒素含有量は、例えば反応性スパッタリング
法において、N2分圧を所定の値とすることにより制御
可能である。N2分圧と得られるバリア層の窒素含有量
との関係の一例を、図9に示した。なお、バリア層中の
実際の窒素含有量はRBS分析により決定した。RBS
分析装置は加速器と検出器から構成されており、用いた
加速器はNEC社製タンデム加速器ペレトロン型1MV
であり、検出器はチャールズエバンス&アソシエイツ社
製RBSエンドステーションRBS−400である。
【0066】(実験例2)バリア層を構成する窒化タン
タル中の窒素含有量を変化させ、下部電極膜として12
0nmのRu層を形成し、成膜温度550℃で酸化物誘
電体薄膜としてのBST層を成膜して、バリア層(窒化
タンタル)/下部電極膜(Ru)/酸化物誘電体薄膜
(BST)の構造を作製した。
【0067】その後、理学社製RAD−3Cを用いてX
線回折測定によりRuの(002)回折強度を測定し
た。測定された回折強度は、入射ビーム強度などを考慮
して規格化され、図8に結果を示した。Ruのc軸配向
性は(002)回折強度に反映されており、バリア層中
の窒素含有量によりc軸配向性が変化していることが図
8より判る。特に窒素含有量が20atm%以上36a
tm%以下の場合、Ru膜のc軸配向性が高い。この
時、Ru電極膜の酸素バリア性は良好で、BSTの疲労
特性も改良された。
【0068】
【発明の効果】以上に説明したように本発明の半導体装
置においては、電極膜を結晶粒多層構造とすることによ
り、電極膜の新たな構成材料を検討するに比して、簡便
で汎用的な製造法により、該電極膜において、良好な物
質のバリア性、良好な電流導通性、高結晶性が達成さ
れ、その結果、該強誘電体キャパシタは良好な作動性を
示し、長期間後も性能の低下をきたさず、高い書き換え
性能を有する強誘電体メモリを装備する半導体装置が得
られる。
【0069】また、バリア層を10atm%以上50a
tm%以下の窒素を含む窒化タンタルよりなる塊状構造
の結晶粒層とすることにより、バリア層の耐酸化性が向
上され、バリア層の高抵抗化や剥離が防止される。
【図面の簡単な説明】
【図1】本発明の実施例1を示す概略断面図である。
【図2】本発明の実施例2を示す概略断面図である。
【図3】柱状構造を示す模式図の例である。
【図4】塊状構造を示す模式図の例である。
【図5】本発明の実施例3を示す概略断面図である。
【図6】本発明の実施例4を示す概略断面図である。
【図7】本発明におけるバリア層の窒素含有量と酸素存
在量の関係を示す図である。
【図8】本発明におけるバリア層の窒素含有量と下部電
極膜を構成するRuの回折強度との関係を示す図であ
る。
【図9】本発明におけるバリア層を形成する際の窒素分
圧と窒素含有量との関係を示す図である。
【符号の説明】
1 半導体基板(Si) 2 層間絶縁膜(SiO2) 3 コンタクトプラグ(多結晶Si) 4 バリア層(TiSi2) 5 バリア層(TiN) 6 下部電極膜を構成する塊状構造の結晶粒層(Pt) 7 下部電極膜を構成する柱状構造の結晶粒層(Pt) 8 酸化物誘電体薄膜(PZT) 9 上部電極膜(Pt) 10 下部電極膜を構成する塊状構造の結晶粒層(窒化
タンタル) 11 下部電極膜を構成する柱状構造の結晶粒層(R
u) 12 酸化物誘電体薄膜(BST) 13 上部電極膜(Ru) 14 基板 15 柱状構造の結晶粒 16 塊状構造の結晶粒 100 半導体基板(Si) 110 下部電極膜(Ru) 120 酸化物誘電体薄膜(BST) 130 上部電極膜(Ru) 200 層間絶縁膜(SiO2) 300 コンタクトプラグ(多結晶Si) 400 バリア層(窒化タンタル) 500 バリア層(窒化タンタル) 700 下部電極膜(Pt) 800 酸化物誘電体薄膜(PZT) 900 上部電極膜(Pt)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/105 H01L 27/10 444B 27/108 (58)調査した分野(Int.Cl.7,DB名) H01L 21/8242 C23C 14/06 C23C 16/34 H01L 21/822 H01L 27/04 H01L 27/105 H01L 27/108 JICSTファイル(JOIS)

Claims (28)

    (57)【特許請求の範囲】
  1. 【請求項1】 酸化物誘電体薄膜および該酸化物誘電体
    薄膜を狭持する一対の電極膜からなる薄膜キャパシタ
    と、該電極膜の少なくとも一方に接続されるコンタクト
    プラグと、該電極膜および該コンタクトプラグの間に形
    成されたバリア層とを備える半導体装置であって、前記
    バリア層は10atm%以上50atm%以下の窒素を
    含む窒化タンタルよりなる塊状構造の結晶粒層であるこ
    とを特徴とする半導体装置。
  2. 【請求項2】 前記バリア層の塊状構造の結晶粒層を構
    成する結晶粒の平均粒径が、1nm以上30nm以下で
    あることを特徴とする請求項に記載の半導体装置。
  3. 【請求項3】 前記電極膜のうち、少なくともコンタク
    トプラグに接続されている電極膜が、柱状構造の結晶粒
    層および塊状構造の結晶粒層を含む結晶粒積層構造より
    なることを特徴とする請求項又はに記載の半導体装
    置。
  4. 【請求項4】 前記電極膜の柱状構造の結晶粒層を構成
    する結晶粒の平均粒径が、10nm以上500nm以下
    であることを特徴とする請求項に記載の半導体装置。
  5. 【請求項5】 前記電極膜の塊状構造の結晶粒層を構成
    する結晶粒の平均粒径が、1nm以上30nm以下であ
    ることを特徴とする請求項又はに記載の半導体装
    置。
  6. 【請求項6】 前記結晶粒積層構造に含まれる、前記酸
    化物誘電体薄膜と接する結晶粒層は、柱状構造であるこ
    とを特徴とする請求項乃至いずれかに記載の半導体
    装置。
  7. 【請求項7】 前記酸化物誘電体薄膜は、ペロブスカイ
    ト系酸化物からなることを特徴とする請求項乃至
    ずれかに記載の半導体装置。
  8. 【請求項8】 前記酸化物誘電体薄膜は、ABO3型ペ
    ロブスカイト系酸化物(ここでAはBa、Sr、Pb、
    La、2価金属のうちより選ばれた一種類以上の元素を
    表し、BはTi、Zr、4価金属のうちより選ばれた一
    種類以上の元素を表す)、Ta25、SrBi2Ta2
    9またはBi4Ti312からなることを特徴とする請求
    乃至いずれかに記載の半導体装置。
  9. 【請求項9】 前記電極膜の少なくとも一方は、Ru、
    Pt、IrまたはWよりなることを特徴とする請求項
    乃至いずれかに記載の半導体装置。
  10. 【請求項10】 前記電極膜の少なくとも一方は、導電
    性ペロブスカイト系酸化物よりなることを特徴とする請
    求項乃至いずれかに記載の半導体装置。
  11. 【請求項11】 前記導電性ペロブスカイト系酸化物
    は、SrRuO3又はBaRuO3であることを特徴とす
    る請求項10に記載の半導体装置。
  12. 【請求項12】 前記コンタクトプラグおよび前記バリ
    ア層の間にはシリサイド膜が形成されていることを特徴
    とする請求項乃至11いずれかに記載の半導体装置。
  13. 【請求項13】 前記シリサイド膜はTaSi2である
    ことを特徴とする請求項12に記載の半導体装置。
  14. 【請求項14】 半導体基板上に形成されたMOS型ト
    ランジスタと、前記MOS型トランジスタ上に形成され
    た層間絶縁膜と、前記層間絶縁膜中に設けられ、前記M
    OS型トランジスタに含まれる拡散層と接続するコンタ
    クトプラグと、前記コンタクトプラグ上に形成されたバ
    リア層と、前記バリア層上に形成された下部電極膜と、
    前記下部電極膜上に形成された酸化物誘電体薄膜と、前
    記酸化物誘電体薄膜上に形成された上部電極膜とを備え
    る半導体装置であって、前記バリア層は10atm%以
    上50atm%以下の窒素を含む窒化タンタルよりなる
    塊状構造の結晶粒層であることを特徴とする半導体装
    置。
  15. 【請求項15】 前記バリア層の塊状構造の結晶粒層を
    構成する結晶粒の平均粒径が、1nm以上30nm以下
    であることを特徴とする請求項14に記載の半導体装
    置。
  16. 【請求項16】 前記コンタクトプラグは、前記層間絶
    縁膜中に設けられ前記拡散層に達するコンタクトホール
    内に埋め込まれていることを特徴とする請求項14又は
    15に記載の半導体装置。
  17. 【請求項17】 前記下部電極膜は、柱状構造の結晶粒
    層および塊状構造の結晶粒層を含む結晶粒積層構造より
    なることを特徴とする請求項14乃至16いずれかに記
    載の半導体装置。
  18. 【請求項18】 前記電極膜の柱状構造の結晶粒層を構
    成する結晶粒の平均粒径が、10nm以上500nm以
    下であることを特徴とする請求項17に記載の半導体装
    置。
  19. 【請求項19】 前記電極膜の塊状構造の結晶粒層を構
    成する結晶粒の平均粒径が、1nm以上30nm以下で
    あることを特徴とする請求項17又は18に記載の半導
    体装置。
  20. 【請求項20】 前記結晶粒積層構造に含まれる、前記
    酸化物誘電体薄膜と接する結晶粒層は、柱状構造である
    ことを特徴とする請求項17乃至19いずれかに記載の
    半導体装置。
  21. 【請求項21】 前記酸化物誘電体薄膜は、ペロブスカ
    イト系酸化物からなることを特徴とする請求項14乃至
    20いずれかに記載の半導体装置。
  22. 【請求項22】 前記酸化物誘電体薄膜は、ABO3
    ペロブスカイト系酸化物(ここでAはBa、Sr、P
    b、La、2価金属のうちより選ばれた一種類以上の元
    素を表し、BはTi、Zr、4価金属のうちより選ばれ
    た一種類以上の元素を表す)、Ta25、SrBi2
    29またはBi4Ti312からなることを特徴とする
    請求項14乃至20いずれかに記載の半導体装置。
  23. 【請求項23】 前記電極膜の少なくとも一方は、R
    u、Pt、IrまたはWよりなることを特徴とする請求
    14乃至22いずれかに記載の半導体装置。
  24. 【請求項24】 前記電極膜の少なくとも一方は、導電
    性ペロブスカイト系酸化物よりなることを特徴とする請
    求項14乃至23いずれかに記載の半導体装置。
  25. 【請求項25】 前記導電性ペロブスカイト系酸化物
    は、SrRuO3又はBaRuO3であることを特徴とす
    る請求項24に記載の半導体装置。
  26. 【請求項26】 前記コンタクトプラグおよび前記バリ
    ア層の間にはシリサイド膜が形成されていることを特徴
    とする請求項14乃至25いずれかに記載の半導体装
    置。
  27. 【請求項27】 前記シリサイド膜はTaSi2である
    ことを特徴とする請求項26に記載の半導体装置。
  28. 【請求項28】 窒化タンタルの塊状構造の結晶粒層よ
    りなるバリア層を、ArおよびN2を含む混合ガスを用
    いて反応性スパッタリング法により形成する工程を含む
    ことを特徴とする半導体装置の製造方法。
JP35440799A 1999-07-09 1999-12-14 半導体装置およびその製造方法 Expired - Fee Related JP3353833B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP35440799A JP3353833B2 (ja) 1999-07-09 1999-12-14 半導体装置およびその製造方法
US09/611,065 US6504228B1 (en) 1999-07-09 2000-07-06 Semiconductor device and method for manufacturing the same
KR1020000039162A KR20010029911A (ko) 1999-07-09 2000-07-08 반도체장치 및 그 제조방법

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP19606399 1999-07-09
JP11-196063 1999-07-09
JP35440799A JP3353833B2 (ja) 1999-07-09 1999-12-14 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2001085642A JP2001085642A (ja) 2001-03-30
JP3353833B2 true JP3353833B2 (ja) 2002-12-03

Family

ID=26509509

Family Applications (1)

Application Number Title Priority Date Filing Date
JP35440799A Expired - Fee Related JP3353833B2 (ja) 1999-07-09 1999-12-14 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US6504228B1 (ja)
JP (1) JP3353833B2 (ja)
KR (1) KR20010029911A (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289796A (ja) * 2001-03-26 2002-10-04 Nec Corp 半導体装置の製造方法
JP2007180093A (ja) * 2005-12-27 2007-07-12 Tdk Corp 薄膜デバイスおよびその製造方法
US20080137262A1 (en) * 2006-12-12 2008-06-12 Texas Instruments Inc. Methods and systems for capacitors
US9224773B2 (en) 2011-11-30 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Metal shielding layer in backside illumination image sensor chips and methods for forming the same
US10133428B2 (en) * 2015-05-29 2018-11-20 Samsung Display Co., Ltd. Flexible display device including a flexible substrate having a bending part and a conductive pattern at least partially disposed on the bending part
JP6798489B2 (ja) * 2015-06-11 2020-12-09 日本電気株式会社 抵抗変化素子、および抵抗変化素子の製造方法
CN113594365A (zh) * 2020-04-30 2021-11-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20210408224A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Crystalline bottom electrode for perovskite capacitors and methods of fabrication

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3045928B2 (ja) * 1994-06-28 2000-05-29 松下電子工業株式会社 半導体装置およびその製造方法
US5798903A (en) * 1995-12-26 1998-08-25 Bell Communications Research, Inc. Electrode structure for ferroelectric capacitor integrated on silicon
JPH09246494A (ja) 1996-03-01 1997-09-19 Texas Instr Japan Ltd 誘電体キャパシタと誘電体メモリ装置、及びこれらの製造方法
JPH10173149A (ja) 1996-12-13 1998-06-26 Hitachi Ltd 半導体装置およびその製造方法
JPH10242426A (ja) * 1996-12-26 1998-09-11 Sony Corp 半導体メモリセルのキャパシタ構造及びその作製方法
JP3542704B2 (ja) * 1997-10-24 2004-07-14 シャープ株式会社 半導体メモリ素子
JP3917272B2 (ja) * 1997-11-04 2007-05-23 株式会社日立製作所 半導体メモリ
US6177351B1 (en) * 1997-12-24 2001-01-23 Texas Instruments Incorporated Method and structure for etching a thin film perovskite layer
US6238932B1 (en) * 1998-01-14 2001-05-29 Texas Instruments Incorporated Method for fabricating reliable multilayer bottom electrode for ferroelectric capacitors
US6204158B1 (en) * 1998-12-18 2001-03-20 Advanced Technology Materials, Inc. Reduced diffusion of a mobile specie from a metal oxide ceramic into the substrate
US6202233B1 (en) * 1999-10-08 2001-03-20 David Angus Achong Sleeping bag pillow

Also Published As

Publication number Publication date
JP2001085642A (ja) 2001-03-30
US6504228B1 (en) 2003-01-07
KR20010029911A (ko) 2001-04-16

Similar Documents

Publication Publication Date Title
JP3570472B2 (ja) 高温電極バリアを備えるキャパシタおよびその製造方法並びにFeRAMおよびDRAM
US5757061A (en) Ferroelectric thin film coated substrate, producing method thereof and capacitor structure element using thereof
JP4535076B2 (ja) 強誘電体キャパシタとその製造方法
US6759250B2 (en) Deposition method for lead germanate ferroelectric structure with multi-layered electrode
US20010015448A1 (en) Ferroelectric capacitor and semiconductor device
JP3353833B2 (ja) 半導体装置およびその製造方法
WO1997033316A1 (fr) Composant a semi-conducteur et sa fabrication
US20040058492A1 (en) Vapor growth method for metal oxide dielectric film and pzt film
JPH10173140A (ja) 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法
JPH09246490A (ja) 半導体装置及びその製造方法
JP4421814B2 (ja) 容量素子の製造方法
US6573211B2 (en) Metal oxide dielectric film
US20080019075A1 (en) Dielectric capacitor
JP2002334875A (ja) 金属酸化物誘電体膜の気相成長方法
US7220598B1 (en) Method of making ferroelectric thin film having a randomly oriented layer and spherical crystal conductor structure
JPH11233734A (ja) 半導体メモリ素子及びその製造方法
US20070158715A1 (en) Ferroelectric capacitor and method for fabricating the same
JP3085285B2 (ja) 強誘電体膜の形成方法
KR100490174B1 (ko) Pzt박막의 강유전 특성이 향상된 반도체 소자와 그 제조방법
JP2000236071A (ja) 半導体メモリ素子
JP2002124644A (ja) 半導体装置およびその製造方法
US20070161126A1 (en) Ferroelectric capacitor and method for fabricating the same
JPH1197630A (ja) 強誘電体薄膜の製造方法及び強誘電体メモリ素子
JP3720270B2 (ja) 酸化物結晶質膜の製造方法
KR100358147B1 (ko) 강유전체 캐패시터 제조 방법

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080927

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080927

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090927

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090927

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100927

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100927

Year of fee payment: 8

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100927

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110927

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120927

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120927

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130927

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees