JP3570472B2 - 高温電極バリアを備えるキャパシタおよびその製造方法並びにＦｅＲＡＭおよびＤＲＡＭ - Google Patents
高温電極バリアを備えるキャパシタおよびその製造方法並びにＦｅＲＡＭおよびＤＲＡＭ Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、キャパシタおよびメモリデバイスの分野に関し、特に、このようなデバイスに適用可能な多層電極構造体に関する。
【０００２】
【従来の技術】
強誘電体キャパシタは不揮発性メモリの潜在的供給源としてかなり注目されてきた。期待される利点としては、例えば、フラッシュEEPROMと比べて高い読み出し/書き込み速度およびサイクル容量、ならびに低い電圧条件がある。研究者は、以前から、５μmの強誘電体メモリセル技術、およびさらに小さなメモリセルを開発してきた。Onishiらの「AHalf-Micron Ferroelectric Memory Cell Technology with Stacked CapacitorStructure」、IEDM Digest of TechnicalPapers、 p. 843 (1996); K. Shojiら、「A 7.03μm2Vcc/2-plateNonvolatile DRAM Cell With a Pt/PZT/Pt/TiN CapacitorPatterned byOne-Mask Dry Etching」 VLSI Tech. Symp. Digest of Technical Papers, p.28 (1996)を参照。（本明細書中で言及されたすべての文献の内容は参考のために援用される。）従来、これらのメモリセルには、キャパシタ下部電極としてPt/TiN/Tiポリシリコンプラグ構造が用いられてきた。この構造の顕著な欠点は、TiN表面が酸化されることおよび、その後にPtがTiNから剥離することであった。これは、酸素がPt層を通ってTiN表面へ通過した結果、高温下での強誘電体膜形成の間に起こる。約600℃〜700℃より高い温度（この温度は、本明細書で用いられる「高温」である）は、チタン酸ジルコン酸鉛（PZT)またはSrBi2Ta2O9(SBT)のような信頼性の高い強誘電体膜を得るのに必要であるので、安定性の高い電極構造の開発が高度な強誘電体メモリを達成する重要な鍵となる。
【０００３】
【発明が解決しようとする課題】
白金（Ｐｔ）は、その優れた電気導電性、熱的および化学的安定性ならびに強誘電体層との良好な接着性のために薄膜電極として選択される材料であった。しかし、Ｐｔは、かなり低い温度（約４００℃未満）でＳｉと反応して、ケイ化物層を形成する。従って、ケイ化物形成およびその後の強誘電体層へのＳｉ拡散を防止するために、Ｐｔ電極とＳｉ基板との間にＳｉＯ２バリア層を備えることが必要である。ＳｉＯ２層に加え、Ｐｔ層とＳｉＯ２層との間の接着性を向上させるためにさらなるＴｉ層が用いられてきた。しかしＴｉ中間層を設けたとしても、Ｐｔ膜の表面上に通常、ヒロック様物の形成が観察される。これは、高温処理時のＰｔとＳｉとの間の熱膨張が不釣り合いなことに起因して生ずる。これらのヒロックは、かなり大きい（約５０ｎｍ〜１００ｎｍの間）ものであり得、そして強誘電体膜の特性に極めて有害であり得る。さらに、Ｐｔ電極を備えるＰＺＴキャパシタが、スイッチサイクル（すなわち、分極疲労）の増加に伴ってスイッチ電荷の大幅な連続的減少を示すことは周知である。この疲労は、特にＰＺＴ／Ｐｔ界面において空間電荷の蓄積により滞留しているドメインに起因する。Ｐｔ電極の代わりに導電酸化物電極（すなわち、ＲｕＯ２、Ｌａ１−ＸＳｒＸＯ３（ＬＳＣＯ）、ＹＢａ２、Ｃｕ３Ｏ７−Ｘ（ＹＢＣＯ）など）を用いると、この問題をある程度まで少なくできる。この改善は、ＰＺＴ／酸化物界面における帯電欠陥の蓄積が減少し、かつＰＺＴとの仕事関数がよりよく合致することによる。しかし、酸化物電極／ＰＺＴキャパシタは、Ｐｔ／ＰＺＴキャパシタと比べて、非常に高いリーク電流を示す。
【０００４】
多層導電酸化物／金属電極が、ＰＺＴ薄膜の疲労特性とリーク電流特性とを同時に改善するために研究されてきた。 ＬＳＣＯ／Ｐｔ、ＲｕＯ２／ＰｔおよびＩｒＯ２／Ｉｒが、疲労特性およびリーク電流特性を減少させるのにいくらか有望であることがこれまでの研究によって示されている。しかし、Ｐｔにおけるリーク電流値は依然として高く、改善されなければならない。分極は、場合によって悪くなることがあった。
【０００５】
メモリ応用の電極システムは、所望の電気特性および強誘電体特性を有さなければならない。さらに、電極は、メモリセル構造の設計体内に集積され得なければならない。特に、大規模集積では、キャパシタの電極が１トランジスタ−１キャパシタ単一メモリセルにおけるトランジスタのソース／ドレインと直接電気的に接触することが必要である。このような電極条件は、以下のようであるべきである：
・高温における酸化性雰囲気に曝された後も電気導電性のままであること；
・強誘電体膜の酸素／可動成分の下の基板への拡散を防止し、これにより、トランジスタの電気特性を保持すること；
・処理の間Ｓｉが電極表面へ拡散するのを防止すること；および
・高温における処理の間、強誘電体と基板とが相互作用（反応）しないこと。
【０００６】
Ｐｔ電極および導電酸化物／金属電極は、上記の条件のうちの少なくとも１つも満たさないので、このような構成では効果的に使用され得ない。ＮＶＲＡＭセル構造に対してはＰｔ／ＴｉＮ／Ｔｉ／ポリシリコンプラグ、そしてＤＲＡＭ応用に対してはＲｕＯ２／ＴｉＮと共に、ＰＺＴおよびＳＢＴ、ならびに高誘電体材料（例えば、ＢＳＴ）を用いる強誘電体システムが研究されてきた。しかし、高温（例えば、約５００℃以上）処理の間、ＴｉＮ層は容易に酸化されるので、Ｐｔ／ＴｉＮ層の応力状態の変化に起因して、電極抵抗およびＰｔ層剥離が増加する。
【０００７】
上記の（および他の）基準を満足させる電極システムは、当該技術分野において公知でないと考える。
【０００８】
本発明はこれら上記従来の問題点を解決するものであり、このような電極システムを備えるデバイスを提供することを目的とし、これにより当該技術分野における有意の進歩を示す。
【００１４】
本発明はまた、前記基板上に形成された下部電極、上部電極および該下部電極と該上部電極との間に挟持された誘電体を備えるキャパシタであって、
該下部電極が、Ｐｔ−Ｒｈ−ＯＸからなる第１層、Ｐｔ−Ｒｈからなる第２層、およびＰｔ−Ｒｈ−ＯＸからなる第３層を備え、該第３層が該誘電体に隣接するキャパシタを提供し、これによって上記目的が達成される。
【００１５】
本発明の好適な実施態様では、前記誘電体が強誘電体である。
【００１６】
本発明のさらに好適な実施態様では、前記上部電極が、Ｐｔ−Ｒｈ−ＯＸからなる第１層、Ｐｔ−Ｒｈからなる第２層、およびＰｔ−Ｒｈ−ＯＸからなる第３層を備え、該第１層が該誘電体に隣接する。
【００１７】
本発明のさらに好適な実施態様では、前記下部電極の第１層が約１５ｎｍの厚さを有し、前記下部電極の第２層が約５０ｎｍの厚さを有し、そして前記下部電極の第３層が約３０ｎｍの厚さを有する。
【００１８】
本発明のさらに好ましい実施態様では、前記下部電極の第２層がPt-13%Rhからなる。
【００１９】
本発明のさらに好適な実施態様では、前記下部電極の第１層がＰｔ：Ｒｈ：Ｏ＝６６：１４：２０の原子組成比を有し、前記第２層がＰｔ：Ｒｈ＝約８７：１３の原子組成比を有し、前記第３層がＰｔ：Ｒｈ：Ｏ＝約５０：２０：３０の原子組成比を有する。
本発明のさらに好適な実施態様では、前記基板が、シリコン、ゲルマニウム、ＧａＡｓまたは他の半導体のうち少なくとも１つを含む。
【００２０】
本発明のさらに好適な実施態様では、前記基板が、ｎ＋Ｓｉ（１００）、ｎ＋ポリシリコン／ＳｉＯ２／ＳｉおよびＳｉＯ２／Ｓｉからなる群から選択される。
【００２１】
本発明はさらに、（ａ）基板上にＰｔ−Ｒｈ−ＯＸからなる第１層を形成する工程と、（ｂ）該第１層上にＰｔ−Ｒｈからなる第２層を形成する工程と、（ｃ）該第２層上にＰｔ−Ｒｈ−ＯＸからなる第３層を形成し、これにより、該第１層、第２層および第３層が下部電極を構成する工程と、（ｄ）該第３層上に誘電体を形成する工程と、（ｅ）該下部電極上に上部電極を形成する工程とを包含する、高温電極バリアを備えるキャパシタを製造する方法を提供し、これによって上記目的が達成される。
【００２２】
本発明の好適な実施態様では、前記工程（ａ）、（ｂ）および（ｃ）が、ＲＦスパッタリングによって行われる。
【００２３】
本発明のさらに好適な実施態様では、前記第１層が、Ａｒ＋Ｏ２雰囲気中でスパッタリングされ、前記第２層が、Ａｒ雰囲気中でスパッタリングされ、そして前記第３層が、Ａｒ＋Ｏ２雰囲気中でスパッタリングされる。
【００２４】
本発明のさらに好適な実施態様では、前記Ａｒ雰囲気が、約５ｍＴｏｒｒのガス圧を有し、そして前記Ａｒ＋Ｏ２雰囲気が、約７ｍＴｏｒｒのガス圧を有する。
【００２５】
本発明のさらに好適な実施態様では、前記 Ar ＋ O 2 雰囲気におけるAr：O2比が約20:4sccmで一定に保たれる。
【００２６】
本発明のさらに好適な実施態様では、前記第１層が、約３分間で形成され、前記第２層が、約１７分間で形成され、そして前記第３層が、約６分間で形成される。
【００２７】
本発明のさらに好適な実施態様では、前記ＲＦパワー密度が１平方インチ当たり約１６ワットである。
【００２８】
本発明のさらに好適な実施態様では、前記基板温度が、前記形成工程の間約４５０℃である。
【００２９】
本発明のさらに好適な実施態様では、前記キャパシタをアニールする工程をさらに包含する。
【００３０】
本発明のさらに好適な実施態様では、前記アニール工程が、約６５０℃にて約３０分間行われる。
【００３１】
本発明のさらに好適な実施態様では、前記アニール工程が少なくとも５００℃を上回る温度にて行われる。
【００３２】
本発明のさらに好適な実施態様では、前記第１層が、ｎ＋Ｓｉ（１００）、ｎ＋ポリシリコン／ＳｉＯ２／ＳｉおよびＳｉＯ２／Ｓｉからなる群から選択される基板上に形成される。
【００３５】
本発明はまた、基板上に形成された下部電極、上部電極、および該下部電極と該上部電極との間に挟持された誘電体を備えるキャパシタを備え、該下部電極が、Pt-Rh-OXからなる第１層、Pt-Rhからなる第２層、およびPt-Rh-OXからなる第３層を備え、該第３層が該誘電体に隣接するFeRAMであって、該誘電体が、SrBi2(Ta1-XNbX)2O9、および固溶体、PZT、ならびに強誘電体からなる群から選択される、FeRAMを提供し、これによって上記目的が達成される。
【００３６】
本発明はさらに、基板上に形成された下部電極、上部電極、および該下部電極と該上部電極との間に挟持された誘電体を備えるキャパシタを備え、該下部電極が、Pt-Rh-O X からなる第１層、 Pt-Rh からなる第２層、および Pt-Rh-O X からなる第３層を備え、該第３層が該誘電体に隣接するDRAMであって、該誘電体が、Sr1-XBaXTiO3、BaBi2Ta2O9、および高誘電体からなる群から選択される、DRAMを提供し、これによって上記目的が達成される。
【００３７】
以下作用について説明する。
【００３８】
本発明は、強誘電体メモリおよびＤＲＡＭ、ならびに他の応用に最適なキャパシタである。このキャパシタは、シリコンのような基板上に形成され、ある応用としては、トランジスタのソース／ドレインと電気的に接触して配置され得、大規模デバイス集積のためのメモリセルを形成する。
【００３９】
ある実施形態において、下部電極構造は３層からなり、一緒になって基板と強誘電体（または他のキャパシタ誘電体）との間の電極および拡散バリアを形成する。下部層（基板に最も近い）は、Ｐｔ−Ｒｈ−ＯＸから形成された金属酸化物である。中間層は、金属Ｐｔ−Ｒｈから形成される。上部層（強誘電体に最も近い）はＰｔ−Ｒｈ−ＯＸから形成される。
【００４０】
強誘電体層はこの下部電極構造上に形成される。
【００４１】
上部電極が、強誘電体上に形成されてキャパシタを完成する。上部電極は、好ましくは下部電極と全く同様に形成される。すなわち、Ｐｔ−Ｒｈ−ＯＸ層が強誘電体上に直接形成される。Ｐｔ−Ｒｈ層がそのＰｔ−Ｒｈ−ＯＸ層上に形成される。Ｐｔ−Ｒｈ−ＯＸ層がそのＰｔ−Ｒｈ層上に形成されて、キャパシタ構造を完成する。
【００４２】
以下に示すような他の実施態様が本発明の範囲内に包含される。
【００４３】
本発明のキャパシタは、以下に示すように、ＲＦスパッタリングによって形成するのが好ましい。しかし、本発明のキャパシタは、あらゆる他の形成技術（例えば、いずれの化学蒸着法もしくはゾル−ゲル法または物理蒸着プロセスを包含する）によっても形成され得る。
【００４４】
本発明のキャパシタは、優れた強誘電特性および疲労特性を有する。さらに、本発明による電極は、高処理温度（例えば、７００℃）においても、強誘電体と基板との間の優れたバリアとして作用する。
【００４５】
【発明の実施の形態】
本発明は、主に強誘電体メモリのキャパシタとして有用なデバイス構造に関し、特に、キャパシタ電極が、ポリシリコンプラグを介してトランジスタのソース／ドレインと電気的に直接接触するタイプのデバイス構造に関する。従来技術のデバイスは、４つまたは５つの異なる層を形成することが必要な分離した電極および拡散バリア層を用いていた。
【００４６】
例えば、図９の従来技術のデバイスは、分離した電極および拡散層を有する。ケイ化物（ＴｉＳｉ２またはＴａＳｉ２）層１０が、ポリシリコンプラグ８上に形成される。ＴｉＯ２（またはＴａ）層２０がケイ化物層１０上に形成される。ＴｉＮ層３０が層２０上に形成される。Ｐｔ層４０が層３０上に形成される。ＲｕＯ２（またはＬＳＣＯまたはＩｒＯ２）層５０が層４０上に形成される。層２０〜５０が下部電極構造を形成し、その上にＰＺＴ６０のような強誘電体材料が形成される。本明細書で用いられるＰＺＴは、ドープされていない変形体、およびいかなるドープされた変形体（Ｐｂ、ＺｉおよびＴｉのドーピングを含む）を含む。デバイスは、基板内に位置され得、１つのデバイスに集積され得る。Ｐｔ層４０およびＲｕＯ２層５０は、ＰＺＴ強誘電体キャパシタの低下特性を改善する、金属および導電酸化物である。ＴｉＳｉ２層１０、Ｔｉ層２０およびＴｉＮ層３０が拡散バリアを形成する。デバイス全体が比較的複雑であり、４つまたは５つの異なる層の形成を必要とする。しかし、このような設計は、拡散性、酸化抵抗性および接着性という制約のために必要である。これほど複雑であっても、デバイスは、約５００℃より高い処理温度に対して接着性の問題およびＴｉＮ層３０の酸化という問題がある。
【００４７】
本発明の下部電極デバイスを図１に示す。電極は、３層構造Ｐｔ−Ｒｈ−ＯＸ／Ｐｔ−Ｒｈ／Ｐｔ−Ｒｈ−ＯＸを基礎としている。Ｐｔ−Ｒｈ−ＯＸ９０からなる下部金属酸化物層が基板８０上に形成される。Ｐｔ−Ｒｈ１００からなる中間金属層が層９０上に形成される。Ｐｔ−Ｒｈ−ＯＸからなる上部金属酸化物層１１０が中間層１００上に形成される。ＰＺＴのような強誘電体層１２０が金属層１１０上に形成される。層９０、１００および１１０は一緒になって、キャパシタデバイスの下部電極を形成する。
【００４８】
インサイチュスパッタリングプロセスで上記デバイスを形成した。下部酸化物層９０は、アルゴン（Ａｒ）および酸素（Ｏ２）雰囲気中でスパッタリングされる。金属層１００は、純Ａｒ中でスパッタリングされる。上部層１１０はＡｒおよびＯ２雰囲気中でスパッタリングされる。スパッタリングには、Ｃｏｏｋｅ Ｖａｃｕｕｍ Ｐｒｏｄｕｃｔｓ製のＲＦスパッタシステムを用いた。
【００４９】
直径２インチおよび厚さ０．１２５インチの寸法のＰｔ−１０％Ｒｈ合金ターゲットを用いた。電極を基板温度４５０℃、ＲＦパワー５０Ｗ（約１６Ｗ／ｉｎ２パワー密度）で形成した。純Ａｒスパッタリングに対しては５ｍＴｏｒｒ、ＡｒおよびＯ２中でのスパッタリングに対しては７ｍＴｏｒｒのガス圧を用いた。Ａｒ：Ｏ２比を２０：４ｓｃｃｍで一定に維持したままＡｒおよびＯ２スパッタリングを行った。形成時間は、下部層９０に対して３分間、中間層１００に対して１７分間、上部層１１０に対して６分間であった。下部電極構造を単結晶ｎ＋Ｓｉ（１００）の基板８０上に形成した。さらに、別の実施態様は、ｎ＋ポリシリコン／ＳｉＯ２／Ｓｉ、およびＳｉＯ２／Ｓｉの基板８０を用いて構成される。
【００５０】
あらゆる表面汚染を取り除くために基板８０を洗浄および脱脂した。単結晶ＳｉおよびポリＳｉ基板上の天然酸化物を除去し、ＨＦ酸処理を用いることにより表面をＨ−保護した。次いで、基板を下部電極形成のためのスパッタチャンバに直ちに移して天然酸化物形成を最小限にした。下部電極形成に続いて、組成物ＰｂＺｒ０．５３Ｔｉ０．４７Ｏ３のＭＯＤ誘導ＰＺＴ膜を金属有機前駆体から形成した。調製の詳細については、Ｇ． ＹｉおよびＭ． Ｓａｙｅｒ、Ｃｅｒａｍ Ｂｕｌｌ．、７０、１１７３ （１９９１）を参照。ＰＺＴ膜の厚さは、分光楕円偏光法によって測定すると、約３０００Åであった。次いで、酸素気流下、石英管状炉中で６５０℃にて３０分間アニールし、ＰＺＴ膜中のペロブスカイト相の結晶化を達成した。次に、図２に示されるように、上部電極を形成した（上部電極は、Ｐｔ−Ｒｈ／Ｐｔ−Ｒｈ−ＯＸ／Ｐｔ−Ｒｈ層であった）。より詳しくは、Ｐｔ−Ｒｈ−ＯＸ層１３０は、強誘電体層１２０上に形成される。金属Ｐｔ−Ｒｈ層１４０は層１３０上に形成される。最後に、上部Ｐｔ−Ｒｈ−ＯＸ層１５０が、層１４０上に形成される。上部電極は層１３０〜１５０を含む。上部電極を下部電極と同一の蒸着条件下で形成したが、他の条件も用い得る。その後、この構造体を６００℃にて３０分間アニールした。上部電極の厚さは、およそ３．０×１０−４ｃｍであった。
【００５１】
ラザフォード後方散乱分光法（ＲＢＳ）を用いて電極膜の組成および厚さを測定した。Ｘ線回折（ＸＲＤ）を用いてＰＺＴ膜の相形成および相配向を調べた。原子間力顕微鏡（ＡＦＭ）を用いて膜の形態を調べた。キャパシタ構造の強誘電特性（ヒステリシスおよび疲労）をＲａｄｉａｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｏｆ Ａｌｂｕｑｕｅｒｑｕｅ、ＮＭ製のＲＴ６６Ａ強誘電テスターを用いることにより測定した。直流電流（ｄｃ）リーク電流をＫｉｅｔｈｌｅｙ ６１７ プログラマブル電気計を用いて測定した。この電気計をプログラムして、印加電圧の関数として安定状態のリーク電流を測定した。
【００５２】
ＳｉＯ２／Ｓｉ基板上に形成されたばかりの電極膜に関するＲＢＳ研究結果は、反応性スパッタリングによる表面（すなわち、上部電極の上部層）および電極／基板界面（すなわち、下部電極の下部層）としての酸化物層形成を確認した。電極における各層の組成を、シミュレーションプログラムを用いた理論上のスペクトルを実験のスペクトルにほぼ一致するまで適合させることによって測定した。ＲＢＳシミュレーションの結果は、形成された膜に３つの異なる層が存在することを確認している。ＳｉＯ２層に隣接する下部層は、原子組成比がＰｔ：Ｒｈ：Ｏ ＝ ６６：１４：２０である酸化物層である。中間層は原子組成比がＰｔ：Ｒｈ ＝ ８７：１３である金属層である。上部酸化物層は、原子組成比がＰｔ：Ｒｈ：Ｏ ＝ ５０：２０：３０である酸化物層である。上記の形成時間に対応するこれらの層の厚さを測定すると、下部層が１５ｎｍであり、中間層が５０ｎｍであり、そして上部層が３０ｎｍであった。
【００５３】
純Ａｒ雰囲気中で形成された中間金属層は、ターゲットと比較してＲｈが１３％高まり、Ｐｔと比較するとＲｈが１０％高まった。これは、おそらくＲｈの優先的なスパッタリングに起因する。組成に関する分析結果に基づくと、膜が完全に混合した酸化物であるのか、または金属と酸化物成分との混合物であるのか決定されていない。ＲｈおよびＰｔの両方が導電酸化物（ＲｈＯＸまたはＰｔＯ２）を形成する。しかし、Ｒｈは酸素に対する親和性が高く、Ｐｔに比べてより高い程度まで酸化されやすい。このため、本発明者らの場合に観察されるように金属層と比較して酸化物層においてＲｈの優先的な分離が起こり得る。４つのポイントプローブを用いて測定された多層の電極バリア膜の抵抗率を測定すると、１８μＯｈｍ−ｃｍ〜２４μＯｈｍ−ｃｍの範囲であった。これは、多層電極が、金属膜に匹敵する抵抗率を有していたことを示す。
【００５４】
図３は、Ｏ２気流下、７００℃にて６０分間アニールした後、ｎ＋Ｓｉ基板上の多層電極膜およびＰｔ膜のＲＢＳスペクトルを示す。この結果は、Ｐｔ／Ｓｉの場合（ＰｔおよびＳｉの両方の端部がかなりシフトした）に比べて、Ｐｔ−ＲｈとＳｉとの間に大きな相互拡散がないことを明らかに示している。これは、Ｐｔ−Ｒｈ−ＯＸ層が、少なくとも７００℃の処理温度まで、有効な拡散／反応バリアとして作用することを示す。形成したばかりの電極膜のＸＲＤ分析は、それらの形成条件下での結晶性Ｐｔ−Ｒｈ電極構造の形成を示す。Ｓｉ基板に形成された多層電極膜に対するＸＲＤデータは、６５０℃でのアニール後、Ｐｔ／Ｒｈケイ化物と対応するＰｔと比較して新しいピークを全く示なかった。このことは、Ｐｔ−Ｒｈ−ＯＸ層のバリア効果を示すものである。ＡＦＭを用いた電極の形態検査は、電極が、約４００Åの平均粒子サイズを有する微細なおよび非常に微細な粒子構造を有することを示した。さらに、６５０℃でのアニール後、これらの電極に対してヒロック形成が観測されず、ＡＦＭデータから測定された平均表面粗さ（Ｒａ）は、わずか０．６８ｎｍであった。図４は、下部電極／Ｓｉ（１００）構造上に形成され、かつ６５０℃にて３０分間、Ｏ２雰囲気中でアニールされたＰＺＴ膜のＸＲＤパターンを示す。ＸＲＤパターンから観測されるように、膜は強誘電性ペロブスカイト相に優先的に結晶化したようである。パイロクロア相のピークが存在しないことは、残っているパイロクロア相がＸＲＤ技術の検出可能な限界内にあることを意味している。この膜は、好ましい配向を有していないようである。ＰＺＴ膜は、ＡＦＭマイクログラフから観測されるように約８００Åの平均粒子サイズを有している。
【００５５】
下の電極の平滑かつ微細な粒子組織により、ほんの１．３１ｎｍという平均粗さＲａ値を有するＰＺＴ膜の極端な平滑さ（Ｒａ ＝ ０．６２ｎｍ）に着目することが重要である。比較して、Ｐｔ電極上に形成された膜はかなり粗く、そしてまた大きな粒子サイズ（例えば、１０００Å）を有する傾向がある。これは、下のＰｔ電極の大きな粒子サイズおよびヒロック形成に起因する。Ｊ． Ｏ． Ｏｌｏｗｏｌｆｅら、Ｊ． Ａｐｐ． Ｐｈｙ．、７３、１７６４（１９９３）を参照。従って、本発明による多層電極は、Ｐｔ電極に比べてＰＺＴのより薄い膜に使用されると有意な利点を有する。
【００５６】
図５の（Ａ）および図５の（Ｂ）は、６５０℃にて３０分間Ｏ２中でアニールされたｎ＋Ｓｉ（１００）基板上に直接形成された本発明の上部電極／ＰＺＴ／下部電極構造の典型的なヒステリシス曲線および疲労物性を示す。これらの試験構造に対するヒステリシス曲線は、十分飽和し、そして約１６μＣ／ｃｍ２の残留分極（Ｐｒ）値を示す。抗電界値（Ｅｃ）もまた低く、３０ｋＶ／ｃｍ〜４０ｋＶ／ｃｍの範囲である。ｎ＋ポリＳｉ／ＳＩＯ２／ＳｉおよびＳｉＯ２／Ｓｉ構造上に形成されたキャパシタに対するＰｒ値およびＥｃ値は同様の範囲内であった。多層電極上に形成されたＰＺＴ膜のＰｒ値は、おそらくＰＺＴの粒子サイズがより小さいことに起因して、Ｐｔ電極上に形成された膜よりも低い。
【００５７】
振幅±５Ｖおよび周波数５００ｋＨｚで外部から生成された方形波を用いて疲労試験を行った。図５の（Ｂ）において、スイッチされた電荷およびスイッチされていない電荷が、キャパシタに印加されたｌｏｇ（サイクル）関数としてプロットされている。疲労試験の結果は、１０１１サイクルまで、大きな疲労（５％未満の分極）がないことを示す。
【００５８】
図６は、ｎ＋Ｓｉ（１００）基板上の試験構造に関する、印加電圧および極性（上部電極＋または下部電極＋のいずれか）に対するｄｃリーク電流の依存性を示す。リーク電流は、１００ｋＶ／ｃｍの印加電界まで極僅かに増加し、これに続いて、５００ｋＶ／ｃｍの印加場まで直線的に増加した（ｌｏｇ Ｊ 対Ｅ１／２依存性）。この物性は、ポール−フレンケルまたはショットキーバリア制御機構のいずれかを示している。しかし、測定時の極性変化に関するリーク電流の異なる値が、ショットキーバリアが支配的なリーク電流メカニズムであることを意味している。１００ｋＶ／ｃｍ（３Ｖ）の印加電界でのリーク電流は、２×１０−８Ａ／ｃｍ２という低い値を有し、Ｐｔ電極上のＰＺＴに匹敵し得る。
【００５９】
要約すると、Ｐｔ−Ｒｈ−ＯＸ／Ｐｔ−Ｒｈ／Ｐｔ−Ｒｈ−ＯＸ多層電極バリアを備える強誘電体試験キャパシタが、優れた強誘電体特性および疲労特性を有するいくつかの基板上に形成されていた。多層電極構造が、７００℃の高い処理温度まで、強誘電体膜とＳｉ基板との間の優れたバリアとして作用し、これらのキャパシタの特性低下を大きく改善する。多層電極構造のバリア特性は、集積強誘電体（例えば、ＰＺＴ、ＳＢＴ）キャパシタ、および高い誘電率の常誘電体キャパシタの大規模集積メモリセル構造における使用を可能とする。
さて、上記デバイスは、優れた結果をもって構成されたが、本発明はこれらの特定の組成より広い範囲を包含することを理解すべきである。一般的なキャパシタデバイスを図７に模式的に示す。キャパシタは、基板２００上に形成される。基板２００は、キャパシタ形成に適するあらゆる材料からなり得、特に好適な基板はシリコン、ゲルマニウム、ＧａＡｓおよび他の半導体である。金属酸化物層２１０が基板２００上に形成される。金属酸化物層２１０はあらゆる金属酸化物であり得るが、一実施態様において最も好適には、遷移金属の酸化物である。より具体的には、以下の金属が好適である：任意の遷移金属、Ｐｄ、Ｐｔ、Ｉｒ、ＲｈおよびＲｕである。銀（Ａｇ）もまた好適な金属である。この明細書中にわたって用いられる、用語「金属」は、任意の合金または多層金属を含む他の組成物を含み、単に単一の元素化合物を示すものではない。用語「合金」は、さらに明確にするために時折用いられ得るが、意味を変えるものではない。金属層２２０が、金属酸化物層２１０上に形成される。層２２０の金属は、層２１０の酸化物形態における金属と同じ種類であり、従って、上で述べたように、同じ金属が好ましい。誘電体層２３０が金属層２２０上に形成される。誘電体層２３０は、強誘電体（例えば、ＰＺＴおよびＳＢＴ）または他の高誘電体材料（例えば、ＢＳＴ）であるのが好ましい。層２１０および２２０が一緒になって下部電極を形成する。
【００６０】
上部電極２４０が誘電体２３０の上に形成される。上部電極２４０は、下部電極と同じ金属酸化物および金属層構造からなることが好ましい。従って、金属層２４２が誘電体２３０の上に形成される。その上に金属酸化物層２４４が形成される（図８を参照）。しかし、異なる上部電極も用いられ得る。
【００６１】
中間金属酸化物層（図示せず）は、疲労を防止するために用いられ得、これは、誘電体２３０がＰＺＴである場合に特に有用である。従って、金属酸化物層が、金属層２２０と誘電体２３０との間に形成される。この場合、別の金属酸化物層が、誘電体２３０の上に直接形成されることが好ましく、これが上部電極のさらなる要素を形成する。
【００６２】
上記のキャパシタ構造は、FeRAM（不揮発性メモリ）およびDRAMに特に有用である。FeRAMに対しては、以下の化合物が好適な誘電体である：
PbZr1-XTiXO3（ドープされた変形体およびドープされていない変形体を含む）;SrBi2Ta1-XNbXO9、および固溶体；他の強誘電体。
【００６３】
DRAMに対しては、以下の化合物が好適な誘電体である：Sr1-XBaXTiO3;BaBi2Ta2O9；他の高誘電率材料。
【００６４】
【発明の効果】
本発明によれば、高温における酸化性雰囲気に曝された後も電気導電性のままであり、強誘電体膜の酸素／可動成分の下の基板への拡散を防止し、これにより、トランジスタの電気特性を保持でき、処理の間、Ｓｉが電極表面へ拡散するのを防止でき、高温における処理の間、強誘電体と基板とが相互作用（反応）しない強誘電体キャパシタが提供され得る。
【図面の簡単な説明】
【図１】本発明の実施態様による基板上の下部電極および強誘電体キャパシタの模式図である。
【図２】本発明の実施態様による基板上の上部電極、下部電極および強誘電体キャパシタの模式図である。
【図３】基板上の本発明による電極膜、およびＰｔ膜に対するＲＢＳスペクトルのグラフである。
【図４】アニール後の本発明による高温電極バリアおよび基板上に形成された強誘電体（ＰＺＴ）膜のＸＲＤパターンである。
【図５】（Ａ）は、本発明によるキャパシタのヒステリシス曲線であり、（Ｂ）は、本発明によるキャパシタの疲労プロットである。
【図６】本発明によるキャパシタの両分極性についてのｄｃリーク電流対印加電圧のプロットである。
【図７】本発明による一般的なキャパシタ構造の模式図である。
【図８】本発明の一局面による上部電極の模式図である
【図９】従来の設計による基板上の下部電極および強誘電体キャパシタの模式図である。
【符号の説明】
８ ポリシリコンプラグ
１０ ケイ化物層
２０ ＴｉＯ２層
３０ ＴｉＮ層
４０ Ｐｔ層
５０ ＲｕＯ２層
６０、１２０ 強誘電体材料
９０、１１０、１３０、１５０ Ｐｔ−Ｒｈ−ＯＸ層
１００、１４０ Ｐｔ−Ｒｈ
【発明の属する技術分野】
本発明は、キャパシタおよびメモリデバイスの分野に関し、特に、このようなデバイスに適用可能な多層電極構造体に関する。
【０００２】
【従来の技術】
強誘電体キャパシタは不揮発性メモリの潜在的供給源としてかなり注目されてきた。期待される利点としては、例えば、フラッシュEEPROMと比べて高い読み出し/書き込み速度およびサイクル容量、ならびに低い電圧条件がある。研究者は、以前から、５μmの強誘電体メモリセル技術、およびさらに小さなメモリセルを開発してきた。Onishiらの「AHalf-Micron Ferroelectric Memory Cell Technology with Stacked CapacitorStructure」、IEDM Digest of TechnicalPapers、 p. 843 (1996); K. Shojiら、「A 7.03μm2Vcc/2-plateNonvolatile DRAM Cell With a Pt/PZT/Pt/TiN CapacitorPatterned byOne-Mask Dry Etching」 VLSI Tech. Symp. Digest of Technical Papers, p.28 (1996)を参照。（本明細書中で言及されたすべての文献の内容は参考のために援用される。）従来、これらのメモリセルには、キャパシタ下部電極としてPt/TiN/Tiポリシリコンプラグ構造が用いられてきた。この構造の顕著な欠点は、TiN表面が酸化されることおよび、その後にPtがTiNから剥離することであった。これは、酸素がPt層を通ってTiN表面へ通過した結果、高温下での強誘電体膜形成の間に起こる。約600℃〜700℃より高い温度（この温度は、本明細書で用いられる「高温」である）は、チタン酸ジルコン酸鉛（PZT)またはSrBi2Ta2O9(SBT)のような信頼性の高い強誘電体膜を得るのに必要であるので、安定性の高い電極構造の開発が高度な強誘電体メモリを達成する重要な鍵となる。
【０００３】
【発明が解決しようとする課題】
白金（Ｐｔ）は、その優れた電気導電性、熱的および化学的安定性ならびに強誘電体層との良好な接着性のために薄膜電極として選択される材料であった。しかし、Ｐｔは、かなり低い温度（約４００℃未満）でＳｉと反応して、ケイ化物層を形成する。従って、ケイ化物形成およびその後の強誘電体層へのＳｉ拡散を防止するために、Ｐｔ電極とＳｉ基板との間にＳｉＯ２バリア層を備えることが必要である。ＳｉＯ２層に加え、Ｐｔ層とＳｉＯ２層との間の接着性を向上させるためにさらなるＴｉ層が用いられてきた。しかしＴｉ中間層を設けたとしても、Ｐｔ膜の表面上に通常、ヒロック様物の形成が観察される。これは、高温処理時のＰｔとＳｉとの間の熱膨張が不釣り合いなことに起因して生ずる。これらのヒロックは、かなり大きい（約５０ｎｍ〜１００ｎｍの間）ものであり得、そして強誘電体膜の特性に極めて有害であり得る。さらに、Ｐｔ電極を備えるＰＺＴキャパシタが、スイッチサイクル（すなわち、分極疲労）の増加に伴ってスイッチ電荷の大幅な連続的減少を示すことは周知である。この疲労は、特にＰＺＴ／Ｐｔ界面において空間電荷の蓄積により滞留しているドメインに起因する。Ｐｔ電極の代わりに導電酸化物電極（すなわち、ＲｕＯ２、Ｌａ１−ＸＳｒＸＯ３（ＬＳＣＯ）、ＹＢａ２、Ｃｕ３Ｏ７−Ｘ（ＹＢＣＯ）など）を用いると、この問題をある程度まで少なくできる。この改善は、ＰＺＴ／酸化物界面における帯電欠陥の蓄積が減少し、かつＰＺＴとの仕事関数がよりよく合致することによる。しかし、酸化物電極／ＰＺＴキャパシタは、Ｐｔ／ＰＺＴキャパシタと比べて、非常に高いリーク電流を示す。
【０００４】
多層導電酸化物／金属電極が、ＰＺＴ薄膜の疲労特性とリーク電流特性とを同時に改善するために研究されてきた。 ＬＳＣＯ／Ｐｔ、ＲｕＯ２／ＰｔおよびＩｒＯ２／Ｉｒが、疲労特性およびリーク電流特性を減少させるのにいくらか有望であることがこれまでの研究によって示されている。しかし、Ｐｔにおけるリーク電流値は依然として高く、改善されなければならない。分極は、場合によって悪くなることがあった。
【０００５】
メモリ応用の電極システムは、所望の電気特性および強誘電体特性を有さなければならない。さらに、電極は、メモリセル構造の設計体内に集積され得なければならない。特に、大規模集積では、キャパシタの電極が１トランジスタ−１キャパシタ単一メモリセルにおけるトランジスタのソース／ドレインと直接電気的に接触することが必要である。このような電極条件は、以下のようであるべきである：
・高温における酸化性雰囲気に曝された後も電気導電性のままであること；
・強誘電体膜の酸素／可動成分の下の基板への拡散を防止し、これにより、トランジスタの電気特性を保持すること；
・処理の間Ｓｉが電極表面へ拡散するのを防止すること；および
・高温における処理の間、強誘電体と基板とが相互作用（反応）しないこと。
【０００６】
Ｐｔ電極および導電酸化物／金属電極は、上記の条件のうちの少なくとも１つも満たさないので、このような構成では効果的に使用され得ない。ＮＶＲＡＭセル構造に対してはＰｔ／ＴｉＮ／Ｔｉ／ポリシリコンプラグ、そしてＤＲＡＭ応用に対してはＲｕＯ２／ＴｉＮと共に、ＰＺＴおよびＳＢＴ、ならびに高誘電体材料（例えば、ＢＳＴ）を用いる強誘電体システムが研究されてきた。しかし、高温（例えば、約５００℃以上）処理の間、ＴｉＮ層は容易に酸化されるので、Ｐｔ／ＴｉＮ層の応力状態の変化に起因して、電極抵抗およびＰｔ層剥離が増加する。
【０００７】
上記の（および他の）基準を満足させる電極システムは、当該技術分野において公知でないと考える。
【０００８】
本発明はこれら上記従来の問題点を解決するものであり、このような電極システムを備えるデバイスを提供することを目的とし、これにより当該技術分野における有意の進歩を示す。
【００１４】
本発明はまた、前記基板上に形成された下部電極、上部電極および該下部電極と該上部電極との間に挟持された誘電体を備えるキャパシタであって、
該下部電極が、Ｐｔ−Ｒｈ−ＯＸからなる第１層、Ｐｔ−Ｒｈからなる第２層、およびＰｔ−Ｒｈ−ＯＸからなる第３層を備え、該第３層が該誘電体に隣接するキャパシタを提供し、これによって上記目的が達成される。
【００１５】
本発明の好適な実施態様では、前記誘電体が強誘電体である。
【００１６】
本発明のさらに好適な実施態様では、前記上部電極が、Ｐｔ−Ｒｈ−ＯＸからなる第１層、Ｐｔ−Ｒｈからなる第２層、およびＰｔ−Ｒｈ−ＯＸからなる第３層を備え、該第１層が該誘電体に隣接する。
【００１７】
本発明のさらに好適な実施態様では、前記下部電極の第１層が約１５ｎｍの厚さを有し、前記下部電極の第２層が約５０ｎｍの厚さを有し、そして前記下部電極の第３層が約３０ｎｍの厚さを有する。
【００１８】
本発明のさらに好ましい実施態様では、前記下部電極の第２層がPt-13%Rhからなる。
【００１９】
本発明のさらに好適な実施態様では、前記下部電極の第１層がＰｔ：Ｒｈ：Ｏ＝６６：１４：２０の原子組成比を有し、前記第２層がＰｔ：Ｒｈ＝約８７：１３の原子組成比を有し、前記第３層がＰｔ：Ｒｈ：Ｏ＝約５０：２０：３０の原子組成比を有する。
本発明のさらに好適な実施態様では、前記基板が、シリコン、ゲルマニウム、ＧａＡｓまたは他の半導体のうち少なくとも１つを含む。
【００２０】
本発明のさらに好適な実施態様では、前記基板が、ｎ＋Ｓｉ（１００）、ｎ＋ポリシリコン／ＳｉＯ２／ＳｉおよびＳｉＯ２／Ｓｉからなる群から選択される。
【００２１】
本発明はさらに、（ａ）基板上にＰｔ−Ｒｈ−ＯＸからなる第１層を形成する工程と、（ｂ）該第１層上にＰｔ−Ｒｈからなる第２層を形成する工程と、（ｃ）該第２層上にＰｔ−Ｒｈ−ＯＸからなる第３層を形成し、これにより、該第１層、第２層および第３層が下部電極を構成する工程と、（ｄ）該第３層上に誘電体を形成する工程と、（ｅ）該下部電極上に上部電極を形成する工程とを包含する、高温電極バリアを備えるキャパシタを製造する方法を提供し、これによって上記目的が達成される。
【００２２】
本発明の好適な実施態様では、前記工程（ａ）、（ｂ）および（ｃ）が、ＲＦスパッタリングによって行われる。
【００２３】
本発明のさらに好適な実施態様では、前記第１層が、Ａｒ＋Ｏ２雰囲気中でスパッタリングされ、前記第２層が、Ａｒ雰囲気中でスパッタリングされ、そして前記第３層が、Ａｒ＋Ｏ２雰囲気中でスパッタリングされる。
【００２４】
本発明のさらに好適な実施態様では、前記Ａｒ雰囲気が、約５ｍＴｏｒｒのガス圧を有し、そして前記Ａｒ＋Ｏ２雰囲気が、約７ｍＴｏｒｒのガス圧を有する。
【００２５】
本発明のさらに好適な実施態様では、前記 Ar ＋ O 2 雰囲気におけるAr：O2比が約20:4sccmで一定に保たれる。
【００２６】
本発明のさらに好適な実施態様では、前記第１層が、約３分間で形成され、前記第２層が、約１７分間で形成され、そして前記第３層が、約６分間で形成される。
【００２７】
本発明のさらに好適な実施態様では、前記ＲＦパワー密度が１平方インチ当たり約１６ワットである。
【００２８】
本発明のさらに好適な実施態様では、前記基板温度が、前記形成工程の間約４５０℃である。
【００２９】
本発明のさらに好適な実施態様では、前記キャパシタをアニールする工程をさらに包含する。
【００３０】
本発明のさらに好適な実施態様では、前記アニール工程が、約６５０℃にて約３０分間行われる。
【００３１】
本発明のさらに好適な実施態様では、前記アニール工程が少なくとも５００℃を上回る温度にて行われる。
【００３２】
本発明のさらに好適な実施態様では、前記第１層が、ｎ＋Ｓｉ（１００）、ｎ＋ポリシリコン／ＳｉＯ２／ＳｉおよびＳｉＯ２／Ｓｉからなる群から選択される基板上に形成される。
【００３５】
本発明はまた、基板上に形成された下部電極、上部電極、および該下部電極と該上部電極との間に挟持された誘電体を備えるキャパシタを備え、該下部電極が、Pt-Rh-OXからなる第１層、Pt-Rhからなる第２層、およびPt-Rh-OXからなる第３層を備え、該第３層が該誘電体に隣接するFeRAMであって、該誘電体が、SrBi2(Ta1-XNbX)2O9、および固溶体、PZT、ならびに強誘電体からなる群から選択される、FeRAMを提供し、これによって上記目的が達成される。
【００３６】
本発明はさらに、基板上に形成された下部電極、上部電極、および該下部電極と該上部電極との間に挟持された誘電体を備えるキャパシタを備え、該下部電極が、Pt-Rh-O X からなる第１層、 Pt-Rh からなる第２層、および Pt-Rh-O X からなる第３層を備え、該第３層が該誘電体に隣接するDRAMであって、該誘電体が、Sr1-XBaXTiO3、BaBi2Ta2O9、および高誘電体からなる群から選択される、DRAMを提供し、これによって上記目的が達成される。
【００３７】
以下作用について説明する。
【００３８】
本発明は、強誘電体メモリおよびＤＲＡＭ、ならびに他の応用に最適なキャパシタである。このキャパシタは、シリコンのような基板上に形成され、ある応用としては、トランジスタのソース／ドレインと電気的に接触して配置され得、大規模デバイス集積のためのメモリセルを形成する。
【００３９】
ある実施形態において、下部電極構造は３層からなり、一緒になって基板と強誘電体（または他のキャパシタ誘電体）との間の電極および拡散バリアを形成する。下部層（基板に最も近い）は、Ｐｔ−Ｒｈ−ＯＸから形成された金属酸化物である。中間層は、金属Ｐｔ−Ｒｈから形成される。上部層（強誘電体に最も近い）はＰｔ−Ｒｈ−ＯＸから形成される。
【００４０】
強誘電体層はこの下部電極構造上に形成される。
【００４１】
上部電極が、強誘電体上に形成されてキャパシタを完成する。上部電極は、好ましくは下部電極と全く同様に形成される。すなわち、Ｐｔ−Ｒｈ−ＯＸ層が強誘電体上に直接形成される。Ｐｔ−Ｒｈ層がそのＰｔ−Ｒｈ−ＯＸ層上に形成される。Ｐｔ−Ｒｈ−ＯＸ層がそのＰｔ−Ｒｈ層上に形成されて、キャパシタ構造を完成する。
【００４２】
以下に示すような他の実施態様が本発明の範囲内に包含される。
【００４３】
本発明のキャパシタは、以下に示すように、ＲＦスパッタリングによって形成するのが好ましい。しかし、本発明のキャパシタは、あらゆる他の形成技術（例えば、いずれの化学蒸着法もしくはゾル−ゲル法または物理蒸着プロセスを包含する）によっても形成され得る。
【００４４】
本発明のキャパシタは、優れた強誘電特性および疲労特性を有する。さらに、本発明による電極は、高処理温度（例えば、７００℃）においても、強誘電体と基板との間の優れたバリアとして作用する。
【００４５】
【発明の実施の形態】
本発明は、主に強誘電体メモリのキャパシタとして有用なデバイス構造に関し、特に、キャパシタ電極が、ポリシリコンプラグを介してトランジスタのソース／ドレインと電気的に直接接触するタイプのデバイス構造に関する。従来技術のデバイスは、４つまたは５つの異なる層を形成することが必要な分離した電極および拡散バリア層を用いていた。
【００４６】
例えば、図９の従来技術のデバイスは、分離した電極および拡散層を有する。ケイ化物（ＴｉＳｉ２またはＴａＳｉ２）層１０が、ポリシリコンプラグ８上に形成される。ＴｉＯ２（またはＴａ）層２０がケイ化物層１０上に形成される。ＴｉＮ層３０が層２０上に形成される。Ｐｔ層４０が層３０上に形成される。ＲｕＯ２（またはＬＳＣＯまたはＩｒＯ２）層５０が層４０上に形成される。層２０〜５０が下部電極構造を形成し、その上にＰＺＴ６０のような強誘電体材料が形成される。本明細書で用いられるＰＺＴは、ドープされていない変形体、およびいかなるドープされた変形体（Ｐｂ、ＺｉおよびＴｉのドーピングを含む）を含む。デバイスは、基板内に位置され得、１つのデバイスに集積され得る。Ｐｔ層４０およびＲｕＯ２層５０は、ＰＺＴ強誘電体キャパシタの低下特性を改善する、金属および導電酸化物である。ＴｉＳｉ２層１０、Ｔｉ層２０およびＴｉＮ層３０が拡散バリアを形成する。デバイス全体が比較的複雑であり、４つまたは５つの異なる層の形成を必要とする。しかし、このような設計は、拡散性、酸化抵抗性および接着性という制約のために必要である。これほど複雑であっても、デバイスは、約５００℃より高い処理温度に対して接着性の問題およびＴｉＮ層３０の酸化という問題がある。
【００４７】
本発明の下部電極デバイスを図１に示す。電極は、３層構造Ｐｔ−Ｒｈ−ＯＸ／Ｐｔ−Ｒｈ／Ｐｔ−Ｒｈ−ＯＸを基礎としている。Ｐｔ−Ｒｈ−ＯＸ９０からなる下部金属酸化物層が基板８０上に形成される。Ｐｔ−Ｒｈ１００からなる中間金属層が層９０上に形成される。Ｐｔ−Ｒｈ−ＯＸからなる上部金属酸化物層１１０が中間層１００上に形成される。ＰＺＴのような強誘電体層１２０が金属層１１０上に形成される。層９０、１００および１１０は一緒になって、キャパシタデバイスの下部電極を形成する。
【００４８】
インサイチュスパッタリングプロセスで上記デバイスを形成した。下部酸化物層９０は、アルゴン（Ａｒ）および酸素（Ｏ２）雰囲気中でスパッタリングされる。金属層１００は、純Ａｒ中でスパッタリングされる。上部層１１０はＡｒおよびＯ２雰囲気中でスパッタリングされる。スパッタリングには、Ｃｏｏｋｅ Ｖａｃｕｕｍ Ｐｒｏｄｕｃｔｓ製のＲＦスパッタシステムを用いた。
【００４９】
直径２インチおよび厚さ０．１２５インチの寸法のＰｔ−１０％Ｒｈ合金ターゲットを用いた。電極を基板温度４５０℃、ＲＦパワー５０Ｗ（約１６Ｗ／ｉｎ２パワー密度）で形成した。純Ａｒスパッタリングに対しては５ｍＴｏｒｒ、ＡｒおよびＯ２中でのスパッタリングに対しては７ｍＴｏｒｒのガス圧を用いた。Ａｒ：Ｏ２比を２０：４ｓｃｃｍで一定に維持したままＡｒおよびＯ２スパッタリングを行った。形成時間は、下部層９０に対して３分間、中間層１００に対して１７分間、上部層１１０に対して６分間であった。下部電極構造を単結晶ｎ＋Ｓｉ（１００）の基板８０上に形成した。さらに、別の実施態様は、ｎ＋ポリシリコン／ＳｉＯ２／Ｓｉ、およびＳｉＯ２／Ｓｉの基板８０を用いて構成される。
【００５０】
あらゆる表面汚染を取り除くために基板８０を洗浄および脱脂した。単結晶ＳｉおよびポリＳｉ基板上の天然酸化物を除去し、ＨＦ酸処理を用いることにより表面をＨ−保護した。次いで、基板を下部電極形成のためのスパッタチャンバに直ちに移して天然酸化物形成を最小限にした。下部電極形成に続いて、組成物ＰｂＺｒ０．５３Ｔｉ０．４７Ｏ３のＭＯＤ誘導ＰＺＴ膜を金属有機前駆体から形成した。調製の詳細については、Ｇ． ＹｉおよびＭ． Ｓａｙｅｒ、Ｃｅｒａｍ Ｂｕｌｌ．、７０、１１７３ （１９９１）を参照。ＰＺＴ膜の厚さは、分光楕円偏光法によって測定すると、約３０００Åであった。次いで、酸素気流下、石英管状炉中で６５０℃にて３０分間アニールし、ＰＺＴ膜中のペロブスカイト相の結晶化を達成した。次に、図２に示されるように、上部電極を形成した（上部電極は、Ｐｔ−Ｒｈ／Ｐｔ−Ｒｈ−ＯＸ／Ｐｔ−Ｒｈ層であった）。より詳しくは、Ｐｔ−Ｒｈ−ＯＸ層１３０は、強誘電体層１２０上に形成される。金属Ｐｔ−Ｒｈ層１４０は層１３０上に形成される。最後に、上部Ｐｔ−Ｒｈ−ＯＸ層１５０が、層１４０上に形成される。上部電極は層１３０〜１５０を含む。上部電極を下部電極と同一の蒸着条件下で形成したが、他の条件も用い得る。その後、この構造体を６００℃にて３０分間アニールした。上部電極の厚さは、およそ３．０×１０−４ｃｍであった。
【００５１】
ラザフォード後方散乱分光法（ＲＢＳ）を用いて電極膜の組成および厚さを測定した。Ｘ線回折（ＸＲＤ）を用いてＰＺＴ膜の相形成および相配向を調べた。原子間力顕微鏡（ＡＦＭ）を用いて膜の形態を調べた。キャパシタ構造の強誘電特性（ヒステリシスおよび疲労）をＲａｄｉａｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ｏｆ Ａｌｂｕｑｕｅｒｑｕｅ、ＮＭ製のＲＴ６６Ａ強誘電テスターを用いることにより測定した。直流電流（ｄｃ）リーク電流をＫｉｅｔｈｌｅｙ ６１７ プログラマブル電気計を用いて測定した。この電気計をプログラムして、印加電圧の関数として安定状態のリーク電流を測定した。
【００５２】
ＳｉＯ２／Ｓｉ基板上に形成されたばかりの電極膜に関するＲＢＳ研究結果は、反応性スパッタリングによる表面（すなわち、上部電極の上部層）および電極／基板界面（すなわち、下部電極の下部層）としての酸化物層形成を確認した。電極における各層の組成を、シミュレーションプログラムを用いた理論上のスペクトルを実験のスペクトルにほぼ一致するまで適合させることによって測定した。ＲＢＳシミュレーションの結果は、形成された膜に３つの異なる層が存在することを確認している。ＳｉＯ２層に隣接する下部層は、原子組成比がＰｔ：Ｒｈ：Ｏ ＝ ６６：１４：２０である酸化物層である。中間層は原子組成比がＰｔ：Ｒｈ ＝ ８７：１３である金属層である。上部酸化物層は、原子組成比がＰｔ：Ｒｈ：Ｏ ＝ ５０：２０：３０である酸化物層である。上記の形成時間に対応するこれらの層の厚さを測定すると、下部層が１５ｎｍであり、中間層が５０ｎｍであり、そして上部層が３０ｎｍであった。
【００５３】
純Ａｒ雰囲気中で形成された中間金属層は、ターゲットと比較してＲｈが１３％高まり、Ｐｔと比較するとＲｈが１０％高まった。これは、おそらくＲｈの優先的なスパッタリングに起因する。組成に関する分析結果に基づくと、膜が完全に混合した酸化物であるのか、または金属と酸化物成分との混合物であるのか決定されていない。ＲｈおよびＰｔの両方が導電酸化物（ＲｈＯＸまたはＰｔＯ２）を形成する。しかし、Ｒｈは酸素に対する親和性が高く、Ｐｔに比べてより高い程度まで酸化されやすい。このため、本発明者らの場合に観察されるように金属層と比較して酸化物層においてＲｈの優先的な分離が起こり得る。４つのポイントプローブを用いて測定された多層の電極バリア膜の抵抗率を測定すると、１８μＯｈｍ−ｃｍ〜２４μＯｈｍ−ｃｍの範囲であった。これは、多層電極が、金属膜に匹敵する抵抗率を有していたことを示す。
【００５４】
図３は、Ｏ２気流下、７００℃にて６０分間アニールした後、ｎ＋Ｓｉ基板上の多層電極膜およびＰｔ膜のＲＢＳスペクトルを示す。この結果は、Ｐｔ／Ｓｉの場合（ＰｔおよびＳｉの両方の端部がかなりシフトした）に比べて、Ｐｔ−ＲｈとＳｉとの間に大きな相互拡散がないことを明らかに示している。これは、Ｐｔ−Ｒｈ−ＯＸ層が、少なくとも７００℃の処理温度まで、有効な拡散／反応バリアとして作用することを示す。形成したばかりの電極膜のＸＲＤ分析は、それらの形成条件下での結晶性Ｐｔ−Ｒｈ電極構造の形成を示す。Ｓｉ基板に形成された多層電極膜に対するＸＲＤデータは、６５０℃でのアニール後、Ｐｔ／Ｒｈケイ化物と対応するＰｔと比較して新しいピークを全く示なかった。このことは、Ｐｔ−Ｒｈ−ＯＸ層のバリア効果を示すものである。ＡＦＭを用いた電極の形態検査は、電極が、約４００Åの平均粒子サイズを有する微細なおよび非常に微細な粒子構造を有することを示した。さらに、６５０℃でのアニール後、これらの電極に対してヒロック形成が観測されず、ＡＦＭデータから測定された平均表面粗さ（Ｒａ）は、わずか０．６８ｎｍであった。図４は、下部電極／Ｓｉ（１００）構造上に形成され、かつ６５０℃にて３０分間、Ｏ２雰囲気中でアニールされたＰＺＴ膜のＸＲＤパターンを示す。ＸＲＤパターンから観測されるように、膜は強誘電性ペロブスカイト相に優先的に結晶化したようである。パイロクロア相のピークが存在しないことは、残っているパイロクロア相がＸＲＤ技術の検出可能な限界内にあることを意味している。この膜は、好ましい配向を有していないようである。ＰＺＴ膜は、ＡＦＭマイクログラフから観測されるように約８００Åの平均粒子サイズを有している。
【００５５】
下の電極の平滑かつ微細な粒子組織により、ほんの１．３１ｎｍという平均粗さＲａ値を有するＰＺＴ膜の極端な平滑さ（Ｒａ ＝ ０．６２ｎｍ）に着目することが重要である。比較して、Ｐｔ電極上に形成された膜はかなり粗く、そしてまた大きな粒子サイズ（例えば、１０００Å）を有する傾向がある。これは、下のＰｔ電極の大きな粒子サイズおよびヒロック形成に起因する。Ｊ． Ｏ． Ｏｌｏｗｏｌｆｅら、Ｊ． Ａｐｐ． Ｐｈｙ．、７３、１７６４（１９９３）を参照。従って、本発明による多層電極は、Ｐｔ電極に比べてＰＺＴのより薄い膜に使用されると有意な利点を有する。
【００５６】
図５の（Ａ）および図５の（Ｂ）は、６５０℃にて３０分間Ｏ２中でアニールされたｎ＋Ｓｉ（１００）基板上に直接形成された本発明の上部電極／ＰＺＴ／下部電極構造の典型的なヒステリシス曲線および疲労物性を示す。これらの試験構造に対するヒステリシス曲線は、十分飽和し、そして約１６μＣ／ｃｍ２の残留分極（Ｐｒ）値を示す。抗電界値（Ｅｃ）もまた低く、３０ｋＶ／ｃｍ〜４０ｋＶ／ｃｍの範囲である。ｎ＋ポリＳｉ／ＳＩＯ２／ＳｉおよびＳｉＯ２／Ｓｉ構造上に形成されたキャパシタに対するＰｒ値およびＥｃ値は同様の範囲内であった。多層電極上に形成されたＰＺＴ膜のＰｒ値は、おそらくＰＺＴの粒子サイズがより小さいことに起因して、Ｐｔ電極上に形成された膜よりも低い。
【００５７】
振幅±５Ｖおよび周波数５００ｋＨｚで外部から生成された方形波を用いて疲労試験を行った。図５の（Ｂ）において、スイッチされた電荷およびスイッチされていない電荷が、キャパシタに印加されたｌｏｇ（サイクル）関数としてプロットされている。疲労試験の結果は、１０１１サイクルまで、大きな疲労（５％未満の分極）がないことを示す。
【００５８】
図６は、ｎ＋Ｓｉ（１００）基板上の試験構造に関する、印加電圧および極性（上部電極＋または下部電極＋のいずれか）に対するｄｃリーク電流の依存性を示す。リーク電流は、１００ｋＶ／ｃｍの印加電界まで極僅かに増加し、これに続いて、５００ｋＶ／ｃｍの印加場まで直線的に増加した（ｌｏｇ Ｊ 対Ｅ１／２依存性）。この物性は、ポール−フレンケルまたはショットキーバリア制御機構のいずれかを示している。しかし、測定時の極性変化に関するリーク電流の異なる値が、ショットキーバリアが支配的なリーク電流メカニズムであることを意味している。１００ｋＶ／ｃｍ（３Ｖ）の印加電界でのリーク電流は、２×１０−８Ａ／ｃｍ２という低い値を有し、Ｐｔ電極上のＰＺＴに匹敵し得る。
【００５９】
要約すると、Ｐｔ−Ｒｈ−ＯＸ／Ｐｔ−Ｒｈ／Ｐｔ−Ｒｈ−ＯＸ多層電極バリアを備える強誘電体試験キャパシタが、優れた強誘電体特性および疲労特性を有するいくつかの基板上に形成されていた。多層電極構造が、７００℃の高い処理温度まで、強誘電体膜とＳｉ基板との間の優れたバリアとして作用し、これらのキャパシタの特性低下を大きく改善する。多層電極構造のバリア特性は、集積強誘電体（例えば、ＰＺＴ、ＳＢＴ）キャパシタ、および高い誘電率の常誘電体キャパシタの大規模集積メモリセル構造における使用を可能とする。
さて、上記デバイスは、優れた結果をもって構成されたが、本発明はこれらの特定の組成より広い範囲を包含することを理解すべきである。一般的なキャパシタデバイスを図７に模式的に示す。キャパシタは、基板２００上に形成される。基板２００は、キャパシタ形成に適するあらゆる材料からなり得、特に好適な基板はシリコン、ゲルマニウム、ＧａＡｓおよび他の半導体である。金属酸化物層２１０が基板２００上に形成される。金属酸化物層２１０はあらゆる金属酸化物であり得るが、一実施態様において最も好適には、遷移金属の酸化物である。より具体的には、以下の金属が好適である：任意の遷移金属、Ｐｄ、Ｐｔ、Ｉｒ、ＲｈおよびＲｕである。銀（Ａｇ）もまた好適な金属である。この明細書中にわたって用いられる、用語「金属」は、任意の合金または多層金属を含む他の組成物を含み、単に単一の元素化合物を示すものではない。用語「合金」は、さらに明確にするために時折用いられ得るが、意味を変えるものではない。金属層２２０が、金属酸化物層２１０上に形成される。層２２０の金属は、層２１０の酸化物形態における金属と同じ種類であり、従って、上で述べたように、同じ金属が好ましい。誘電体層２３０が金属層２２０上に形成される。誘電体層２３０は、強誘電体（例えば、ＰＺＴおよびＳＢＴ）または他の高誘電体材料（例えば、ＢＳＴ）であるのが好ましい。層２１０および２２０が一緒になって下部電極を形成する。
【００６０】
上部電極２４０が誘電体２３０の上に形成される。上部電極２４０は、下部電極と同じ金属酸化物および金属層構造からなることが好ましい。従って、金属層２４２が誘電体２３０の上に形成される。その上に金属酸化物層２４４が形成される（図８を参照）。しかし、異なる上部電極も用いられ得る。
【００６１】
中間金属酸化物層（図示せず）は、疲労を防止するために用いられ得、これは、誘電体２３０がＰＺＴである場合に特に有用である。従って、金属酸化物層が、金属層２２０と誘電体２３０との間に形成される。この場合、別の金属酸化物層が、誘電体２３０の上に直接形成されることが好ましく、これが上部電極のさらなる要素を形成する。
【００６２】
上記のキャパシタ構造は、FeRAM（不揮発性メモリ）およびDRAMに特に有用である。FeRAMに対しては、以下の化合物が好適な誘電体である：
PbZr1-XTiXO3（ドープされた変形体およびドープされていない変形体を含む）;SrBi2Ta1-XNbXO9、および固溶体；他の強誘電体。
【００６３】
DRAMに対しては、以下の化合物が好適な誘電体である：Sr1-XBaXTiO3;BaBi2Ta2O9；他の高誘電率材料。
【００６４】
【発明の効果】
本発明によれば、高温における酸化性雰囲気に曝された後も電気導電性のままであり、強誘電体膜の酸素／可動成分の下の基板への拡散を防止し、これにより、トランジスタの電気特性を保持でき、処理の間、Ｓｉが電極表面へ拡散するのを防止でき、高温における処理の間、強誘電体と基板とが相互作用（反応）しない強誘電体キャパシタが提供され得る。
【図面の簡単な説明】
【図１】本発明の実施態様による基板上の下部電極および強誘電体キャパシタの模式図である。
【図２】本発明の実施態様による基板上の上部電極、下部電極および強誘電体キャパシタの模式図である。
【図３】基板上の本発明による電極膜、およびＰｔ膜に対するＲＢＳスペクトルのグラフである。
【図４】アニール後の本発明による高温電極バリアおよび基板上に形成された強誘電体（ＰＺＴ）膜のＸＲＤパターンである。
【図５】（Ａ）は、本発明によるキャパシタのヒステリシス曲線であり、（Ｂ）は、本発明によるキャパシタの疲労プロットである。
【図６】本発明によるキャパシタの両分極性についてのｄｃリーク電流対印加電圧のプロットである。
【図７】本発明による一般的なキャパシタ構造の模式図である。
【図８】本発明の一局面による上部電極の模式図である
【図９】従来の設計による基板上の下部電極および強誘電体キャパシタの模式図である。
【符号の説明】
８ ポリシリコンプラグ
１０ ケイ化物層
２０ ＴｉＯ２層
３０ ＴｉＮ層
４０ Ｐｔ層
５０ ＲｕＯ２層
６０、１２０ 強誘電体材料
９０、１１０、１３０、１５０ Ｐｔ−Ｒｈ−ＯＸ層
１００、１４０ Ｐｔ−Ｒｈ
Claims (22)
- 基板上に形成された下部電極、上部電極および該下部電極と該上部電極との間に挟持された誘電体を備えるキャパシタであって、
該下部電極が、Pt-Rh-OXからなる第１層、Pt-Rhからなる第２層、およびPt-Rh-OXからなる第３層を備え、該第３層が該誘電体に隣接する、キャパシタ。 - 前記誘電体が強誘電体である、請求項１に記載のキャパシタ。
- 前記上部電極が、Pt-Rh-OXからなる第１層、Pt-Rhからなる第２層、およびPt-Rh-OXからなる第３層を備え、該第１層が該誘電体に隣接する、請求項２に記載のキャパシタ。
- 前記下部電極の第１層が約15nmの厚さを有し、前記下部電極の第２層が約50nmの厚さを有し、そして前記下部電極の第３層が約30nmの厚さを有する、請求項１に記載のキャパシタ。
- 前記下部電極の第２層がPt-13%Rhからなる、請求項１に記載のキャパシタ。
- 前記下部電極の第１層がPt:Rh:O＝66:14:20の原子組成比を有し、前記第２層がPt:Rh＝約87:13の原子組成比を有し、前記第３層がPt:Rh:O＝約50:20:30の原子組成比を有する、請求項１に記載のキャパシタ。
- 前記基板が、シリコン、ゲルマニウム、GaAsまたは他の半導体のうち少なくとも１つを含む、請求項１に記載のキャパシタ。
- 前記基板が、n+Si(100)、n+ポリシリコン/SiO2/SiおよびSiO2/Siからなる群から選択される、請求項７に記載のキャパシタ。
- 高温電極バリアを備えるキャパシタを製造する方法であって、
（ａ） 基板上にPt-Rh-OXからなる第１層を形成する工程と、
（ｂ） 該第１層上にPt-Rhからなる第２層を形成する工程と、
（ｃ） 該第２層上にPt-Rh-OXからなる第３層を形成し、これにより、該第１層、第２層および第３層が下部電極を構成する工程と、
（ｄ） 該第３層上に誘電体を形成する工程と、
（ｅ） 該下部電極上に上部電極を形成する工程と、
を包含する製造方法。 - 前記工程（ａ）、（ｂ）および（ｃ）が、RFスパッタリングによって行われる、請求項９に記載の製造方法。
- 前記第１層が、Ar＋O2雰囲気中でスパッタリングされ、前記第２層が、Ar雰囲気中でスパッタリングされ、そして前記第３層が、Ar＋O2雰囲気中でスパッタリングされる、請求項１０に記載の製造方法。
- 前記Ar雰囲気が、約5mTorrのガス圧を有し、そして前記Ar＋O2雰囲気が、約7mTorrのガス圧を有する、請求項１１に記載の製造方法。
- 前記 Ar ＋ O 2 雰囲気におけるAr：O2比が約20:4sccmで一定に保たれる、請求項１２に記載の製造方法。
- 前記第１層が、約３分間で形成され、前記第２層が、約１７分間で形成され、そして前記第３層が、約６分間で形成される、請求項１３に記載の製造方法。
- 前記RFパワー密度が１平方インチ当たり約16ワットである、請求項１４に記載の製造方法。
- 前記基板温度が、前記形成工程の間約450℃である、請求項１５に記載の製造方法。
- 前記キャパシタをアニールする工程をさらに包含する、請求項１６に記載の製造方法。
- 前記アニール工程が、約650℃にて約30分間行われる、請求項１７に記載の製造方法。
- 前記アニール工程が少なくとも500℃を上回る温度にて行われる、請求項１７に記載の製造方法。
- 前記第１層が、n+Si(100)、n+ポリシリコン/SiO2/SiおよびSiO2/Siからなる群から選択される基板上に形成される、請求項９に記載の製造方法。
- 基板上に形成された下部電極、上部電極、および該下部電極と該上部電極との間に挟持された誘電体を備えるキャパシタを備え、
該下部電極が、Pt-Rh-OXからなる第１層、Pt-Rhからなる第２層、およびPt-Rh-OXからなる第３層を備え、該第３層が該誘電体に隣接するFeRAMであって、
該誘電体が、SrBi2(Ta1-XNbX)2O9、および固溶体、PZT、ならびに強誘電体からなる群から選択される、FeRAM。 - 基板上に形成された下部電極、上部電極、および該下部電極と該上部電極との間に挟持された誘電体を備えるキャパシタを備え、
該下部電極が、Pt-Rh-OXからなる第１層、Pt-Rhからなる第２層、およびPt-Rh-OXからなる第３層を備え、該第３層が該誘電体に隣接するDRAMであって、
該誘電体が、Sr1-XBaXTiO3、BaBi2Ta2O9、および高誘電体からなる群から選択される、DRAM。
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