JP3452763B2 - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
半導体記憶装置および半導体記憶装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
および半導体記憶装置の製造方法に関し、詳しくは、強
誘電体メモリおよび高誘電体メモリのセル構造における
キャパシタ部の電極構造の改良に関する。
および半導体記憶装置の製造方法に関し、詳しくは、強
誘電体メモリおよび高誘電体メモリのセル構造における
キャパシタ部の電極構造の改良に関する。
【０００２】
【従来の技術】現在、ＤＲＡＭ(ダイナミック・ランダム
・アクセス・メモリ)は、１つのＭＯＳ（金属酸化膜半導
体)トランジスタと１つのキャパシタとから構成される
ものが主流である。この１トランジスタ１キャパシタ型
のＤＲＡＭにおいては、近年の高集積化および微細化の
要請に伴って、セルの容量を確保することが年々困難に
なって来ている。そのために、一般的動向として、電極
面積を稼ぐことによってセルの容量を確保しようとして
いる。
・アクセス・メモリ)は、１つのＭＯＳ（金属酸化膜半導
体)トランジスタと１つのキャパシタとから構成される
ものが主流である。この１トランジスタ１キャパシタ型
のＤＲＡＭにおいては、近年の高集積化および微細化の
要請に伴って、セルの容量を確保することが年々困難に
なって来ている。そのために、一般的動向として、電極
面積を稼ぐことによってセルの容量を確保しようとして
いる。
【０００３】上記電極面積を稼ぐことによってセルの容
量を確保する方法においては、電極構造を立体化して電
極面積を稼ぐのであるが、製造プロセスの非常な複雑化
を招くために、現在ではこの方法による上記電極面積の
増大は限界に近づいている。したがって、集積化が更に
進行すればこの方法によるセル容量の確保は困難にな
る。また、誘電体自身の薄膜化も限界に着ている。そこ
で、誘電体をＳrＴiＯ3や(Ｂa,Ｓr)ＴiＯ3等の酸化物高
誘電率材料(所謂、高誘電体材料)に置き換えることによ
って、セルの容量を確保する方法が検討されている。
量を確保する方法においては、電極構造を立体化して電
極面積を稼ぐのであるが、製造プロセスの非常な複雑化
を招くために、現在ではこの方法による上記電極面積の
増大は限界に近づいている。したがって、集積化が更に
進行すればこの方法によるセル容量の確保は困難にな
る。また、誘電体自身の薄膜化も限界に着ている。そこ
で、誘電体をＳrＴiＯ3や(Ｂa,Ｓr)ＴiＯ3等の酸化物高
誘電率材料(所謂、高誘電体材料)に置き換えることによ
って、セルの容量を確保する方法が検討されている。
【０００４】一方、近年の薄膜形成技術の進展に伴っ
て、薄膜形成技術と半導体メモリ形成技術とを組み合わ
せることによって、高密度で且つ高速に動作する強誘電
体不揮発性メモリ(ＦeＲＡＭ)の開発が盛んになってい
る。この強誘電体薄膜を用いた不揮発性メモリは、その
高速書き込み/読み出し,低電圧動作および繰り返し書き
込み/読み出しの高耐性等の点から、従来の不揮発性メ
モリであるＥＰＲＯＭ((紫外線)消去可能プログラマブ
ル・リード・オンリ・メモリ),ＥＥＰＲＯＭ(電気的消去可
能ＰＲＯＭ)およびフラッシュメモリへの置き換えのみ
ならず、ＳＲＡＭ(スタティックＲＡＭ)およびＤＲＡＭ
への置き換えも可能なメモリとして、実用化に向けて研
究開発が盛んに行われている。
て、薄膜形成技術と半導体メモリ形成技術とを組み合わ
せることによって、高密度で且つ高速に動作する強誘電
体不揮発性メモリ(ＦeＲＡＭ)の開発が盛んになってい
る。この強誘電体薄膜を用いた不揮発性メモリは、その
高速書き込み/読み出し,低電圧動作および繰り返し書き
込み/読み出しの高耐性等の点から、従来の不揮発性メ
モリであるＥＰＲＯＭ((紫外線)消去可能プログラマブ
ル・リード・オンリ・メモリ),ＥＥＰＲＯＭ(電気的消去可
能ＰＲＯＭ)およびフラッシュメモリへの置き換えのみ
ならず、ＳＲＡＭ(スタティックＲＡＭ)およびＤＲＡＭ
への置き換えも可能なメモリとして、実用化に向けて研
究開発が盛んに行われている。
【０００５】上記強誘電体不揮発性メモリのキャパシタ
部に用いられる強誘電体材料としては、ＰbＺrxＴi1-x
Ｏ3(以下、ＰＺＴと略称する)や、ＰＺＴに比べて疲労
特性がよくて低電圧駆動が可能なＳrＢi2Ｔa2Ｏ9やＢi4
Ｔi3Ｏ12が検討されている。ところが、これらの強誘電
体や高誘電体の特性を引き出すためには、４００℃〜８
００℃の高温における酸化雰囲気中での熱処理プロセス
が必要となる。
部に用いられる強誘電体材料としては、ＰbＺrxＴi1-x
Ｏ3(以下、ＰＺＴと略称する)や、ＰＺＴに比べて疲労
特性がよくて低電圧駆動が可能なＳrＢi2Ｔa2Ｏ9やＢi4
Ｔi3Ｏ12が検討されている。ところが、これらの強誘電
体や高誘電体の特性を引き出すためには、４００℃〜８
００℃の高温における酸化雰囲気中での熱処理プロセス
が必要となる。
【０００６】上述のような強誘電体や高誘電体の材料を
用いて高集積化したスタック型のＤＲＡＭやＦeＲＡＭ
作成する場合には、図１７に示すように、ＣＭＯＳ(相
補型ＭＯＳ)部とキャパシタ部とをポリシリコン等で成
るプラグ５を用いて電気的に接続してコンタクトをとる
方法が一般的である。そして、上記キャパシタ部の下部
電極１０としては、高温成膜プロセス時の酸化反応耐性
の高い白金(Ｐt)が用いられている。
用いて高集積化したスタック型のＤＲＡＭやＦeＲＡＭ
作成する場合には、図１７に示すように、ＣＭＯＳ(相
補型ＭＯＳ)部とキャパシタ部とをポリシリコン等で成
るプラグ５を用いて電気的に接続してコンタクトをとる
方法が一般的である。そして、上記キャパシタ部の下部
電極１０としては、高温成膜プロセス時の酸化反応耐性
の高い白金(Ｐt)が用いられている。
【０００７】この場合、上記キャパシタ部の下部電極１
０とプラグ５との間には、窒化チタン(ＴiＮ)等の窒化
金属によってバリアメタル１１を形成する必要がある。
このバリアメタル１１によって、下部電極１０のＰtと
プラグ５のポリシリコンとの反応を防ぎ、強誘電体膜８
(あるいは高誘電体膜)を構成する各元素が熱処理工程中
において下部電極１０を通してＣＭＯＳ側の他の膜中へ
拡散するのを防ぐのである。なお、１はシリコン基板、
２はゲート電極、３はソース領域、４はドレイン領域、
６はロコス酸化膜、７,９は層間絶縁膜、１２はキャパ
シタ部の上部電極である。
０とプラグ５との間には、窒化チタン(ＴiＮ)等の窒化
金属によってバリアメタル１１を形成する必要がある。
このバリアメタル１１によって、下部電極１０のＰtと
プラグ５のポリシリコンとの反応を防ぎ、強誘電体膜８
(あるいは高誘電体膜)を構成する各元素が熱処理工程中
において下部電極１０を通してＣＭＯＳ側の他の膜中へ
拡散するのを防ぐのである。なお、１はシリコン基板、
２はゲート電極、３はソース領域、４はドレイン領域、
６はロコス酸化膜、７,９は層間絶縁膜、１２はキャパ
シタ部の上部電極である。
【０００８】
【発明が解決しようとする課題】しかしながら、図１７
に示すようなＣＭＯＳ部とキャパシタ部とをプラグ５で
電気的に接続した半導体記憶装置には、以下のような問
題がある。すなわち、上記バリアメタル１１は、強誘電
体膜８の各元素が熱処理工程中に他の膜中へ拡散するの
を防ぐという効果を十分に発揮するためには、２０００
Å程度の膜厚を必要とする。その結果、バリアメタル１
１の上部にある下部電極１０の膜厚１０００Åと合わせ
ると３０００Å程度となり、上記強誘電体８も含めたキ
ャパシタ部全体の膜厚も増加してキャパシタ部に大きな
段差が生ずることになる。
に示すようなＣＭＯＳ部とキャパシタ部とをプラグ５で
電気的に接続した半導体記憶装置には、以下のような問
題がある。すなわち、上記バリアメタル１１は、強誘電
体膜８の各元素が熱処理工程中に他の膜中へ拡散するの
を防ぐという効果を十分に発揮するためには、２０００
Å程度の膜厚を必要とする。その結果、バリアメタル１
１の上部にある下部電極１０の膜厚１０００Åと合わせ
ると３０００Å程度となり、上記強誘電体８も含めたキ
ャパシタ部全体の膜厚も増加してキャパシタ部に大きな
段差が生ずることになる。
【０００９】したがって、更に層間絶縁膜９を形成した
後にこの層間絶縁膜９にコンタクトホールを開ける際や
メタル配線を形成する際に、微細加工時のフォトリソグ
ラフィ工程で上記キャパシタ部の大きな段差に起因して
誤差が生じ、サブミクロンの加工が困難になるという問
題がある。
後にこの層間絶縁膜９にコンタクトホールを開ける際や
メタル配線を形成する際に、微細加工時のフォトリソグ
ラフィ工程で上記キャパシタ部の大きな段差に起因して
誤差が生じ、サブミクロンの加工が困難になるという問
題がある。
【００１０】また、上述のように、ＴiＮによってバリ
アメタル１１を形成すると、強誘電体８(高誘電体)の熱
処理時に下部電極１０のＰtを通して熱処理雰囲気の酸
素によってＴiＮが容易に酸化され、体積変化や膜スト
レスによってＴiＮ(バリアメタル１１)とＰt(下部電極
１０)との間に剥離が生じたり、Ｐt(下部電極１０)自体
のヒロックやクラックの原因となる場合もある。
アメタル１１を形成すると、強誘電体８(高誘電体)の熱
処理時に下部電極１０のＰtを通して熱処理雰囲気の酸
素によってＴiＮが容易に酸化され、体積変化や膜スト
レスによってＴiＮ(バリアメタル１１)とＰt(下部電極
１０)との間に剥離が生じたり、Ｐt(下部電極１０)自体
のヒロックやクラックの原因となる場合もある。
【００１１】そこで、この発明の目的は、キャパシタ部
の下部電極とプラグとの間の良好なコンタクトが得られ
且つキャパシタ部の段差による加工時の障害を低減でき
る半導体記憶装置、および、その半導体記憶装置の製造
方法を提供することにある。
の下部電極とプラグとの間の良好なコンタクトが得られ
且つキャパシタ部の段差による加工時の障害を低減でき
る半導体記憶装置、および、その半導体記憶装置の製造
方法を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る発明は、上部電極,誘電体層および
下部電極を有するキャパシタ部とトラジスタ部とをポリ
シリコンプラグで接続して成るスタック構造の半導体記
憶装置において、上記下部電極は、上記ポリシリコンプ
ラグの直上に、白金,白金ロジウム合金および上記白金
ロジウム合金の酸化物のうちの１つあるいは複数で形成
され、且つ、少なくとも上記白金ロジウム合金酸化物を
含んで形成されていることを特徴としている。
め、請求項１に係る発明は、上部電極,誘電体層および
下部電極を有するキャパシタ部とトラジスタ部とをポリ
シリコンプラグで接続して成るスタック構造の半導体記
憶装置において、上記下部電極は、上記ポリシリコンプ
ラグの直上に、白金,白金ロジウム合金および上記白金
ロジウム合金の酸化物のうちの１つあるいは複数で形成
され、且つ、少なくとも上記白金ロジウム合金酸化物を
含んで形成されていることを特徴としている。
【００１３】上記構成によれば、キャパシタ部の下部電
極を構成する白金ロジウム合金酸化物によって、上記誘
電体層の形成時に酸素雰囲気がポリシリコンプラグ側に
透過することが防止される。したがって、ポリシリコン
プラグの表面が酸化されることがなく、トランジスタ部
とキャパシタ部との間には良好なコンタクトが得られ
る。その結果、上記下部電極とポリシリコンプラグとの
反応を防止するためのバリアメタルが不必要となり、キ
ャパシタ部の段差が小さくなる。したがって、キャパシ
タ部に対する微細加工が精度良く行われる。
極を構成する白金ロジウム合金酸化物によって、上記誘
電体層の形成時に酸素雰囲気がポリシリコンプラグ側に
透過することが防止される。したがって、ポリシリコン
プラグの表面が酸化されることがなく、トランジスタ部
とキャパシタ部との間には良好なコンタクトが得られ
る。その結果、上記下部電極とポリシリコンプラグとの
反応を防止するためのバリアメタルが不必要となり、キ
ャパシタ部の段差が小さくなる。したがって、キャパシ
タ部に対する微細加工が精度良く行われる。
【００１４】また、請求項２に係る発明は、上部電極,
誘電体層及び下部電極を有するキャパシタ部とトランジ
スタ部とをポリシリコンプラグで接続して成るスタック
構造の半導体記憶装置において、上記下部電極は、上記
ポリシリコンプラグ側から、上記白金ロジウム合金酸化
物,白金ロジウム合金,白金ロジウム合金酸化物の順に積
層されていることを特徴としている。
誘電体層及び下部電極を有するキャパシタ部とトランジ
スタ部とをポリシリコンプラグで接続して成るスタック
構造の半導体記憶装置において、上記下部電極は、上記
ポリシリコンプラグ側から、上記白金ロジウム合金酸化
物,白金ロジウム合金,白金ロジウム合金酸化物の順に積
層されていることを特徴としている。
【００１５】上記構成によれば、２層の白金ロジウム合
金酸化物によって、上記誘電体層形成時における酸素雰
囲気の透過が効果的に防止される。
金酸化物によって、上記誘電体層形成時における酸素雰
囲気の透過が効果的に防止される。
【００１６】また、請求項３に係る発明は、上部電極,
誘電体層及び下部電極を有するキャパシタ部とトランジ
スタ部とをポリシリコンプラグで接続して成るスタック
構造の半導体記憶装置において、上記下部電極は、上記
ポリシリコンプラグ側から、上記白金ロジウム合金酸化
物,白金ロジウム合金の順に積層されていることを特徴
としている。
誘電体層及び下部電極を有するキャパシタ部とトランジ
スタ部とをポリシリコンプラグで接続して成るスタック
構造の半導体記憶装置において、上記下部電極は、上記
ポリシリコンプラグ側から、上記白金ロジウム合金酸化
物,白金ロジウム合金の順に積層されていることを特徴
としている。
【００１７】上記構成によれば、下部電極を白金ロジウ
ム合金酸化物および白金ロジウム合金の２層で形成する
ので、上記下部電極の成膜工程が簡略化される。
ム合金酸化物および白金ロジウム合金の２層で形成する
ので、上記下部電極の成膜工程が簡略化される。
【００１８】また、請求項４に係る発明は、請求項１に
かかる発明の半導体記憶装置において、上記下部電極
は、上記白金ロジウム合金酸化物で形成されていること
を特徴としている。
かかる発明の半導体記憶装置において、上記下部電極
は、上記白金ロジウム合金酸化物で形成されていること
を特徴としている。
【００１９】上記構成によれば、白金ロジウム合金酸化
物のみで下部電極を形成するので、上記下部電極の成膜
工程が更に簡略化される。
物のみで下部電極を形成するので、上記下部電極の成膜
工程が更に簡略化される。
【００２０】また、請求項５に係る発明は、請求項２に
係る発明の半導体記憶装置の製造方法であって、シリコ
ン基板上にトランジスタを形成して層間絶縁膜によって
覆う工程と、上記層間絶縁膜に上記トランジスタのドレ
イン領域に連通するコンタクトホールを開けてポリシリ
コンを埋め込んで,上記ポリシリコンプラグを形成する
工程と、上記ポリシリコンプラグの直上に,白金ロジウ
ム合金酸化物層および白金ロジウム合金層を順次形成す
る工程と、酸素雰囲気中で熱処理を行って上記白金ロジ
ウム合金層の表面を酸化させて白金ロジウム合金酸化物
の膜を形成し,上記ポリシリコンプラグ側から白金ロジ
ウム合金酸化物,白金ロジウム合金,白金ロジウム合金酸
化物の順に積層された下部電極を得る工程と、上記下部
電極上に誘電体層を形成した後,この誘電体層の上部電
極を形成する工程を有することを特徴としている。
係る発明の半導体記憶装置の製造方法であって、シリコ
ン基板上にトランジスタを形成して層間絶縁膜によって
覆う工程と、上記層間絶縁膜に上記トランジスタのドレ
イン領域に連通するコンタクトホールを開けてポリシリ
コンを埋め込んで,上記ポリシリコンプラグを形成する
工程と、上記ポリシリコンプラグの直上に,白金ロジウ
ム合金酸化物層および白金ロジウム合金層を順次形成す
る工程と、酸素雰囲気中で熱処理を行って上記白金ロジ
ウム合金層の表面を酸化させて白金ロジウム合金酸化物
の膜を形成し,上記ポリシリコンプラグ側から白金ロジ
ウム合金酸化物,白金ロジウム合金,白金ロジウム合金酸
化物の順に積層された下部電極を得る工程と、上記下部
電極上に誘電体層を形成した後,この誘電体層の上部電
極を形成する工程を有することを特徴としている。
【００２１】上記構成によれば、上記白金ロジウム合金
酸化物,白金ロジウム合金および白金ロジウム合金酸化
物で成る下部電極が、上記ポリシリコンプラグの直上
に、上記白金ロジウム合金酸化物層および白金ロジウム
合金層を順次形成した後に酸素雰囲気中で熱処理を行う
ことによって、少ない成膜工程で形成される。
酸化物,白金ロジウム合金および白金ロジウム合金酸化
物で成る下部電極が、上記ポリシリコンプラグの直上
に、上記白金ロジウム合金酸化物層および白金ロジウム
合金層を順次形成した後に酸素雰囲気中で熱処理を行う
ことによって、少ない成膜工程で形成される。
【００２２】また、請求項６に係る発明は、請求項１に
係る発明の半導体記憶装置の製造方法であって、シリコ
ン基板上にトラジスタを形成した後に層間絶縁膜で覆う
工程と、上記層間絶縁膜に上記トランジスタのドレイン
領域に連通するコンタクトホールを開けてポリシリコン
を埋め込んで,上記ポリシリコンプラグを形成する工程
と、上記ポリシリコンプラグの直上に上記下部電極を形
成する工程と、窒素雰囲気中で熱処理を行う工程と、上
記下部電極上に誘電体層を形成した後に,この誘電体層
の部電極を形成する工程を有することを特徴としてい
る。
係る発明の半導体記憶装置の製造方法であって、シリコ
ン基板上にトラジスタを形成した後に層間絶縁膜で覆う
工程と、上記層間絶縁膜に上記トランジスタのドレイン
領域に連通するコンタクトホールを開けてポリシリコン
を埋め込んで,上記ポリシリコンプラグを形成する工程
と、上記ポリシリコンプラグの直上に上記下部電極を形
成する工程と、窒素雰囲気中で熱処理を行う工程と、上
記下部電極上に誘電体層を形成した後に,この誘電体層
の部電極を形成する工程を有することを特徴としてい
る。
【００２３】上記構成によれば、上記下部電極に対して
窒素雰囲気中で熱処理を行うことによって、上記下部電
極の結晶性が向上して、上部に形成される誘電体層のリ
ーク電流が小さくなる。
窒素雰囲気中で熱処理を行うことによって、上記下部電
極の結晶性が向上して、上部に形成される誘電体層のリ
ーク電流が小さくなる。
【００２４】ここで、上記請求項２乃至請求項４の何れ
か一つに係る発明の半導体記憶装置は、上記ポリシリコ
ンプラグに接触して形成される白金ロジウム合金酸化物
における酸素元素の全元素に対する含有率を、２％〜３
０％とすることが望ましい。
か一つに係る発明の半導体記憶装置は、上記ポリシリコ
ンプラグに接触して形成される白金ロジウム合金酸化物
における酸素元素の全元素に対する含有率を、２％〜３
０％とすることが望ましい。
【００２５】上記構成によれば、上記下部電極を構成す
る白金ロジウム合金酸化物のモフォロジーが悪化してそ
の上に形成される誘電体層の結晶性が悪くなることがな
く、且つ、上記誘電体層形成時における酸素雰囲気の透
過防止が確実に行われる。
る白金ロジウム合金酸化物のモフォロジーが悪化してそ
の上に形成される誘電体層の結晶性が悪くなることがな
く、且つ、上記誘電体層形成時における酸素雰囲気の透
過防止が確実に行われる。
【００２６】また、上記請求項２に係る発明の半導体記
憶装置は、ポリシリコンプラグに接触して形成される白
金ロジウム合金酸化物の膜厚を１００Å〜５００Åと
し、この白金ロジウム合金酸化物上に積層される白金ロ
ジウム合金の膜厚を２００Å〜１０００Åとし、この白
金ロジウム合金上に積層される白金ロジウム合金酸化物
の膜厚を２００Å〜１０００Åとすることが望ましい。
憶装置は、ポリシリコンプラグに接触して形成される白
金ロジウム合金酸化物の膜厚を１００Å〜５００Åと
し、この白金ロジウム合金酸化物上に積層される白金ロ
ジウム合金の膜厚を２００Å〜１０００Åとし、この白
金ロジウム合金上に積層される白金ロジウム合金酸化物
の膜厚を２００Å〜１０００Åとすることが望ましい。
【００２７】上記構成によれば、２層の白金ロジウム合
金酸化物によって上記誘電体層形成時における酸素雰囲
気の透過が確実に防止され、上記誘電体層のリーク電流
特性が最適に保持され、且つ、上記キャパシタ部の段差
が小さくなる。
金酸化物によって上記誘電体層形成時における酸素雰囲
気の透過が確実に防止され、上記誘電体層のリーク電流
特性が最適に保持され、且つ、上記キャパシタ部の段差
が小さくなる。
【００２８】また、上記請求項３に係る発明の半導体記
憶装置は、ポリシリコンプラグに接触して形成される白
金ロジウム合金酸化物の膜厚を１００Å〜５００Åと
し、この白金ロジウム合金酸化物上に積層される白金ロ
ジウム合金の膜厚を２００Å〜１０００Åとすることが
望ましい。
憶装置は、ポリシリコンプラグに接触して形成される白
金ロジウム合金酸化物の膜厚を１００Å〜５００Åと
し、この白金ロジウム合金酸化物上に積層される白金ロ
ジウム合金の膜厚を２００Å〜１０００Åとすることが
望ましい。
【００２９】上記構成によれば、白金ロジウム合金酸化
物によって上記誘電体層形成時における酸素雰囲気の透
過が防止され、上記誘電体層のリーク電流特性が最適に
保持され、且つ、上記キャパシタ部の段差が小さくな
る。
物によって上記誘電体層形成時における酸素雰囲気の透
過が防止され、上記誘電体層のリーク電流特性が最適に
保持され、且つ、上記キャパシタ部の段差が小さくな
る。
【００３０】また、上記請求項４に係る発明の半導体記
憶装置は、上記白金ロジウム合金酸化物の膜厚を５００
Å〜２０００Åとすることが望ましい。
憶装置は、上記白金ロジウム合金酸化物の膜厚を５００
Å〜２０００Åとすることが望ましい。
【００３１】上記構成によれば、白金ロジウム合金酸化
物によって上記誘電体層形成時における酸素雰囲気の透
過が確実に防止され、且つ、上記キャパシタ部の段差が
小さくなる。
物によって上記誘電体層形成時における酸素雰囲気の透
過が確実に防止され、且つ、上記キャパシタ部の段差が
小さくなる。
【００３２】また、上記請求項１に係る発明の半導体記
憶装置は、上記下部電極を、上記ポリシリコンプラグ側
から、上記白金ロジウム合金，白金ロジウム合金酸化物
および白金ロジウム合金の順に積層して形成してもよ
い。この構成によれば、ポリシリコンプラグの直上に白
金ロジウム金属を形成しているので、上記ポリシリコン
プラグと下部電極との密着性が向上してトランジスタ部
とキャパシタ部との間には良好なコンタクトが得られ
る。
憶装置は、上記下部電極を、上記ポリシリコンプラグ側
から、上記白金ロジウム合金，白金ロジウム合金酸化物
および白金ロジウム合金の順に積層して形成してもよ
い。この構成によれば、ポリシリコンプラグの直上に白
金ロジウム金属を形成しているので、上記ポリシリコン
プラグと下部電極との密着性が向上してトランジスタ部
とキャパシタ部との間には良好なコンタクトが得られ
る。
【００３３】尚、その場合に、上記ポリシリコンプラグ
に接触して形成される白金ロジウム合金の膜厚を１００
Å〜１０００Åとし、この白金ロジウム合金上に積層さ
れる白金ロジウム合金酸化物の膜厚を１００Å〜８００
Åとし、この白金ロジウム合金酸化物上に積層される白
金ロジウム合金の膜厚を２００Å〜５００Åとすること
が望ましい。こうすることによって、白金ロジウム合金
酸化物によって上記誘電体層形成時における酸素雰囲気
の透過が確実に防止されて、上記下部電極の最下層を成
す白金ロジウム合金と上記ポリシリコンプラグとが確実
に密着され、且つ、上記キャパシタ部の段差が小さくな
る。
に接触して形成される白金ロジウム合金の膜厚を１００
Å〜１０００Åとし、この白金ロジウム合金上に積層さ
れる白金ロジウム合金酸化物の膜厚を１００Å〜８００
Åとし、この白金ロジウム合金酸化物上に積層される白
金ロジウム合金の膜厚を２００Å〜５００Åとすること
が望ましい。こうすることによって、白金ロジウム合金
酸化物によって上記誘電体層形成時における酸素雰囲気
の透過が確実に防止されて、上記下部電極の最下層を成
す白金ロジウム合金と上記ポリシリコンプラグとが確実
に密着され、且つ、上記キャパシタ部の段差が小さくな
る。
【００３４】また、上記請求項１に係る発明の半導体記
憶装置は、上記下部電極を、上記ポリシリコンプラグ側
から、上記白金ロジウム合金および白金ロジウム合金酸
化物の順に積層して形成してもよい。この構成によれ
ば、ポリシリコンプラグの直上に白金ロジウム金属を形
成しているので、上記ポリシリコンプラグと下部電極と
の密着性が向上してトランジスタ部とキャパシタ部との
間には良好なコンタクトが得られる。また、その場合の
上記下部電極の成膜工程が簡略化される。
憶装置は、上記下部電極を、上記ポリシリコンプラグ側
から、上記白金ロジウム合金および白金ロジウム合金酸
化物の順に積層して形成してもよい。この構成によれ
ば、ポリシリコンプラグの直上に白金ロジウム金属を形
成しているので、上記ポリシリコンプラグと下部電極と
の密着性が向上してトランジスタ部とキャパシタ部との
間には良好なコンタクトが得られる。また、その場合の
上記下部電極の成膜工程が簡略化される。
【００３５】尚、その場合に、上記ポリシリコンプラグ
に接触して形成される白金ロジウム合金の膜厚を１００
Å〜１０００Åとし、この白金ロジウム合金上に積層さ
れる白金ロジウム合金酸化物の膜厚を１００Å〜８００
Åとすることが望ましい。こうすることによって、白金
ロジウム合金酸化物によって上記誘電体層形成時におけ
る酸素雰囲気の透過が確実に防止され、上記下部電極の
最下層を成す白金ロジウム合金と上記ポリシリコンプラ
グとが確実に密着され、且つ、上記キャパシタ部の段差
が小さくなる。
に接触して形成される白金ロジウム合金の膜厚を１００
Å〜１０００Åとし、この白金ロジウム合金上に積層さ
れる白金ロジウム合金酸化物の膜厚を１００Å〜８００
Åとすることが望ましい。こうすることによって、白金
ロジウム合金酸化物によって上記誘電体層形成時におけ
る酸素雰囲気の透過が確実に防止され、上記下部電極の
最下層を成す白金ロジウム合金と上記ポリシリコンプラ
グとが確実に密着され、且つ、上記キャパシタ部の段差
が小さくなる。
【００３６】また、上記請求項１に係る発明の半導体記
憶装置は、上記下部電極を、上記ポリシリコンプラグ側
から、上記白金,白金ロジウム合金酸化物および白金の
順に積層して形成してもよい。この構成によれば、ポリ
シリコンプラグの直上に白金を形成しているので、上記
ポリシリコンプラグと下部電極との密着性が向上してト
ランジスタ部とキャパシタ部との間には良好なコンタク
トが得られる。
憶装置は、上記下部電極を、上記ポリシリコンプラグ側
から、上記白金,白金ロジウム合金酸化物および白金の
順に積層して形成してもよい。この構成によれば、ポリ
シリコンプラグの直上に白金を形成しているので、上記
ポリシリコンプラグと下部電極との密着性が向上してト
ランジスタ部とキャパシタ部との間には良好なコンタク
トが得られる。
【００３７】尚、その場合に、上記ポリシリコンプラグ
に接触して形成される白金の膜厚を１００Å〜１０００
Åとし、この白金上に積層される白金ロジウム合金酸化
物の膜厚を１００Å〜８００Åとし、この白金ロジウム
合金酸化物上に積層される白金の膜厚を２００Å〜５０
０Åとすることが望ましい。こうすることによって、白
金ロジウム合金酸化物によって上記誘電体層形成時にお
ける酸素雰囲気の透過が確実に防止され、上記下部電極
の最下層を成す白金と上記ポリシリコンプラグとが確実
に密着され、且つ、上記キャパシタ部における段差が小
さくなる。
に接触して形成される白金の膜厚を１００Å〜１０００
Åとし、この白金上に積層される白金ロジウム合金酸化
物の膜厚を１００Å〜８００Åとし、この白金ロジウム
合金酸化物上に積層される白金の膜厚を２００Å〜５０
０Åとすることが望ましい。こうすることによって、白
金ロジウム合金酸化物によって上記誘電体層形成時にお
ける酸素雰囲気の透過が確実に防止され、上記下部電極
の最下層を成す白金と上記ポリシリコンプラグとが確実
に密着され、且つ、上記キャパシタ部における段差が小
さくなる。
【００３８】また、上記請求項１に係る発明の半導体記
憶装置は、上記下部電極を、上記ポリシリコンプラグ側
から、上記白金および白金ロジウム合金酸化物の順に積
層して形成してもよい。この構成によれば、ポリシリコ
ンプラグの直上に白金を形成しているので、上記ポリシ
リコンプラグと下部電極との密着性が向上してトランジ
スタ部とキャパシタ部との間には良好なコンタクトが得
られる。また、その場合の上記下部電極の成膜工程が簡
略化される。
憶装置は、上記下部電極を、上記ポリシリコンプラグ側
から、上記白金および白金ロジウム合金酸化物の順に積
層して形成してもよい。この構成によれば、ポリシリコ
ンプラグの直上に白金を形成しているので、上記ポリシ
リコンプラグと下部電極との密着性が向上してトランジ
スタ部とキャパシタ部との間には良好なコンタクトが得
られる。また、その場合の上記下部電極の成膜工程が簡
略化される。
【００３９】尚、その場合に、上記ポリシリコンプラグ
に接触して形成される白金の膜厚を１００Å〜１０００
Åとし、この白金上に積層される白金ロジウム合金酸化
物の膜厚を１００Å〜８００Åとすることが望ましい。
こうすることによって、白金ロジウム合金酸化物によっ
て上記誘電体層形成時における酸素雰囲気の透過が確実
に防止され、上記下部電極の最下層を成す白金と上記ポ
リシリコンプラグとが確実に密着され、且つ、上記キャ
パシタ部における段差が小さくなる。
に接触して形成される白金の膜厚を１００Å〜１０００
Åとし、この白金上に積層される白金ロジウム合金酸化
物の膜厚を１００Å〜８００Åとすることが望ましい。
こうすることによって、白金ロジウム合金酸化物によっ
て上記誘電体層形成時における酸素雰囲気の透過が確実
に防止され、上記下部電極の最下層を成す白金と上記ポ
リシリコンプラグとが確実に密着され、且つ、上記キャ
パシタ部における段差が小さくなる。
【００４０】また、上記請求項５に係る発明の半導体記
憶装置の製造方法は、上記ポリシリコンプラグの直上に
形成する白金ロジウム合金酸化物層を膜厚１００Å〜５
００Åで形成し、この白金ロジウム合金酸化物層上に形
成する白金ロジウム合金層を膜厚２００Å〜１０００Å
で形成することが望ましい。
憶装置の製造方法は、上記ポリシリコンプラグの直上に
形成する白金ロジウム合金酸化物層を膜厚１００Å〜５
００Åで形成し、この白金ロジウム合金酸化物層上に形
成する白金ロジウム合金層を膜厚２００Å〜１０００Å
で形成することが望ましい。
【００４１】上記構成によれば、白金ロジウム合金酸化
物によって上記誘電体層形成時における酸素雰囲気の透
過を確実に防止でき、上記誘電体層のリーク電流特性を
最適に保持でき、且つ、上記キャパシタ部の段差を小さ
くできる半導体記憶装置が、少ない成膜工程で形成され
る。
物によって上記誘電体層形成時における酸素雰囲気の透
過を確実に防止でき、上記誘電体層のリーク電流特性を
最適に保持でき、且つ、上記キャパシタ部の段差を小さ
くできる半導体記憶装置が、少ない成膜工程で形成され
る。
【００４２】また、上記請求項５に係る発明の半導体記
憶装置の製造方法は、下部電極形成後に酸素雰囲気中で
行う熱処理を４００℃〜７００℃で行うことが望まし
い。こうすることによって、上記下部電極を酸素雰囲気
中で熱処理を行った際に、上記白金ロジウム合金層の表
面に上記白金ロジウム合金酸化物の膜が最適に形成され
る。
憶装置の製造方法は、下部電極形成後に酸素雰囲気中で
行う熱処理を４００℃〜７００℃で行うことが望まし
い。こうすることによって、上記下部電極を酸素雰囲気
中で熱処理を行った際に、上記白金ロジウム合金層の表
面に上記白金ロジウム合金酸化物の膜が最適に形成され
る。
【００４３】また、上記請求項６に係る発明の半導体記
憶装置の製造方法は、下部電極形成後に窒素雰囲気中で
行う熱処理を、４００℃〜７００℃で行うことが望まし
い。こうすることによって、上記下部電極を窒素雰囲気
中で熱処理を行った際に、上記下部電極の結晶性が確実
に向上される。
憶装置の製造方法は、下部電極形成後に窒素雰囲気中で
行う熱処理を、４００℃〜７００℃で行うことが望まし
い。こうすることによって、上記下部電極を窒素雰囲気
中で熱処理を行った際に、上記下部電極の結晶性が確実
に向上される。
【００４４】また、上記下部電極を白金ロジウム合金お
よび白金ロジウム合金酸化物の２層で形成した半導体記
憶装置の製造方法は、シリコン基板上にトラジスタを形
成した後に層間絶縁膜で覆う工程と、上記層間絶縁膜に
上記トランジスタのドレイン領域に連通するコンタクト
ホールを開けてポリシリコンを埋め込んで上記ポリシリ
コンプラグを形成する工程と、上記ポリシリコンプラグ
の直上に上記白金ロジウム合金層を形成して上記下部電
極を形成する工程と、酸素雰囲気中で熱処理を行って上
記白金ロジウム合金層の表面に上記白金ロジウム合金酸
化物の膜を形成させる工程と、上記下部電極上に誘電体
層を形成した後にこの誘電体層の上部電極を形成する工
程を有する製造方法によって形成できる。
よび白金ロジウム合金酸化物の２層で形成した半導体記
憶装置の製造方法は、シリコン基板上にトラジスタを形
成した後に層間絶縁膜で覆う工程と、上記層間絶縁膜に
上記トランジスタのドレイン領域に連通するコンタクト
ホールを開けてポリシリコンを埋め込んで上記ポリシリ
コンプラグを形成する工程と、上記ポリシリコンプラグ
の直上に上記白金ロジウム合金層を形成して上記下部電
極を形成する工程と、酸素雰囲気中で熱処理を行って上
記白金ロジウム合金層の表面に上記白金ロジウム合金酸
化物の膜を形成させる工程と、上記下部電極上に誘電体
層を形成した後にこの誘電体層の上部電極を形成する工
程を有する製造方法によって形成できる。
【００４５】この製造方法によれば、上記白金ロジウム
合金および白金ロジウム合金酸化物で成る下部電極が、
上記ポリシリコンプラグの直上に、上記白金ロジウム合
金層を形成した後に酸素雰囲気中で熱処理を行うことに
よって、少ない成膜工程で形成される。
合金および白金ロジウム合金酸化物で成る下部電極が、
上記ポリシリコンプラグの直上に、上記白金ロジウム合
金層を形成した後に酸素雰囲気中で熱処理を行うことに
よって、少ない成膜工程で形成される。
【００４６】尚、その場合に、上記ポリシリコンプラグ
の直上に形成する白金ロジウム合金層を、膜厚５００Å
〜２０００Åで形成することが望ましい。こうすること
によって、上記下部電極の最下層の白金ロジウム合金と
上記ポリシリコンプラグとを確実に密着でき、且つ、上
記キャパシタ部の段差を小さくできる半導体記憶装置
が、少ない成膜工程で形成される。
の直上に形成する白金ロジウム合金層を、膜厚５００Å
〜２０００Åで形成することが望ましい。こうすること
によって、上記下部電極の最下層の白金ロジウム合金と
上記ポリシリコンプラグとを確実に密着でき、且つ、上
記キャパシタ部の段差を小さくできる半導体記憶装置
が、少ない成膜工程で形成される。
【００４７】また、請求項７に係る発明は、上部電極,
誘電体層および下部電極を有するキャパシタ部とトラジ
スタ部とをプラグで接続して成るスタック構造の半導体
記憶装置において、上記プラグはタングステンで形成さ
れており、上記下部電極は、上記タングステンプラグの
直上に、白金,白金ロジウム合金および上記白金ロジウ
ム合金の酸化物のうちの１つあるいは複数で形成され、
且つ、少なくとも上記白金ロジウム合金酸化物を含んで
形成されていることを特徴としている。
誘電体層および下部電極を有するキャパシタ部とトラジ
スタ部とをプラグで接続して成るスタック構造の半導体
記憶装置において、上記プラグはタングステンで形成さ
れており、上記下部電極は、上記タングステンプラグの
直上に、白金,白金ロジウム合金および上記白金ロジウ
ム合金の酸化物のうちの１つあるいは複数で形成され、
且つ、少なくとも上記白金ロジウム合金酸化物を含んで
形成されていることを特徴としている。
【００４８】上記構成によれば、キャパシタ部の下部電
極を構成する白金ロジウム合金酸化物によって、上記誘
電体層の形成時に酸素雰囲気がタングステンプラグ側に
透過することが防止される。したがって、タングステン
プラグの表面が酸化されることがなく、トランジスタ部
とキャパシタ部との間には良好なコンタクトが得られ
る。その結果、上記下部電極とタングステンプラグとの
反応を防止するためのバリアメタルが不必要となり、キ
ャパシタ部の段差が小さくなる。したがって、キャパシ
タ部に対する微細加工が精度良く行われる。
極を構成する白金ロジウム合金酸化物によって、上記誘
電体層の形成時に酸素雰囲気がタングステンプラグ側に
透過することが防止される。したがって、タングステン
プラグの表面が酸化されることがなく、トランジスタ部
とキャパシタ部との間には良好なコンタクトが得られ
る。その結果、上記下部電極とタングステンプラグとの
反応を防止するためのバリアメタルが不必要となり、キ
ャパシタ部の段差が小さくなる。したがって、キャパシ
タ部に対する微細加工が精度良く行われる。
【００４９】さらに、上記プラグは白金との反応性がシ
リコンよりも低いタングステンで形成されている。した
がって、上記白金あるいは白金ロジウム合金形成時や上
記誘電体層に対する熱処理時に、上記プラグ中の元素と
白金あるいは白金ロジウム合金中の白金とが反応するこ
とがない。
リコンよりも低いタングステンで形成されている。した
がって、上記白金あるいは白金ロジウム合金形成時や上
記誘電体層に対する熱処理時に、上記プラグ中の元素と
白金あるいは白金ロジウム合金中の白金とが反応するこ
とがない。
【００５０】また、請求項８に係る発明は、上部電極,
誘電体層及び下部電極を有するキャパシタ部とトランジ
スタ部とをプラグで接続して成るスタック構造の半導体
記憶装置において、上記プラグはタングステンで形成さ
れており、上記下部電極は、上記タングステンプラグ側
から、上記白金または白金ロジウム合金の何れか一方,
白金ロジウム合金酸化物の順に積層されていることを特
徴としている。
誘電体層及び下部電極を有するキャパシタ部とトランジ
スタ部とをプラグで接続して成るスタック構造の半導体
記憶装置において、上記プラグはタングステンで形成さ
れており、上記下部電極は、上記タングステンプラグ側
から、上記白金または白金ロジウム合金の何れか一方,
白金ロジウム合金酸化物の順に積層されていることを特
徴としている。
【００５１】上記実施の形態によれば、上記タングステ
ンプラグの直上に下層の下部電極としての白金または白
金ロジウム合金が形成されている。したがって、上記誘
電体層に対する熱処理の際に、上層の下部電極としての
白金ロジウム合金酸化物からタングステンプラグ側への
酸素の拡散が上記白金または白金ロジウム合金によって
防止される。こうして、上記キャパシタ部とトランジス
タ部とのコンタクト性が更に向上される。
ンプラグの直上に下層の下部電極としての白金または白
金ロジウム合金が形成されている。したがって、上記誘
電体層に対する熱処理の際に、上層の下部電極としての
白金ロジウム合金酸化物からタングステンプラグ側への
酸素の拡散が上記白金または白金ロジウム合金によって
防止される。こうして、上記キャパシタ部とトランジス
タ部とのコンタクト性が更に向上される。
【００５２】また、請求項９に係る発明は、請求項８に
かかる発明の半導体記憶装置において、上記下部電極
は、上記白金ロジウム合金酸化物の上に、白金または白
金ロジウム合金の何れか一方が積層されていることを特
徴としている。
かかる発明の半導体記憶装置において、上記下部電極
は、上記白金ロジウム合金酸化物の上に、白金または白
金ロジウム合金の何れか一方が積層されていることを特
徴としている。
【００５３】上記構成によれば、上記下部電極の最上層
に(１１１)配向している白金を含む金属膜が形成されて
いる。したがって、上記下部電極上に形成される誘電体
層の結晶性がよくなり、強誘電性やリーク電流特性が向
上される。
に(１１１)配向している白金を含む金属膜が形成されて
いる。したがって、上記下部電極上に形成される誘電体
層の結晶性がよくなり、強誘電性やリーク電流特性が向
上される。
【００５４】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。酸化ロジウム（ＲhＯx）は導
電性に優れており（比抵抗値＝５０〜２００μΩcm)、
且つ、不純物拡散バリア性を有する。特に、酸素バリア
性に優れている。そこで、この発明においては、キャパ
シタ部の下部電極をＰt,白金ロジウム合金(ＰtＲh)また
は白金ロジウム合金酸化物(ＰtＲhＯx)のうち少なくと
もＰtＲhＯxで形成することによって、強誘電体(高誘電
体)層形成時にポリシリコンプラグが酸化されることを
防止して、キャパシタ部とＣＭＯＳ部との良好なコンタ
クトを得る。また、こうしてＴiＮ等のバリアメタルを
不必要にして、上記キャパシタ部の段差を小さくするの
である。
態により詳細に説明する。酸化ロジウム（ＲhＯx）は導
電性に優れており（比抵抗値＝５０〜２００μΩcm)、
且つ、不純物拡散バリア性を有する。特に、酸素バリア
性に優れている。そこで、この発明においては、キャパ
シタ部の下部電極をＰt,白金ロジウム合金(ＰtＲh)また
は白金ロジウム合金酸化物(ＰtＲhＯx)のうち少なくと
もＰtＲhＯxで形成することによって、強誘電体(高誘電
体)層形成時にポリシリコンプラグが酸化されることを
防止して、キャパシタ部とＣＭＯＳ部との良好なコンタ
クトを得る。また、こうしてＴiＮ等のバリアメタルを
不必要にして、上記キャパシタ部の段差を小さくするの
である。
【００５５】＜第１実施の形態＞図１は、本実施の形態
の半導体記憶装置における断面図である。本半導体記憶
装置は、次のような構成を有している。すなわち、シリ
コン基板２１上にゲート電極２２,ソース領域２３およ
びドレイン領域２４を有するＭＯＳ(ＣＭＯＳを構成す
る一方のＭＯＳであり他方のＭＯＳは省略)が形成され
ており、更に層間絶縁膜２６で覆われている。尚、２５
はロコス酸化膜である。そして、層間絶縁膜２６には、
上記ＣＭＯＳ部とキャパシタ部とを接続するためのポリ
シリコンプラグ２７が形成されている。
の半導体記憶装置における断面図である。本半導体記憶
装置は、次のような構成を有している。すなわち、シリ
コン基板２１上にゲート電極２２,ソース領域２３およ
びドレイン領域２４を有するＭＯＳ(ＣＭＯＳを構成す
る一方のＭＯＳであり他方のＭＯＳは省略)が形成され
ており、更に層間絶縁膜２６で覆われている。尚、２５
はロコス酸化膜である。そして、層間絶縁膜２６には、
上記ＣＭＯＳ部とキャパシタ部とを接続するためのポリ
シリコンプラグ２７が形成されている。
【００５６】上記層間絶縁膜２６上におけるポリシリコ
ンプラグ２７の位置にはキャパシタ部の下部電極２８,
２９,３０が順次積層されており、さらに下部電極３０
上には強誘電体薄膜３１が形成されてキャパシタ部が形
成されている。そして、下部電極２８,２９,３０および
強誘電体薄膜３１の壁と層間絶縁膜２６の上面とは層間
絶縁膜３２で覆われており、上記キャパシタ部の上部に
は上部電極３３,３４,３５が順次積層されている。
ンプラグ２７の位置にはキャパシタ部の下部電極２８,
２９,３０が順次積層されており、さらに下部電極３０
上には強誘電体薄膜３１が形成されてキャパシタ部が形
成されている。そして、下部電極２８,２９,３０および
強誘電体薄膜３１の壁と層間絶縁膜２６の上面とは層間
絶縁膜３２で覆われており、上記キャパシタ部の上部に
は上部電極３３,３４,３５が順次積層されている。
【００５７】上記構成の半導体記憶装置は、以下のよう
な手順によって作成される。Ｐ型シリコン基板２１上
に、素子分離のためのロコス酸化膜２５を５０００Åの
膜厚で形成する。そして、イオン注入によってＣＭＯＳ
のソース領域２３およびドレイン領域２４を形成した
後、ゲート電極２２を形成する。
な手順によって作成される。Ｐ型シリコン基板２１上
に、素子分離のためのロコス酸化膜２５を５０００Åの
膜厚で形成する。そして、イオン注入によってＣＭＯＳ
のソース領域２３およびドレイン領域２４を形成した
後、ゲート電極２２を形成する。
【００５８】次に、スタック状にキャパシタ部を形成す
るために、ＣＶＤ法(化学蒸着法)によってシリコン酸化
膜を５０００Åの膜厚に形成して層間絶縁膜２６とす
る。続いて、直径０.５μｍのコンタクトホールを形成
し、このコンタクトホールにＣＶＤ法でポリシリコンを
埋め込んだ後、ケミカルメカニカルポリッシュ(ＣＭＰ)
法によって表面を平坦化して、ポリシリコンプラグ２７
を形成する。
るために、ＣＶＤ法(化学蒸着法)によってシリコン酸化
膜を５０００Åの膜厚に形成して層間絶縁膜２６とす
る。続いて、直径０.５μｍのコンタクトホールを形成
し、このコンタクトホールにＣＶＤ法でポリシリコンを
埋め込んだ後、ケミカルメカニカルポリッシュ(ＣＭＰ)
法によって表面を平坦化して、ポリシリコンプラグ２７
を形成する。
【００５９】次に、上記ポリシリコンプラグ２７の直上
に、ＤＣマグネトロン反応性スパッタ法で膜厚１００Å
〜５００Å(好ましくは２００Å)のＰtＲhＯx膜を成膜
温度２５０℃で形成して、最下層の下部電極２８とす
る。更にその上に、ＤＣマグネトロンスパッタ法で膜厚
２００Å〜１０００Å(好ましくは８００Å)のＰtＲh膜
を成膜温度２５０℃で形成して、中間層の下部電極２９
とする。更にその上に、ＤＣマグネトロン反応性スパッ
タ法で膜厚２００Å〜１０００Å(好ましくは３００Å)
のＰtＲhＯx膜を成膜温度２５０℃で形成して、最上層
の下部電極３０とする。尚、３層の下部電極２８,２９,
３０は、アルゴンと酸素の流量比を変えて連続的に成膜
する。
に、ＤＣマグネトロン反応性スパッタ法で膜厚１００Å
〜５００Å(好ましくは２００Å)のＰtＲhＯx膜を成膜
温度２５０℃で形成して、最下層の下部電極２８とす
る。更にその上に、ＤＣマグネトロンスパッタ法で膜厚
２００Å〜１０００Å(好ましくは８００Å)のＰtＲh膜
を成膜温度２５０℃で形成して、中間層の下部電極２９
とする。更にその上に、ＤＣマグネトロン反応性スパッ
タ法で膜厚２００Å〜１０００Å(好ましくは３００Å)
のＰtＲhＯx膜を成膜温度２５０℃で形成して、最上層
の下部電極３０とする。尚、３層の下部電極２８,２９,
３０は、アルゴンと酸素の流量比を変えて連続的に成膜
する。
【００６０】このようにして形成された下部電極２８,
２９,３０全体の最適膜厚は１３００Åとなり、図１７
に示すような、ＴiＮをバリアメタル１１とした場合の
バリアメタル１１と下部電極１０との合計膜厚３０００
Å程度と比較すると、半分程度に薄くできる。最大膜厚
２５００Åであっても、従来のバリアメタル１１と下部
電極１０との合計膜厚３０００Å程度よりも薄くでき
る。したがって、上記キャパシタ部の段差を小さくする
ことができ、層間絶縁膜３２にコンタクトホールを開け
る際や、上部電極３３,３４,３５に対するメタル配線を
形成する際に、微細加工時のフォトリソグラフィ工程で
誤差が生ずることがない。
２９,３０全体の最適膜厚は１３００Åとなり、図１７
に示すような、ＴiＮをバリアメタル１１とした場合の
バリアメタル１１と下部電極１０との合計膜厚３０００
Å程度と比較すると、半分程度に薄くできる。最大膜厚
２５００Åであっても、従来のバリアメタル１１と下部
電極１０との合計膜厚３０００Å程度よりも薄くでき
る。したがって、上記キャパシタ部の段差を小さくする
ことができ、層間絶縁膜３２にコンタクトホールを開け
る際や、上部電極３３,３４,３５に対するメタル配線を
形成する際に、微細加工時のフォトリソグラフィ工程で
誤差が生ずることがない。
【００６１】次に、ゾルゲル法によってＰＺＴ薄膜を膜
厚２００Åで形成して強誘電体薄膜３１とし、ラピッド
サーマルアニーリング(ＲＴＡ)装置によって、酸素と窒
素の混合雰囲気中で６６０℃で３０秒間アニール焼成を
行う。次に、上記強誘電体薄膜(ＰＺＴ薄膜)３１と下部
電極２８,２９,３０とを、ドライエッチング法で、例え
ば３.０μｍ角の大きさに加工する。その後、層間絶縁
膜３２としてＣＶＤ法によってシリコン酸化膜を形成し
た後、強誘電体薄膜３１上の層間絶縁膜３２にコンタク
トホールを形成する。
厚２００Åで形成して強誘電体薄膜３１とし、ラピッド
サーマルアニーリング(ＲＴＡ)装置によって、酸素と窒
素の混合雰囲気中で６６０℃で３０秒間アニール焼成を
行う。次に、上記強誘電体薄膜(ＰＺＴ薄膜)３１と下部
電極２８,２９,３０とを、ドライエッチング法で、例え
ば３.０μｍ角の大きさに加工する。その後、層間絶縁
膜３２としてＣＶＤ法によってシリコン酸化膜を形成し
た後、強誘電体薄膜３１上の層間絶縁膜３２にコンタク
トホールを形成する。
【００６２】そして、上記キャパシタ部の上部に、ＤＣ
マグネトロン反応性スパッタ法で膜厚２００Å〜１００
０Å(好ましくは３００Å)のＰtＲhＯx膜を成膜温度２
５０℃で形成して、最下層の上部電極３３とする。更に
その上に、ＤＣマグネトロンスパッタ法で膜厚２００Å
〜１０００Å(好ましくは８００Å)のＰtＲh膜を成膜温
度２５０℃で形成して、中間層の上部電極３４とする。
更にその上に、ＤＣマグネトロン反応性スパッタ法で膜
厚１００Å〜５００Å(好ましくは２００Å)のＰtＲhＯ
x膜を成膜温度２５０℃で形成して、最上層の上部電極
３５とする。
マグネトロン反応性スパッタ法で膜厚２００Å〜１００
０Å(好ましくは３００Å)のＰtＲhＯx膜を成膜温度２
５０℃で形成して、最下層の上部電極３３とする。更に
その上に、ＤＣマグネトロンスパッタ法で膜厚２００Å
〜１０００Å(好ましくは８００Å)のＰtＲh膜を成膜温
度２５０℃で形成して、中間層の上部電極３４とする。
更にその上に、ＤＣマグネトロン反応性スパッタ法で膜
厚１００Å〜５００Å(好ましくは２００Å)のＰtＲhＯ
x膜を成膜温度２５０℃で形成して、最上層の上部電極
３５とする。
【００６３】次に、上記上部電極３３,３４,３５をドラ
イエッチング法で加工して、最後に上記ＣＭＯＳ部のソ
ース領域２３からの引き出し電極を形成する。
イエッチング法で加工して、最後に上記ＣＭＯＳ部のソ
ース領域２３からの引き出し電極を形成する。
【００６４】ここで、上記最下層の下部電極２８となる
ＰtＲhＯx膜の膜厚を１００Å以下にすると、後にゾル
ゲル法によって強誘電体薄膜３１を成膜する際の酸素ガ
ス雰囲気がポリシリコンプラグ２７側に透過してしま
い、ポリシリコンが酸化されてＣＭＯＳ部とキャパシタ
部との良好なコンタクトが得られない。一方、５００Å
以上の膜厚にすることはキャパシタ部全体の膜厚を増加
させることになって好ましくない。さらに、成膜温度を
４５０℃以上にすると、ＰtＲhＯx膜を成膜する際に酸
素プラズマ雰囲気中でポリシリコンプラグ表面が酸化さ
れてしまって、ポリシリコンプラグ２７と良好なコンタ
クト特性を得ることができない。
ＰtＲhＯx膜の膜厚を１００Å以下にすると、後にゾル
ゲル法によって強誘電体薄膜３１を成膜する際の酸素ガ
ス雰囲気がポリシリコンプラグ２７側に透過してしま
い、ポリシリコンが酸化されてＣＭＯＳ部とキャパシタ
部との良好なコンタクトが得られない。一方、５００Å
以上の膜厚にすることはキャパシタ部全体の膜厚を増加
させることになって好ましくない。さらに、成膜温度を
４５０℃以上にすると、ＰtＲhＯx膜を成膜する際に酸
素プラズマ雰囲気中でポリシリコンプラグ表面が酸化さ
れてしまって、ポリシリコンプラグ２７と良好なコンタ
クト特性を得ることができない。
【００６５】尚、上記ＰtＲhＯx膜における酸素元素の
全元素に対する含有率が３０％を越えると、ＰtＲhＯx
膜のモフォロジーが急激に悪化し、その上に形成される
強誘電体薄膜３１の結晶性が悪くなる。その結果、キャ
パシタリーク電流特性も非常に悪くなる。一方、２％以
下になると、強誘電体薄膜３１を成膜する際の酸素ガス
雰囲気がポリシリコンプラグ２７側に透過してしまい、
ポリシリコンが酸化されてＣＭＯＳ部とキャパシタ部と
の良好なコンタクトが得られない。
全元素に対する含有率が３０％を越えると、ＰtＲhＯx
膜のモフォロジーが急激に悪化し、その上に形成される
強誘電体薄膜３１の結晶性が悪くなる。その結果、キャ
パシタリーク電流特性も非常に悪くなる。一方、２％以
下になると、強誘電体薄膜３１を成膜する際の酸素ガス
雰囲気がポリシリコンプラグ２７側に透過してしまい、
ポリシリコンが酸化されてＣＭＯＳ部とキャパシタ部と
の良好なコンタクトが得られない。
【００６６】また、上記中間層の下部電極２９となるＰ
tＲh膜の膜厚を２００Å以下にすると、強誘電体薄膜３
１のリーク電流特性が１桁程度大きくなってしまう。一
方、１０００Å以上の膜厚にすることはキャパシタ部全
体の膜厚を増加させることになって好ましくない。尚、
形成されたＰtＲhの元素組成比は、Ｐt：Ｒh＝９０：１
０である。
tＲh膜の膜厚を２００Å以下にすると、強誘電体薄膜３
１のリーク電流特性が１桁程度大きくなってしまう。一
方、１０００Å以上の膜厚にすることはキャパシタ部全
体の膜厚を増加させることになって好ましくない。尚、
形成されたＰtＲhの元素組成比は、Ｐt：Ｒh＝９０：１
０である。
【００６７】また、上記最上層の下部電極３０となるＰ
tＲhＯx膜の膜厚を２００Å以下にすると、後に強誘電
体薄膜３１を成膜する際の酸素ガス雰囲気がポリシリコ
ンプラグ２７側に透過してしまい、ポリシリコンが酸化
されてＣＭＯＳ部とキャパシタ部との良好なコンタクト
が得られない。さらに、成膜された強誘電体薄膜３１に
周波数１００kＨz,デューティ比５％,電圧５Ｖのストレ
スパルスを印加した際の分極反転に伴う疲労特性が、１
０11サイクル後に初期値の４２％と非常に低くなってし
まう。一方、１０００Å以上の膜厚にすることはキャパ
シタ部全体の膜厚を増加させることになって好ましくな
い。
tＲhＯx膜の膜厚を２００Å以下にすると、後に強誘電
体薄膜３１を成膜する際の酸素ガス雰囲気がポリシリコ
ンプラグ２７側に透過してしまい、ポリシリコンが酸化
されてＣＭＯＳ部とキャパシタ部との良好なコンタクト
が得られない。さらに、成膜された強誘電体薄膜３１に
周波数１００kＨz,デューティ比５％,電圧５Ｖのストレ
スパルスを印加した際の分極反転に伴う疲労特性が、１
０11サイクル後に初期値の４２％と非常に低くなってし
まう。一方、１０００Å以上の膜厚にすることはキャパ
シタ部全体の膜厚を増加させることになって好ましくな
い。
【００６８】上述のようにして形成された半導体記憶装
置における強誘電体を有するキャパシタ部の上部電極３
３,３４,３５と、ソース領域２３の引き出し電極との間
に、電圧パルスを印加して強誘電体特性(電界−分極特
性)を求めた。その結果、図２に示すように、強誘電体
キャパシタとして用いるに十分な大きさの強誘電特性を
有すると共に、対称性が崩れていないヒステリシスルー
プが得られた。このことは、図１７に示す従来の半導体
記憶装置におけるＴiＮのバリアメタル１１と白金の下
部電極１０との間に生じたような剥離は発生しておら
ず、本半導体記憶装置におけるポリシリコンプラグ２７
と下部電極２８,２９,３０との間には良好なコンタクト
が得られていることを示している。
置における強誘電体を有するキャパシタ部の上部電極３
３,３４,３５と、ソース領域２３の引き出し電極との間
に、電圧パルスを印加して強誘電体特性(電界−分極特
性)を求めた。その結果、図２に示すように、強誘電体
キャパシタとして用いるに十分な大きさの強誘電特性を
有すると共に、対称性が崩れていないヒステリシスルー
プが得られた。このことは、図１７に示す従来の半導体
記憶装置におけるＴiＮのバリアメタル１１と白金の下
部電極１０との間に生じたような剥離は発生しておら
ず、本半導体記憶装置におけるポリシリコンプラグ２７
と下部電極２８,２９,３０との間には良好なコンタクト
が得られていることを示している。
【００６９】また、図３には、上記キャパシタ部の上部
電極３３,３４,３５とソース領域２３の引き出し電極と
の間に、周波数１００kＨz,デューティ比５％,電圧５Ｖ
のストレスパルスを印加した際の分極反転に伴う疲労特
性を示す。この場合には、１０11サイクル後においても
残留分極値Ｐrは初期値Ｐr０の９６％を保っており、図
１７に示す従来の半導体記憶装置の場合には３６％にま
で低下することと比較すると、本実施の形態によれば、
疲労特性が著しく良くなっていることが実証された。
電極３３,３４,３５とソース領域２３の引き出し電極と
の間に、周波数１００kＨz,デューティ比５％,電圧５Ｖ
のストレスパルスを印加した際の分極反転に伴う疲労特
性を示す。この場合には、１０11サイクル後においても
残留分極値Ｐrは初期値Ｐr０の９６％を保っており、図
１７に示す従来の半導体記憶装置の場合には３６％にま
で低下することと比較すると、本実施の形態によれば、
疲労特性が著しく良くなっていることが実証された。
【００７０】このように、本実施の形態においては、上
記ポリシリコンプラグ２７の直上に形成される下部電極
を、ＰtＲhＯx膜/ＰtＲh膜/ＰtＲhＯx膜の３層に形成し
ているので、強誘電体薄膜３１を成膜する際にポリシリ
コンプラグ２７側へ透過しようとする酸素雰囲気がＰt
ＲhＯx膜によってブロックされる。したがって、ポリシ
リコンプラグ２７表面の酸化が防止されて、キャパシタ
部とＣＭＯＳ部との良好なコンタクトが得られるのであ
る。その結果、従来の半導体記憶装置のようなＴiＮの
バリアメタルを必要とはせず、キャパシタ部の段差を小
さくすることができる。したがって、上記キャパシタ部
周辺の微細加工時に生ずる上記段差に起因する加工上の
弊害をなくすことができる。
記ポリシリコンプラグ２７の直上に形成される下部電極
を、ＰtＲhＯx膜/ＰtＲh膜/ＰtＲhＯx膜の３層に形成し
ているので、強誘電体薄膜３１を成膜する際にポリシリ
コンプラグ２７側へ透過しようとする酸素雰囲気がＰt
ＲhＯx膜によってブロックされる。したがって、ポリシ
リコンプラグ２７表面の酸化が防止されて、キャパシタ
部とＣＭＯＳ部との良好なコンタクトが得られるのであ
る。その結果、従来の半導体記憶装置のようなＴiＮの
バリアメタルを必要とはせず、キャパシタ部の段差を小
さくすることができる。したがって、上記キャパシタ部
周辺の微細加工時に生ずる上記段差に起因する加工上の
弊害をなくすことができる。
【００７１】＜第２実施の形態＞第１実施の形態におけ
るＰtＲhＯx膜,ＰtＲh膜,ＰtＲhＯx膜の３層から成る下
部電極は、本実施の形態のような方法によっても形成で
きる。
るＰtＲhＯx膜,ＰtＲh膜,ＰtＲhＯx膜の３層から成る下
部電極は、本実施の形態のような方法によっても形成で
きる。
【００７２】図４は、本実施の形態の半導体記憶装置に
おける断面図である。シリコン基板４１,ゲート電極４
２,ソース領域４３,ドレイン領域４４,ロコス酸化膜４
５,層間絶縁膜４６,ポリシリコンプラグ４７,強誘電体
薄膜５０および層間絶縁膜５１は、図１に示す半導体記
憶装置のシリコン基板２１,ゲート電極２２,ソース領域
２３,ドレイン領域２４,ロコス酸化膜２５,層間絶縁膜
２６,ポリシリコンプラグ２７,強誘電体薄膜３１および
層間絶縁膜３２と同じ構成を有している。
おける断面図である。シリコン基板４１,ゲート電極４
２,ソース領域４３,ドレイン領域４４,ロコス酸化膜４
５,層間絶縁膜４６,ポリシリコンプラグ４７,強誘電体
薄膜５０および層間絶縁膜５１は、図１に示す半導体記
憶装置のシリコン基板２１,ゲート電極２２,ソース領域
２３,ドレイン領域２４,ロコス酸化膜２５,層間絶縁膜
２６,ポリシリコンプラグ２７,強誘電体薄膜３１および
層間絶縁膜３２と同じ構成を有している。
【００７３】本実施の形態における半導体記憶装置の形
成は、次のような手順によって行われる。すなわち、第
１実施の形態と同様の手順で、Ｐ型シリコン基板４１上
に、ロコス酸化膜４５,ソース領域４３,ドレイン領域４
４,ゲート電極４２,層間絶縁膜４６およびポリシリコン
プラグ４７を順次形成する。
成は、次のような手順によって行われる。すなわち、第
１実施の形態と同様の手順で、Ｐ型シリコン基板４１上
に、ロコス酸化膜４５,ソース領域４３,ドレイン領域４
４,ゲート電極４２,層間絶縁膜４６およびポリシリコン
プラグ４７を順次形成する。
【００７４】次に、上記ポリシリコンプラグ４７の直上
に、ＤＣマグネトロン反応性スパッタ法で膜厚１００Å
〜５００Å(好ましくは２００Å)のＰtＲhＯx膜を成膜
温度２５０℃で形成して、下層の下部電極４８とする。
更にその上に、ＤＣマグネトロンスパッタ法で膜厚２０
０Å〜１０００Å(好ましくは８００Å)のＰtＲh膜を成
膜温度２５０℃で形成して、上層の下部電極４９とす
る。尚、２層の下部電極４８,４９は、アルゴンと酸素
の流量比を変えて連続的に成膜する。
に、ＤＣマグネトロン反応性スパッタ法で膜厚１００Å
〜５００Å(好ましくは２００Å)のＰtＲhＯx膜を成膜
温度２５０℃で形成して、下層の下部電極４８とする。
更にその上に、ＤＣマグネトロンスパッタ法で膜厚２０
０Å〜１０００Å(好ましくは８００Å)のＰtＲh膜を成
膜温度２５０℃で形成して、上層の下部電極４９とす
る。尚、２層の下部電極４８,４９は、アルゴンと酸素
の流量比を変えて連続的に成膜する。
【００７５】ここで、上記下層の下部電極４８となるＰ
tＲhＯx膜の膜厚を１００Å以下にすると、後に強誘電
体薄膜５０を成膜する際の酸素ガス雰囲気がポリシリコ
ンプラグ４７側に透過してしまい、ポリシリコンが酸化
されてＣＭＯＳ部とキャパシタ部との良好なコンタクト
が得られない。一方、５００Å以上の膜厚にすることは
キャパシタ部全体の膜厚を増加させることになって好ま
しくない。尚、ＰtＲhＯx膜における酸素元素の全元素
に対する含有率は、第１実施の形態と同様の理由から２
％〜３０％とする。また、上記上層の下部電極４９とな
るＰtＲh膜の膜厚を２００Å以下にした場合には、強誘
電体薄膜５０のリーク電流特性が１桁程度大きくなって
しまう。一方、１０００Å以上の膜厚にすることはキャ
パシタ部全体の膜厚を増加させることになって好ましく
ない。
tＲhＯx膜の膜厚を１００Å以下にすると、後に強誘電
体薄膜５０を成膜する際の酸素ガス雰囲気がポリシリコ
ンプラグ４７側に透過してしまい、ポリシリコンが酸化
されてＣＭＯＳ部とキャパシタ部との良好なコンタクト
が得られない。一方、５００Å以上の膜厚にすることは
キャパシタ部全体の膜厚を増加させることになって好ま
しくない。尚、ＰtＲhＯx膜における酸素元素の全元素
に対する含有率は、第１実施の形態と同様の理由から２
％〜３０％とする。また、上記上層の下部電極４９とな
るＰtＲh膜の膜厚を２００Å以下にした場合には、強誘
電体薄膜５０のリーク電流特性が１桁程度大きくなって
しまう。一方、１０００Å以上の膜厚にすることはキャ
パシタ部全体の膜厚を増加させることになって好ましく
ない。
【００７６】その後、上記２層の下部電極４８,４９
を、５５０℃の酸素雰囲気中で１０分間アニールする。
こうして、酸素雰囲気中でアニールすることによって、
上層の下部電極４９であるＰtＲh膜の表面が酸化されて
ＰtＲhＯxの層４９'が形成されて、第１実施の形態と同
様のＰtＲhＯx膜とＰtＲh膜とＰtＲhＯx膜との３層で成
る下部電極が得られるのである。その場合、アニール温
度を４００℃以下にした場合には、上層の下部電極４９
の表面にＰtＲhＯxの層４９'は形成されない。また、ア
ニール温度を７００℃以上にした場合には、上層の下部
電極４９の表面に形成されたＰtＲhＯxが還元されるの
で、第１実施の形態の場合と同様の効果は得られないの
である。
を、５５０℃の酸素雰囲気中で１０分間アニールする。
こうして、酸素雰囲気中でアニールすることによって、
上層の下部電極４９であるＰtＲh膜の表面が酸化されて
ＰtＲhＯxの層４９'が形成されて、第１実施の形態と同
様のＰtＲhＯx膜とＰtＲh膜とＰtＲhＯx膜との３層で成
る下部電極が得られるのである。その場合、アニール温
度を４００℃以下にした場合には、上層の下部電極４９
の表面にＰtＲhＯxの層４９'は形成されない。また、ア
ニール温度を７００℃以上にした場合には、上層の下部
電極４９の表面に形成されたＰtＲhＯxが還元されるの
で、第１実施の形態の場合と同様の効果は得られないの
である。
【００７７】次に、第１実施の形態と同様の手順で、上
記強誘電体薄膜５０を形成してアニール焼成を行い、層
間絶縁膜５１を形成して強誘電体薄膜５０へのコンタク
トホールを形成する。
記強誘電体薄膜５０を形成してアニール焼成を行い、層
間絶縁膜５１を形成して強誘電体薄膜５０へのコンタク
トホールを形成する。
【００７８】次に、上記キャパシタ部の上部に、ＤＣマ
グネトロンスパッタ法で膜厚２００Å〜１０００Å(好
ましくは８００Å）のＰtＲh膜を成膜温度２５０℃で形
成して、下層の上部電極５２とする。更にその上に、Ｄ
Ｃマグネトロン反応性スパッタ法で膜厚１００Å〜５０
０Å(好ましくは２００Å)のＰtＲhＯx膜を成膜温度２
５０℃で形成して、上層の上部電極５３とする。次に、
上記上部電極５２,５３をドライエッチング法で加工し
て、最後に上記ＣＭＯＳ部のソース領域４３からの引き
出し電極を形成する。
グネトロンスパッタ法で膜厚２００Å〜１０００Å(好
ましくは８００Å）のＰtＲh膜を成膜温度２５０℃で形
成して、下層の上部電極５２とする。更にその上に、Ｄ
Ｃマグネトロン反応性スパッタ法で膜厚１００Å〜５０
０Å(好ましくは２００Å)のＰtＲhＯx膜を成膜温度２
５０℃で形成して、上層の上部電極５３とする。次に、
上記上部電極５２,５３をドライエッチング法で加工し
て、最後に上記ＣＭＯＳ部のソース領域４３からの引き
出し電極を形成する。
【００７９】上述のようにして形成された半導体記憶装
置におけるキャパシタ部の上部電極５２,５３とソース
領域４３の引き出し電極との間に、電圧パルスを印加し
て強誘電体特性を求めた。その結果、Ｐr(残留分極値)
＝１０μＣ/cm2、Ｅc(抗電界)＝３５kＶ/cmの強誘電体
キャパシタとして十分な大きさの強誘電特性を有すると
共に、対称性が崩れていないヒステリシスループが得ら
れ、ポリシリコンプラグ４７と下部電極４８,４９との
間に良好なコンタクトが得られていることが実証され
た。
置におけるキャパシタ部の上部電極５２,５３とソース
領域４３の引き出し電極との間に、電圧パルスを印加し
て強誘電体特性を求めた。その結果、Ｐr(残留分極値)
＝１０μＣ/cm2、Ｅc(抗電界)＝３５kＶ/cmの強誘電体
キャパシタとして十分な大きさの強誘電特性を有すると
共に、対称性が崩れていないヒステリシスループが得ら
れ、ポリシリコンプラグ４７と下部電極４８,４９との
間に良好なコンタクトが得られていることが実証され
た。
【００８０】また、周波数１００kＨz,デューティ比５
％,電圧５Ｖのストレスパルス印加による分極反転に伴
う疲労特性を測定した結果、１０11サイクル後において
も初期値の９１％を保っており、疲労特性が著しく良く
なっている。
％,電圧５Ｖのストレスパルス印加による分極反転に伴
う疲労特性を測定した結果、１０11サイクル後において
も初期値の９１％を保っており、疲労特性が著しく良く
なっている。
【００８１】また、上記下部電極４８,４９全体の最適
膜厚は１０００Åとなり、第１実施の形態における半導
体記憶装置の下部電極２８,２９,３０全体の最適膜厚１
３００Åよりも薄くでき、上記キャパシタ部の段差を小
さくしてフォトリソグラフィ工程での誤差を更に低減で
きる。また、本実施の形態によれば、上記強誘電体薄膜
５０のリーク電流特性を１桁程度向上できる。
膜厚は１０００Åとなり、第１実施の形態における半導
体記憶装置の下部電極２８,２９,３０全体の最適膜厚１
３００Åよりも薄くでき、上記キャパシタ部の段差を小
さくしてフォトリソグラフィ工程での誤差を更に低減で
きる。また、本実施の形態によれば、上記強誘電体薄膜
５０のリーク電流特性を１桁程度向上できる。
【００８２】このように、本実施の形態においては、上
記下部電極の成膜に際してはＰtＲhＯx膜/ＰtＲh膜の２
層に形成すればよいので、上記下部電極の成膜工程を簡
素化して第１実施の形態と同様の効果を得ることができ
る。
記下部電極の成膜に際してはＰtＲhＯx膜/ＰtＲh膜の２
層に形成すればよいので、上記下部電極の成膜工程を簡
素化して第１実施の形態と同様の効果を得ることができ
る。
【００８３】ここで、上記実施の形態における上記下部
電極形成後の酸素雰囲気中でアニーリングを省略すれ
ば、ＰtＲhＯx膜/ＰtＲh膜の２層から成る下部電極を得
ることができる。そして、以後、上記実施の形態と同様
にして、強誘電体薄膜,層間絶縁膜,下層の上部電極およ
び上層の上部電極を形成しても上記各実施の形態と同様
の効果が得られる半導体記憶装置を得ることができる。
電極形成後の酸素雰囲気中でアニーリングを省略すれ
ば、ＰtＲhＯx膜/ＰtＲh膜の２層から成る下部電極を得
ることができる。そして、以後、上記実施の形態と同様
にして、強誘電体薄膜,層間絶縁膜,下層の上部電極およ
び上層の上部電極を形成しても上記各実施の形態と同様
の効果が得られる半導体記憶装置を得ることができる。
【００８４】＜第３実施の形態＞第１実施の形態におい
てはキャパシタ部の下部電極をＰtＲhＯx膜,ＰtＲh膜,
ＰtＲhＯx膜の順で３層に形成しているのに対して、本
実施の形態においては、ＰtＲhＯx膜の１層に形成す
る。
てはキャパシタ部の下部電極をＰtＲhＯx膜,ＰtＲh膜,
ＰtＲhＯx膜の順で３層に形成しているのに対して、本
実施の形態においては、ＰtＲhＯx膜の１層に形成す
る。
【００８５】図５は、本実施の形態の半導体記憶装置に
おける断面図である。シリコン基板６１,ゲート電極６
２,ソース領域６３,ドレイン領域６４,ロコス酸化膜６
５,層間絶縁膜６６,ポリシリコンプラグ６７,強誘電体
薄膜６９および層間絶縁膜７０は、図１に示す半導体記
憶装置のシリコン基板２１,ゲート電極２２,ソース領域
２３,ドレイン領域２４,ロコス酸化膜２５,層間絶縁膜
２６,ポリシリコンプラグ２７,強誘電体薄膜３１および
層間絶縁膜３２と同じ構成を有している。
おける断面図である。シリコン基板６１,ゲート電極６
２,ソース領域６３,ドレイン領域６４,ロコス酸化膜６
５,層間絶縁膜６６,ポリシリコンプラグ６７,強誘電体
薄膜６９および層間絶縁膜７０は、図１に示す半導体記
憶装置のシリコン基板２１,ゲート電極２２,ソース領域
２３,ドレイン領域２４,ロコス酸化膜２５,層間絶縁膜
２６,ポリシリコンプラグ２７,強誘電体薄膜３１および
層間絶縁膜３２と同じ構成を有している。
【００８６】上記層間絶縁膜６６上におけるポリシリコ
ンプラグ６７の位置には、上記ＰtＲhＯx膜で成る下部
電極６８が形成されている。また、キャパシタ部の上部
にはＰtＲhＯx膜で成る上部電極７１が形成されてい
る。
ンプラグ６７の位置には、上記ＰtＲhＯx膜で成る下部
電極６８が形成されている。また、キャパシタ部の上部
にはＰtＲhＯx膜で成る上部電極７１が形成されてい
る。
【００８７】上記構成の半導体記憶装置は、次のような
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板６１上に、ロコス酸化
膜６５,ソース領域６３,ドレイン領域６４,ゲート電極
６２,層間絶縁膜６６およびポリシリコンプラグ６７を
順次形成する。
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板６１上に、ロコス酸化
膜６５,ソース領域６３,ドレイン領域６４,ゲート電極
６２,層間絶縁膜６６およびポリシリコンプラグ６７を
順次形成する。
【００８８】次に、上記ポリシリコンプラグ６７の直上
に、ＤＣマグネトロン反応性スパッタ法で膜厚５００Å
〜２０００Å(好ましくは１０００Å)のＰtＲhＯx膜を
成膜温度２５０℃で形成して、下部電極６８とする。こ
こで、上記下部電極６８となるＰtＲhＯx膜の膜厚を５
００Å以下にした場合には、後に強誘電体薄膜６９を成
膜する際の酸素ガス雰囲気がポリシリコンプラグ６７側
に透過してしまい、ポリシリコンが酸化されてＣＭＯＳ
部とキャパシタ部との良好なコンタクトが得られない。
一方、２０００Å以上の膜厚にすることはキャパシタ部
全体の膜厚を増加させることになって好ましくない。
尚、ＰtＲhＯx膜における酸素元素の全元素に対する含
有率は、第１実施の形態と同様の理由から２％〜３０％
とする。
に、ＤＣマグネトロン反応性スパッタ法で膜厚５００Å
〜２０００Å(好ましくは１０００Å)のＰtＲhＯx膜を
成膜温度２５０℃で形成して、下部電極６８とする。こ
こで、上記下部電極６８となるＰtＲhＯx膜の膜厚を５
００Å以下にした場合には、後に強誘電体薄膜６９を成
膜する際の酸素ガス雰囲気がポリシリコンプラグ６７側
に透過してしまい、ポリシリコンが酸化されてＣＭＯＳ
部とキャパシタ部との良好なコンタクトが得られない。
一方、２０００Å以上の膜厚にすることはキャパシタ部
全体の膜厚を増加させることになって好ましくない。
尚、ＰtＲhＯx膜における酸素元素の全元素に対する含
有率は、第１実施の形態と同様の理由から２％〜３０％
とする。
【００８９】次に、第１実施の形態と同様の手順で、上
記強誘電体薄膜６９を形成してアニール焼成を行い、層
間絶縁膜７０を形成して強誘電体薄膜６９へのコンタク
トホールを形成する。
記強誘電体薄膜６９を形成してアニール焼成を行い、層
間絶縁膜７０を形成して強誘電体薄膜６９へのコンタク
トホールを形成する。
【００９０】次に、上記キャパシタ部の上部に、ＤＣマ
グネトロン反応性スパッタ法で膜厚５００Å〜２０００
Å(好ましくは１０００Å)のＰtＲhＯx膜を成膜温度２
５０℃で形成して、上部電極７１とする。次に、上記上
部電極７１をドライエッチング法で加工して、最後に上
記ＣＭＯＳ部のソース領域６３からの引き出し電極を形
成する。
グネトロン反応性スパッタ法で膜厚５００Å〜２０００
Å(好ましくは１０００Å)のＰtＲhＯx膜を成膜温度２
５０℃で形成して、上部電極７１とする。次に、上記上
部電極７１をドライエッチング法で加工して、最後に上
記ＣＭＯＳ部のソース領域６３からの引き出し電極を形
成する。
【００９１】上述のようにして形成された半導体記憶装
置の強誘電体特性を第１,第２実施の形態と同様にして
求めた。その結果、Ｐr＝１３μＣ/cm2、Ｅc＝４５kＶ/
cmの対称なヒステリシスループが得られ、ポリシリコン
プラグ６７と下部電極６８との間に良好なコンタクトが
得られていることが実証された。また、周波数１００k
Ｈz,デューティ比５％,電圧５Ｖのストレスパルス印加
による分極反転に伴う疲労特性を測定した結果、１０11
サイクル後においても初期値の９７％を保っており、疲
労特性が著しく良い。また、上記下部電極６８の最適膜
厚は１０００Åとなり、第１実施の形態の場合よりも薄
くでき、上記キャパシタ部の段差を小さくしてフォトリ
ソグラフィ工程での誤差を低減できる。
置の強誘電体特性を第１,第２実施の形態と同様にして
求めた。その結果、Ｐr＝１３μＣ/cm2、Ｅc＝４５kＶ/
cmの対称なヒステリシスループが得られ、ポリシリコン
プラグ６７と下部電極６８との間に良好なコンタクトが
得られていることが実証された。また、周波数１００k
Ｈz,デューティ比５％,電圧５Ｖのストレスパルス印加
による分極反転に伴う疲労特性を測定した結果、１０11
サイクル後においても初期値の９７％を保っており、疲
労特性が著しく良い。また、上記下部電極６８の最適膜
厚は１０００Åとなり、第１実施の形態の場合よりも薄
くでき、上記キャパシタ部の段差を小さくしてフォトリ
ソグラフィ工程での誤差を低減できる。
【００９２】このように、本実施の形態においては、上
記下部電極の成膜に際してはＰtＲhＯx膜のみを形成す
ればよいので、上記下部電極の成膜工程を更に簡素化す
ることができる。
記下部電極の成膜に際してはＰtＲhＯx膜のみを形成す
ればよいので、上記下部電極の成膜工程を更に簡素化す
ることができる。
【００９３】＜第４実施の形態＞第１実施の形態におい
てはキャパシタ部の下部電極をＰtＲhＯx膜,ＰtＲh膜,
ＰtＲhＯx膜の順で３層に形成しているのに対して、本
実施の形態においては、ＰtＲh膜,ＰtＲhＯx膜,ＰtＲh
膜の順で３層に形成する。
てはキャパシタ部の下部電極をＰtＲhＯx膜,ＰtＲh膜,
ＰtＲhＯx膜の順で３層に形成しているのに対して、本
実施の形態においては、ＰtＲh膜,ＰtＲhＯx膜,ＰtＲh
膜の順で３層に形成する。
【００９４】図６は、本実施の形態の半導体記憶装置に
おける断面図である。シリコン基板８１,ゲート電極８
２,ソース領域８３,ドレイン領域８４,ロコス酸化膜８
５,層間絶縁膜８６,ポリシリコンプラグ８７,強誘電体
薄膜９１および層間絶縁膜９２は、図１に示す半導体記
憶装置のシリコン基板２１,ゲート電極２２,ソース領域
２３,ドレイン領域２４,ロコス酸化膜２５,層間絶縁膜
２６,ポリシリコンプラグ２７,強誘電体薄膜３１および
層間絶縁膜３２と同じ構成を有している。
おける断面図である。シリコン基板８１,ゲート電極８
２,ソース領域８３,ドレイン領域８４,ロコス酸化膜８
５,層間絶縁膜８６,ポリシリコンプラグ８７,強誘電体
薄膜９１および層間絶縁膜９２は、図１に示す半導体記
憶装置のシリコン基板２１,ゲート電極２２,ソース領域
２３,ドレイン領域２４,ロコス酸化膜２５,層間絶縁膜
２６,ポリシリコンプラグ２７,強誘電体薄膜３１および
層間絶縁膜３２と同じ構成を有している。
【００９５】上記層間絶縁膜８６上におけるポリシリコ
ンプラグ８７の位置には、上記ＰtＲh膜で成る最下層の
下部電極８８とＰtＲhＯx膜で成る中間層の下部電極８
９とＰtＲh膜で成る最上層の下部電極９０とが順次積層
されている。また、キャパシタ部の上部にはＰtＲh膜で
成る最下層の上部電極９３とＰtＲhＯx膜で成る中間層
の上部電極９４とＰtＲh膜で成る最上層の上部電極９５
とが順次積層されている。
ンプラグ８７の位置には、上記ＰtＲh膜で成る最下層の
下部電極８８とＰtＲhＯx膜で成る中間層の下部電極８
９とＰtＲh膜で成る最上層の下部電極９０とが順次積層
されている。また、キャパシタ部の上部にはＰtＲh膜で
成る最下層の上部電極９３とＰtＲhＯx膜で成る中間層
の上部電極９４とＰtＲh膜で成る最上層の上部電極９５
とが順次積層されている。
【００９６】上記構成の半導体記憶装置は、次のような
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板８１上に、ロコス酸化
膜８５,ソース領域８３,ドレイン領域８４,ゲート電極
８２,層間絶縁膜８６およびポリシリコンプラグ８７を
順次形成する。
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板８１上に、ロコス酸化
膜８５,ソース領域８３,ドレイン領域８４,ゲート電極
８２,層間絶縁膜８６およびポリシリコンプラグ８７を
順次形成する。
【００９７】次に、上記ポリシリコンプラグ８７の直上
に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１０
００Å(好ましくは２００Å)のＰtＲh膜を成膜温度２５
０℃で形成して、最下層の下部電極８８とする。更にそ
の上に、ＤＣマグネトロン反応性スパッタ法で膜厚１０
０Å〜８００Å(好ましくは８００Å)のＰtＲhＯx膜を
成膜温度２５０℃で形成して、中間層の下部電極８９と
する。更にその上に、ＤＣマグネトロンスパッタ法で膜
厚２００Å〜５００Å(好ましくは３００Å)のＰtＲh膜
を成膜温度２５０℃で形成して、最上層の下部電極９０
とする。尚、３層の下部電極８８,８９,９０は、アルゴ
ンと酸素の流量比を変えて連続的に成膜する。
に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１０
００Å(好ましくは２００Å)のＰtＲh膜を成膜温度２５
０℃で形成して、最下層の下部電極８８とする。更にそ
の上に、ＤＣマグネトロン反応性スパッタ法で膜厚１０
０Å〜８００Å(好ましくは８００Å)のＰtＲhＯx膜を
成膜温度２５０℃で形成して、中間層の下部電極８９と
する。更にその上に、ＤＣマグネトロンスパッタ法で膜
厚２００Å〜５００Å(好ましくは３００Å)のＰtＲh膜
を成膜温度２５０℃で形成して、最上層の下部電極９０
とする。尚、３層の下部電極８８,８９,９０は、アルゴ
ンと酸素の流量比を変えて連続的に成膜する。
【００９８】本実施の形態のごとく、上記ポリシリコン
プラグ８７の直上にＰtＲhメタルを形成することによっ
て、ポリシリコンプラグ８７と下部電極８８との密着性
が向上し、後に強誘電体薄膜９１に対する熱処理プロセ
スによって上層のＰtＲhＯx膜からポリシリコンプラグ
８７側へ酸素が拡散されるのがブロックされて、ポリシ
リコンプラグ８７表面の酸化が防止される。
プラグ８７の直上にＰtＲhメタルを形成することによっ
て、ポリシリコンプラグ８７と下部電極８８との密着性
が向上し、後に強誘電体薄膜９１に対する熱処理プロセ
スによって上層のＰtＲhＯx膜からポリシリコンプラグ
８７側へ酸素が拡散されるのがブロックされて、ポリシ
リコンプラグ８７表面の酸化が防止される。
【００９９】ここで、上記最下層の下部電極８８となる
ＰtＲh膜の膜厚を１００Å以下にした場合には、ポリシ
リコンプラグ８７との高い密着性を得ることができな
い。一方、１０００Å以上の膜厚にすることはキャパシ
タ部が厚くなって好ましくはない。また、上記中間層の
下部電極８９となるＰtＲhＯx膜の膜厚を１００Å以下
にした場合には、強誘電体薄膜９１の成膜時に酸素雰囲
気がポリシリコンプラグ８７側に透過することを防止で
きない。一方、８００Å以上の膜厚にすることはキャパ
シタ部が厚くなって好ましくない。また、上記最上層の
下部電極９０となるＰtＲh膜の膜厚を２００Å以下にし
た場合には、強誘電体薄膜９１のリーク電流特性が低下
する。一方、５００Å以上の膜厚にすることはキャパシ
タ部が厚くなって好ましくない。
ＰtＲh膜の膜厚を１００Å以下にした場合には、ポリシ
リコンプラグ８７との高い密着性を得ることができな
い。一方、１０００Å以上の膜厚にすることはキャパシ
タ部が厚くなって好ましくはない。また、上記中間層の
下部電極８９となるＰtＲhＯx膜の膜厚を１００Å以下
にした場合には、強誘電体薄膜９１の成膜時に酸素雰囲
気がポリシリコンプラグ８７側に透過することを防止で
きない。一方、８００Å以上の膜厚にすることはキャパ
シタ部が厚くなって好ましくない。また、上記最上層の
下部電極９０となるＰtＲh膜の膜厚を２００Å以下にし
た場合には、強誘電体薄膜９１のリーク電流特性が低下
する。一方、５００Å以上の膜厚にすることはキャパシ
タ部が厚くなって好ましくない。
【０１００】次に、第１実施の形態と同様の手順で、上
記強誘電体薄膜９１を形成してアニール焼成を行い、層
間絶縁膜９２を形成して強誘電体薄膜９１へのコンタク
トホールを形成する。
記強誘電体薄膜９１を形成してアニール焼成を行い、層
間絶縁膜９２を形成して強誘電体薄膜９１へのコンタク
トホールを形成する。
【０１０１】次に、上記キャパシタ部の上部に、ＤＣマ
グネトロンスパッタ法で膜厚２００Å〜５００Å(好ま
しくは３００Å)のＰtＲh膜を成膜温度２５０℃で形成
して、最下層の上部電極９３とする。更にその上に、Ｄ
Ｃマグネトロン反応性スパッタ法で膜厚１００Å〜８０
０Å(好ましくは８００Å)のＰtＲhＯx膜を成膜温度２
５０℃で形成して、中間層の上部電極９４とする。更に
その上に、ＤＣマグネトロンスパッタ法で膜厚１００Å
〜１０００Å(好ましくは２００Å)のＰtＲh膜を成膜温
度２５０℃で形成して、最上層の上部電極９５とする。
次に、上記上部電極９３,９４,９５をドライエッチング
法で加工して、最後に上記ＣＭＯＳ部のソース領域８３
からの引き出し電極を形成する。
グネトロンスパッタ法で膜厚２００Å〜５００Å(好ま
しくは３００Å)のＰtＲh膜を成膜温度２５０℃で形成
して、最下層の上部電極９３とする。更にその上に、Ｄ
Ｃマグネトロン反応性スパッタ法で膜厚１００Å〜８０
０Å(好ましくは８００Å)のＰtＲhＯx膜を成膜温度２
５０℃で形成して、中間層の上部電極９４とする。更に
その上に、ＤＣマグネトロンスパッタ法で膜厚１００Å
〜１０００Å(好ましくは２００Å)のＰtＲh膜を成膜温
度２５０℃で形成して、最上層の上部電極９５とする。
次に、上記上部電極９３,９４,９５をドライエッチング
法で加工して、最後に上記ＣＭＯＳ部のソース領域８３
からの引き出し電極を形成する。
【０１０２】上述のようにして形成された半導体記憶装
置の強誘電体特性を上述のようにして求めた。その結
果、Ｐr＝１０μＣ/cm2、Ｅc＝３５kＶ/cmの対称なヒス
テリシスループが得られ、ポリシリコンプラグ８７と下
部電極８８,８９,９０との間に良好なコンタクトが得ら
れていることが実証された。また、周波数１００kＨz,
デューティ比５％,電圧５Ｖのストレスパルス印加によ
る分極反転に伴う疲労特性を測定した結果、１０11サイ
クル後においても初期値の９１％を保っており、疲労特
性が著しく良い。また、上記下部電極８８,８９,９０の
最適膜厚は１３００Åとなり、下部電極とポリシリコン
プラグとの間にバリアメタルを介在させた従来の半導体
記憶装置の場合よりもキャパシタ部の段差を小さくし
て、フォトリソグラフィ工程での精度誤差を低減でき
る。
置の強誘電体特性を上述のようにして求めた。その結
果、Ｐr＝１０μＣ/cm2、Ｅc＝３５kＶ/cmの対称なヒス
テリシスループが得られ、ポリシリコンプラグ８７と下
部電極８８,８９,９０との間に良好なコンタクトが得ら
れていることが実証された。また、周波数１００kＨz,
デューティ比５％,電圧５Ｖのストレスパルス印加によ
る分極反転に伴う疲労特性を測定した結果、１０11サイ
クル後においても初期値の９１％を保っており、疲労特
性が著しく良い。また、上記下部電極８８,８９,９０の
最適膜厚は１３００Åとなり、下部電極とポリシリコン
プラグとの間にバリアメタルを介在させた従来の半導体
記憶装置の場合よりもキャパシタ部の段差を小さくし
て、フォトリソグラフィ工程での精度誤差を低減でき
る。
【０１０３】このように、本実施の形態においては、上
記ポリシリコンプラグ８７の直上に形成される下部電極
を、ＰtＲh膜/ＰtＲhＯx膜/ＰtＲh膜の３層に形成して
いるので、強誘電体薄膜９１の成膜時にポリシリコンプ
ラグ８７側へ透過しようとする酸素雰囲気がＰtＲhＯx
膜によってブロックされる。したがって、ポリシリコン
プラグ２７表面の酸化が防止されて、キャパシタ部とＣ
ＭＯＳ部との良好なコンタクトが得られる。その結果、
従来の半導体記憶装置のようなＴiＮのバリアメタルを
必要とはせず、キャパシタ部の段差を小さくすることが
できる。
記ポリシリコンプラグ８７の直上に形成される下部電極
を、ＰtＲh膜/ＰtＲhＯx膜/ＰtＲh膜の３層に形成して
いるので、強誘電体薄膜９１の成膜時にポリシリコンプ
ラグ８７側へ透過しようとする酸素雰囲気がＰtＲhＯx
膜によってブロックされる。したがって、ポリシリコン
プラグ２７表面の酸化が防止されて、キャパシタ部とＣ
ＭＯＳ部との良好なコンタクトが得られる。その結果、
従来の半導体記憶装置のようなＴiＮのバリアメタルを
必要とはせず、キャパシタ部の段差を小さくすることが
できる。
【０１０４】さらに、上記ポリシリコンプラグ８７の直
上にＰtＲh膜を形成しているので、ポリシリコンプラグ
８７と下部電極８８との密着性が向上して、強誘電体薄
膜９１に対する熱処理の際に上層のＰtＲhＯx膜からポ
リシリコンプラグ８７側への酸素の拡散を防止できる。
したがって、更に、キャパシタ部とＣＭＯＳ部とのコン
タクト性を向上できる。
上にＰtＲh膜を形成しているので、ポリシリコンプラグ
８７と下部電極８８との密着性が向上して、強誘電体薄
膜９１に対する熱処理の際に上層のＰtＲhＯx膜からポ
リシリコンプラグ８７側への酸素の拡散を防止できる。
したがって、更に、キャパシタ部とＣＭＯＳ部とのコン
タクト性を向上できる。
【０１０５】＜第５実施の形態＞第４実施の形態におい
てはキャパシタ部の下部電極をＰtＲh膜,ＰtＲhＯx膜,
ＰtＲh膜の順で３層に形成しているのに対して、本実施
の形態においては、ＰtＲh膜,ＰtＲhＯx膜の順で２層に
形成する。
てはキャパシタ部の下部電極をＰtＲh膜,ＰtＲhＯx膜,
ＰtＲh膜の順で３層に形成しているのに対して、本実施
の形態においては、ＰtＲh膜,ＰtＲhＯx膜の順で２層に
形成する。
【０１０６】図７は、本実施の形態の半導体記憶装置に
おける断面図である。シリコン基板１０１,ゲート電極
１０２,ソース領域１０３,ドレイン領域１０４,ロコス
酸化膜１０５,層間絶縁膜１０６,ポリシリコンプラグ１
０７,強誘電体薄膜１１０および層間絶縁膜１１１は、
図１に示す半導体記憶装置のシリコン基板２１,ゲート
電極２２,ソース領域２３,ドレイン領域２４,ロコス酸
化膜２５,層間絶縁膜２６,ポリシリコンプラグ２７,強
誘電体薄膜３１および層間絶縁膜３２と同じ構成を有し
ている。
おける断面図である。シリコン基板１０１,ゲート電極
１０２,ソース領域１０３,ドレイン領域１０４,ロコス
酸化膜１０５,層間絶縁膜１０６,ポリシリコンプラグ１
０７,強誘電体薄膜１１０および層間絶縁膜１１１は、
図１に示す半導体記憶装置のシリコン基板２１,ゲート
電極２２,ソース領域２３,ドレイン領域２４,ロコス酸
化膜２５,層間絶縁膜２６,ポリシリコンプラグ２７,強
誘電体薄膜３１および層間絶縁膜３２と同じ構成を有し
ている。
【０１０７】上記層間絶縁膜１０６上におけるポリシリ
コンプラグ１０７の位置には、上記ＰtＲh膜で成る下層
の下部電極１０８とＰtＲhＯx膜で成る上層の下部電極
１０９とが順次積層されている。また、キャパシタ部の
上部にはＰtＲhＯx膜で成る下層の上部電極１１２とＰt
Ｒh膜で成る上層の上部電極１１３とが順次積層されて
いる。
コンプラグ１０７の位置には、上記ＰtＲh膜で成る下層
の下部電極１０８とＰtＲhＯx膜で成る上層の下部電極
１０９とが順次積層されている。また、キャパシタ部の
上部にはＰtＲhＯx膜で成る下層の上部電極１１２とＰt
Ｒh膜で成る上層の上部電極１１３とが順次積層されて
いる。
【０１０８】上記構成の半導体記憶装置は、次のような
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板１０１上に、ロコス酸
化膜１０５,ソース領域１０３,ドレイン領域１０４,ゲ
ート電極１０２,層間絶縁膜１０６およびポリシリコン
プラグ１０７を順次形成する。
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板１０１上に、ロコス酸
化膜１０５,ソース領域１０３,ドレイン領域１０４,ゲ
ート電極１０２,層間絶縁膜１０６およびポリシリコン
プラグ１０７を順次形成する。
【０１０９】次に、上記ポリシリコンプラグ１０７の直
上に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１
０００Å(好ましくは２００Å)のＰtＲh膜を成膜温度２
５０℃で形成して、下層の下部電極１０８とする。更に
その上に、ＤＣマグネトロン反応性スパッタ法で膜厚１
００Å〜８００Å(好ましくは８００Å)のＰtＲhＯｘ膜
を成膜温度２５０℃で形成して、上層の下部電極１０９
とする。尚、２層の下部電極１０８，１０９は、アルゴ
ンと酸素の流量比を変えて連続的に成膜する。また、上
述のＰtＲh膜およびＰtＲhＯx膜の膜厚制限の理由は、
第４実施の形態の場合と同様である。
上に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１
０００Å(好ましくは２００Å)のＰtＲh膜を成膜温度２
５０℃で形成して、下層の下部電極１０８とする。更に
その上に、ＤＣマグネトロン反応性スパッタ法で膜厚１
００Å〜８００Å(好ましくは８００Å)のＰtＲhＯｘ膜
を成膜温度２５０℃で形成して、上層の下部電極１０９
とする。尚、２層の下部電極１０８，１０９は、アルゴ
ンと酸素の流量比を変えて連続的に成膜する。また、上
述のＰtＲh膜およびＰtＲhＯx膜の膜厚制限の理由は、
第４実施の形態の場合と同様である。
【０１１０】本実施の形態の場合も、第４実施の形態の
場合と同様に上記ポリシリコンプラグ１０７の直上にＰ
tＲhメタルを形成しているので、強誘電体薄膜１１０に
対する熱処理プロセスによるＰtＲhＯx膜からポリシリ
コンプラグ１０７側への酸素の拡散をブロックできる。
場合と同様に上記ポリシリコンプラグ１０７の直上にＰ
tＲhメタルを形成しているので、強誘電体薄膜１１０に
対する熱処理プロセスによるＰtＲhＯx膜からポリシリ
コンプラグ１０７側への酸素の拡散をブロックできる。
【０１１１】次に、第１実施の形態と同様の手順で、上
記強誘電体薄膜１１０を形成してアニール焼成を行い、
層間絶縁膜１１１を形成して強誘電体薄膜１１０へのコ
ンタクトホールを形成する。
記強誘電体薄膜１１０を形成してアニール焼成を行い、
層間絶縁膜１１１を形成して強誘電体薄膜１１０へのコ
ンタクトホールを形成する。
【０１１２】次に、上記キャパシタ部の上部に、ＤＣマ
グネトロン反応性スパッタ法で膜厚１００Å〜８００Å
(好ましくは８００Å)のＰtＲhＯx膜を成膜温度２５０
℃で形成して、下層の上部電極１１２とする。更にその
上に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１
０００Å(好ましくは２００Å)のＰtＲh膜を成膜温度２
５０℃で形成して、上層の上部電極１１３とする。次
に、上記上部電極１１２,１１３をドライエッチング法
で加工して、最後に上記ＣＭＯＳ部のソース領域１０３
からの引き出し電極を形成する。
グネトロン反応性スパッタ法で膜厚１００Å〜８００Å
(好ましくは８００Å)のＰtＲhＯx膜を成膜温度２５０
℃で形成して、下層の上部電極１１２とする。更にその
上に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１
０００Å(好ましくは２００Å)のＰtＲh膜を成膜温度２
５０℃で形成して、上層の上部電極１１３とする。次
に、上記上部電極１１２,１１３をドライエッチング法
で加工して、最後に上記ＣＭＯＳ部のソース領域１０３
からの引き出し電極を形成する。
【０１１３】上述のようにして形成された半導体記憶装
置の強誘電体特性を上述のようにして求めた。その結
果、Ｐr＝１３μＣ/cm2、Ｅc＝４０kＶ/cmの対称なヒス
テリシスループが得られ、ポリシリコンプラグ１０７と
下部電極１０８,１０９との間に良好なコンタクトが得
られていることが実証された。また、周波数１００kＨ
z,デューティ比５％,電圧５Ｖのストレスパルス印加に
よる分極反転に伴う疲労特性を測定した結果、１０11サ
イクル後においても初期値の９７％を保っており、疲労
特性が著しく良い。また、上記下部電極１０８,１０９
の最適膜厚は１０００Åとなり、下部電極とポリシリコ
ンプラグとの間にバリアメタルを介在させた従来の半導
体記憶装置の場合よりもキャパシタ部の段差を小さくし
て、フォトリソグラフィ工程での誤差を低減できる。
置の強誘電体特性を上述のようにして求めた。その結
果、Ｐr＝１３μＣ/cm2、Ｅc＝４０kＶ/cmの対称なヒス
テリシスループが得られ、ポリシリコンプラグ１０７と
下部電極１０８,１０９との間に良好なコンタクトが得
られていることが実証された。また、周波数１００kＨ
z,デューティ比５％,電圧５Ｖのストレスパルス印加に
よる分極反転に伴う疲労特性を測定した結果、１０11サ
イクル後においても初期値の９７％を保っており、疲労
特性が著しく良い。また、上記下部電極１０８,１０９
の最適膜厚は１０００Åとなり、下部電極とポリシリコ
ンプラグとの間にバリアメタルを介在させた従来の半導
体記憶装置の場合よりもキャパシタ部の段差を小さくし
て、フォトリソグラフィ工程での誤差を低減できる。
【０１１４】このように、本実施の形態においては、上
記下部電極の成膜に際してはＰtＲh膜/ＰtＲhＯx膜の２
層に形成すればよいので、上記下部電極の成膜工程を簡
素化することができる。
記下部電極の成膜に際してはＰtＲh膜/ＰtＲhＯx膜の２
層に形成すればよいので、上記下部電極の成膜工程を簡
素化することができる。
【０１１５】＜第６実施の形態＞第５実施の形態におけ
るＰtＲhＯx膜,ＰtＲh膜の２層から成る下部電極は、本
実施の形態のような方法によっても形成できる。
るＰtＲhＯx膜,ＰtＲh膜の２層から成る下部電極は、本
実施の形態のような方法によっても形成できる。
【０１１６】図８は、本実施の形態の半導体記憶装置に
おける断面図である。シリコン基板１２１,ゲート電極
１２２,ソース領域１２３,ドレイン領域１２４,ロコス
酸化膜１２５,層間絶縁膜１２６,ポリシリコンプラグ１
２７,強誘電体薄膜１３０および層間絶縁膜１３１は、
図１に示す半導体記憶装置のシリコン基板２１,ゲート
電極２２,ソース領域２３,ドレイン領域２４,ロコス酸
化膜２５,層間絶縁膜２６,ポリシリコンプラグ２７,強
誘電体薄膜３１および層間絶縁膜３２と同じ構成を有し
ている。
おける断面図である。シリコン基板１２１,ゲート電極
１２２,ソース領域１２３,ドレイン領域１２４,ロコス
酸化膜１２５,層間絶縁膜１２６,ポリシリコンプラグ１
２７,強誘電体薄膜１３０および層間絶縁膜１３１は、
図１に示す半導体記憶装置のシリコン基板２１,ゲート
電極２２,ソース領域２３,ドレイン領域２４,ロコス酸
化膜２５,層間絶縁膜２６,ポリシリコンプラグ２７,強
誘電体薄膜３１および層間絶縁膜３２と同じ構成を有し
ている。
【０１１７】本実施の形態における半導体記憶装置の形
成は、次のような手順によって行われる。すなわち、第
１実施の形態と同様の手順で、Ｐ型シリコン基板１２１
上に、ロコス酸化膜１２５,ソース領域１２３,ドレイン
領域１２４,ゲート電極１２２,層間絶縁膜１２６および
ポリシリコンプラグ１２７を順次形成する。
成は、次のような手順によって行われる。すなわち、第
１実施の形態と同様の手順で、Ｐ型シリコン基板１２１
上に、ロコス酸化膜１２５,ソース領域１２３,ドレイン
領域１２４,ゲート電極１２２,層間絶縁膜１２６および
ポリシリコンプラグ１２７を順次形成する。
【０１１８】次に、上記ポリシリコンプラグ１２７の直
上に、ＤＣマグネトロンスパッタ法で膜厚５００Å〜２
０００Å(好ましくは１０００Å)のＰtＲh膜を成膜温度
２５０℃で形成して、下部電極１２８とする。その後、
上記下部電極１２８を、５５０℃の酸素雰囲気中で１０
分間アニールする。こうして、酸素雰囲気中でアニール
することによって下部電極１２８であるＰtＲh膜の表面
が酸化されてＰtＲhＯxの層１２９が形成される。尚、
この場合のアニール温度も、第２実施の形態の場合と同
様の理由から、４００℃〜７００℃の範囲内がよい。ま
た、下部電極１２８となるＰtＲh膜の膜厚を５００Å以
下にした場合には、最適なＰtＲhＯxの層１２９や、ポ
リシリコンプラグ１２７との高い密着性や、強誘電体薄
膜１３０の良好なリーク電流特性を得ることができな
い。一方、２０００Å以上の膜厚にすることはキャパシ
タ部が厚くなって好ましくない。
上に、ＤＣマグネトロンスパッタ法で膜厚５００Å〜２
０００Å(好ましくは１０００Å)のＰtＲh膜を成膜温度
２５０℃で形成して、下部電極１２８とする。その後、
上記下部電極１２８を、５５０℃の酸素雰囲気中で１０
分間アニールする。こうして、酸素雰囲気中でアニール
することによって下部電極１２８であるＰtＲh膜の表面
が酸化されてＰtＲhＯxの層１２９が形成される。尚、
この場合のアニール温度も、第２実施の形態の場合と同
様の理由から、４００℃〜７００℃の範囲内がよい。ま
た、下部電極１２８となるＰtＲh膜の膜厚を５００Å以
下にした場合には、最適なＰtＲhＯxの層１２９や、ポ
リシリコンプラグ１２７との高い密着性や、強誘電体薄
膜１３０の良好なリーク電流特性を得ることができな
い。一方、２０００Å以上の膜厚にすることはキャパシ
タ部が厚くなって好ましくない。
【０１１９】ところで、上記ポリシリコンプラグ１２７
の直上に形成される下部電極をＰt単体で形成した場合
には、強誘電体薄膜１３０の熱処理プロセス後にポリシ
リコンとＰtとが反応してシリサイドが形成される。そ
うすると、シリサイドの表面が透過した酸素ガス雰囲気
で酸化されて酸化シリコンがＰt表面に形成される。そ
の結果、ポリシリコンプラグ１２７と下部電極との良好
なコンタクトが得られないことになる。ところが、本実
施の形態のごとく下部電極１２８をＰtＲh膜で形成すれ
ば、酸素アニールすることによって下部電極１２８の表
面にはＰtＲhＯxの層１２９が形成されるので、強誘電
体薄膜１３０の成膜時にポリシリコンプラグ１２７側に
透過しようとする酸素ガス雰囲気がブロックされる。し
たがって、ポリシリコンの酸化が防止されて、下部電極
１２８とポリシリコンプラグ１２７との良好なコンタク
トが得られるのである。
の直上に形成される下部電極をＰt単体で形成した場合
には、強誘電体薄膜１３０の熱処理プロセス後にポリシ
リコンとＰtとが反応してシリサイドが形成される。そ
うすると、シリサイドの表面が透過した酸素ガス雰囲気
で酸化されて酸化シリコンがＰt表面に形成される。そ
の結果、ポリシリコンプラグ１２７と下部電極との良好
なコンタクトが得られないことになる。ところが、本実
施の形態のごとく下部電極１２８をＰtＲh膜で形成すれ
ば、酸素アニールすることによって下部電極１２８の表
面にはＰtＲhＯxの層１２９が形成されるので、強誘電
体薄膜１３０の成膜時にポリシリコンプラグ１２７側に
透過しようとする酸素ガス雰囲気がブロックされる。し
たがって、ポリシリコンの酸化が防止されて、下部電極
１２８とポリシリコンプラグ１２７との良好なコンタク
トが得られるのである。
【０１２０】次に、第１実施の形態と同様の手順で、上
記強誘電体薄膜１３０を形成してアニール焼成を行い、
層間絶縁膜１３１を形成して強誘電体薄膜１３０へのコ
ンタクトホールを形成する。
記強誘電体薄膜１３０を形成してアニール焼成を行い、
層間絶縁膜１３１を形成して強誘電体薄膜１３０へのコ
ンタクトホールを形成する。
【０１２１】次に、上記キャパシタ部の上部に、ＤＣマ
グネトロンスパッタ法で膜厚５００Å〜２０００Å(好
ましくは１０００Å)のＰtＲh膜を成膜温度２５０℃で
形成して、上部電極１３２とする。次に、上記上部電極
１３２をドライエッチング法で加工して、最後に上記Ｃ
ＭＯＳ部のソース領域１２３からの引き出し電極を形成
する。
グネトロンスパッタ法で膜厚５００Å〜２０００Å(好
ましくは１０００Å)のＰtＲh膜を成膜温度２５０℃で
形成して、上部電極１３２とする。次に、上記上部電極
１３２をドライエッチング法で加工して、最後に上記Ｃ
ＭＯＳ部のソース領域１２３からの引き出し電極を形成
する。
【０１２２】上述のようにして形成された半導体記憶装
置の強誘電体特性を上述のようにして求めた。その結
果、Ｐr＝１０μＣ/cm2、Ｅc＝３５kＶ/cmの対称なヒス
テリシスループが得られ、ポリシリコンプラグ１２７と
下部電極１２８,１２９との間に良好なコンタクトが得
られていることが実証された。また、周波数１００kＨ
z,デューティ比５％,電圧５Ｖのストレスパルス印加に
よる分極反転に伴う疲労特性を測定した結果、１０11サ
イクル後においても初期値の９１％を保っており、疲労
特性が著しく良い。また、上記下部電極１２８,１２９
の最適膜厚は１０００Åとなり、下部電極とポリシリコ
ンプラグとの間にバリアメタルを介在させた従来の半導
体記憶装置の場合よりもキャパシタ部の段差を小さくし
て、フォトリソグラフィ工程での誤差を低減できる。
置の強誘電体特性を上述のようにして求めた。その結
果、Ｐr＝１０μＣ/cm2、Ｅc＝３５kＶ/cmの対称なヒス
テリシスループが得られ、ポリシリコンプラグ１２７と
下部電極１２８,１２９との間に良好なコンタクトが得
られていることが実証された。また、周波数１００kＨ
z,デューティ比５％,電圧５Ｖのストレスパルス印加に
よる分極反転に伴う疲労特性を測定した結果、１０11サ
イクル後においても初期値の９１％を保っており、疲労
特性が著しく良い。また、上記下部電極１２８,１２９
の最適膜厚は１０００Åとなり、下部電極とポリシリコ
ンプラグとの間にバリアメタルを介在させた従来の半導
体記憶装置の場合よりもキャパシタ部の段差を小さくし
て、フォトリソグラフィ工程での誤差を低減できる。
【０１２３】このように、本実施の形態においては、上
記下部電極の成膜に際してはＰtＲh膜のみを形成すれば
よいので、上記下部電極の成膜工程を更に簡素化でき
る。
記下部電極の成膜に際してはＰtＲh膜のみを形成すれば
よいので、上記下部電極の成膜工程を更に簡素化でき
る。
【０１２４】＜第７実施の形態＞第４実施の形態におい
てはキャパシタ部の下部電極をＰtＲh膜,ＰtＲhＯx膜,
ＰtＲh膜の順で３層に形成しているのに対して、本実施
の形態においては、Ｐt膜,ＰtＲhＯx膜,Ｐt膜の順で３
層に形成する。
てはキャパシタ部の下部電極をＰtＲh膜,ＰtＲhＯx膜,
ＰtＲh膜の順で３層に形成しているのに対して、本実施
の形態においては、Ｐt膜,ＰtＲhＯx膜,Ｐt膜の順で３
層に形成する。
【０１２５】図９は、本実施の形態の半導体記憶装置に
おける断面図である。シリコン基板１４１,ゲート電極
１４２,ソース領域１４３,ドレイン領域１４４,ロコス
酸化膜１４５,層間絶縁膜１４６,ポリシリコンプラグ１
４７,強誘電体薄膜１５１および層間絶縁膜１５２は、
図１に示す半導体記憶装置のシリコン基板２１,ゲート
電極２２,ソース領域２３,ドレイン領域２４,ロコス酸
化膜２５,層間絶縁膜２６,ポリシリコンプラグ２７,強
誘電体薄膜３１および層間絶縁膜３２と同じ構成を有し
ている。
おける断面図である。シリコン基板１４１,ゲート電極
１４２,ソース領域１４３,ドレイン領域１４４,ロコス
酸化膜１４５,層間絶縁膜１４６,ポリシリコンプラグ１
４７,強誘電体薄膜１５１および層間絶縁膜１５２は、
図１に示す半導体記憶装置のシリコン基板２１,ゲート
電極２２,ソース領域２３,ドレイン領域２４,ロコス酸
化膜２５,層間絶縁膜２６,ポリシリコンプラグ２７,強
誘電体薄膜３１および層間絶縁膜３２と同じ構成を有し
ている。
【０１２６】上記層間絶縁膜１４６上におけるポリシリ
コンプラグ１４７の位置には、上記Ｐt膜で成る最下層
の下部電極１４８とＰtＲhＯx膜で成る中間層の下部電
極１４９とＰt膜で成る最上層の下部電極１５０とが順
次積層されている。また、キャパシタ部の上部にはＰt
膜で成る最下層の上部電極１５３とＰtＲhＯx膜で成る
中間層の上部電極１５４とＰt膜で成る最上層の上部電
極１５５とが順次積層されている。
コンプラグ１４７の位置には、上記Ｐt膜で成る最下層
の下部電極１４８とＰtＲhＯx膜で成る中間層の下部電
極１４９とＰt膜で成る最上層の下部電極１５０とが順
次積層されている。また、キャパシタ部の上部にはＰt
膜で成る最下層の上部電極１５３とＰtＲhＯx膜で成る
中間層の上部電極１５４とＰt膜で成る最上層の上部電
極１５５とが順次積層されている。
【０１２７】上記構成の半導体記憶装置は、次のような
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板１４１上に、ロコス酸
化膜１４５,ソース領域１４３,ドレイン領域１４４,ゲ
ート電極１４２,層間絶縁膜１４６およびポリシリコン
プラグ１４７を順次形成する。
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板１４１上に、ロコス酸
化膜１４５,ソース領域１４３,ドレイン領域１４４,ゲ
ート電極１４２,層間絶縁膜１４６およびポリシリコン
プラグ１４７を順次形成する。
【０１２８】次に、上記ポリシリコンプラグ１４７の直
上に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１
０００Å(好ましくは２００Å)のＰt膜を成膜温度２５
０℃で形成して、最下層の下部電極１４８とする。更に
その上に、ＤＣマグネトロン反応性スパッタ法で膜厚１
００Å〜８００Å(好ましくは８００Å)のＰtＲhＯx膜
を成膜温度２５０℃で形成して、中間層の下部電極１４
９とする。更にその上に、ＤＣマグネトロンスパッタ法
で膜厚２００Å〜５００Å(好ましくは３００Å)のＰt
膜を成膜温度２５０℃で形成して、最上層の下部電極１
５０とする。
上に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１
０００Å(好ましくは２００Å)のＰt膜を成膜温度２５
０℃で形成して、最下層の下部電極１４８とする。更に
その上に、ＤＣマグネトロン反応性スパッタ法で膜厚１
００Å〜８００Å(好ましくは８００Å)のＰtＲhＯx膜
を成膜温度２５０℃で形成して、中間層の下部電極１４
９とする。更にその上に、ＤＣマグネトロンスパッタ法
で膜厚２００Å〜５００Å(好ましくは３００Å)のＰt
膜を成膜温度２５０℃で形成して、最上層の下部電極１
５０とする。
【０１２９】このように、上記ポリシリコンプラグ１４
７の直上にＰtメタルを形成しているので、ポリシリコ
ンプラグ１４７と下部電極１４８との密着性が向上す
る。また上層にＰtＲhＯx膜が形成されているために、
強誘電体薄膜１５１に対する熱処理プロセスによるポリ
シリコンプラグ１４７側への酸素の拡散をブロックでき
る。したがって、ポリシリコンプラグ１４７の酸化を防
止してポリシリコンプラグ１４７と下部電極１４８,１
４９,１５０とのコンタクトを良好にできる。
７の直上にＰtメタルを形成しているので、ポリシリコ
ンプラグ１４７と下部電極１４８との密着性が向上す
る。また上層にＰtＲhＯx膜が形成されているために、
強誘電体薄膜１５１に対する熱処理プロセスによるポリ
シリコンプラグ１４７側への酸素の拡散をブロックでき
る。したがって、ポリシリコンプラグ１４７の酸化を防
止してポリシリコンプラグ１４７と下部電極１４８,１
４９,１５０とのコンタクトを良好にできる。
【０１３０】ここで、上記最下層の下部電極１４８とな
るＰt膜の膜厚を１００Å以下にした場合には、ポリシ
リコンプラグ１４７との高い密着性を得ることができな
い。一方、１０００Å以上の膜厚にすることはキャパシ
タ部が厚くなって好ましくない。また、上記中間層の下
部電極１４９となるＰtＲhＯx膜の膜厚を１００Å以下
にした場合には、強誘電体薄膜１５１の成膜時に酸素雰
囲気がポリシリコンプラグ１４７側に透過することを防
止できない。一方、８００Å以上の膜厚にすることはキ
ャパシタ部が厚くなって好ましくない。また、上記最上
層の下部電極１５０となるＰt膜の膜厚を２００Å以下
にした場合には、強誘電体薄膜１５１のリーク電流特性
が低下する。一方、５００Å以上の膜厚にすることはキ
ャパシタ部が厚くなって好ましくない。
るＰt膜の膜厚を１００Å以下にした場合には、ポリシ
リコンプラグ１４７との高い密着性を得ることができな
い。一方、１０００Å以上の膜厚にすることはキャパシ
タ部が厚くなって好ましくない。また、上記中間層の下
部電極１４９となるＰtＲhＯx膜の膜厚を１００Å以下
にした場合には、強誘電体薄膜１５１の成膜時に酸素雰
囲気がポリシリコンプラグ１４７側に透過することを防
止できない。一方、８００Å以上の膜厚にすることはキ
ャパシタ部が厚くなって好ましくない。また、上記最上
層の下部電極１５０となるＰt膜の膜厚を２００Å以下
にした場合には、強誘電体薄膜１５１のリーク電流特性
が低下する。一方、５００Å以上の膜厚にすることはキ
ャパシタ部が厚くなって好ましくない。
【０１３１】次に、第１実施の形態と同様の手順で、上
記強誘電体薄膜１５１を形成してアニール焼成を行い、
層間絶縁膜１５２を形成して強誘電体薄膜１５１へのコ
ンタクトホールを形成する。
記強誘電体薄膜１５１を形成してアニール焼成を行い、
層間絶縁膜１５２を形成して強誘電体薄膜１５１へのコ
ンタクトホールを形成する。
【０１３２】次に、上記キャパシタ部の上部に、ＤＣマ
グネトロンスパッタ法で膜厚２００Å〜５００Å(好ま
しくは３００Å)のＰt膜を成膜温度２５０℃で形成し
て、最上層の上部電極１５３とする。更にその上に、Ｄ
Ｃマグネトロン反応性スパッタ法で膜厚１００Å〜８０
０Å(好ましくは８００Å)のＰtＲhＯx膜を成膜温度２
５０℃で形成して、中間層の上部電極１５４とする。更
にその上に、ＤＣマグネトロンスパッタ法で膜厚１００
Å〜１０００Å（好ましくは２００Å)のＰt膜を成膜温
度２５０℃で形成して、最上層の上部電極１５５とす
る。次に、上記上部電極１５３,１５４,１５５をドライ
エッチング法で加工して、最後に上記ＣＭＯＳ部のソー
ス領域１４３からの引き出し電極を形成する。
グネトロンスパッタ法で膜厚２００Å〜５００Å(好ま
しくは３００Å)のＰt膜を成膜温度２５０℃で形成し
て、最上層の上部電極１５３とする。更にその上に、Ｄ
Ｃマグネトロン反応性スパッタ法で膜厚１００Å〜８０
０Å(好ましくは８００Å)のＰtＲhＯx膜を成膜温度２
５０℃で形成して、中間層の上部電極１５４とする。更
にその上に、ＤＣマグネトロンスパッタ法で膜厚１００
Å〜１０００Å（好ましくは２００Å)のＰt膜を成膜温
度２５０℃で形成して、最上層の上部電極１５５とす
る。次に、上記上部電極１５３,１５４,１５５をドライ
エッチング法で加工して、最後に上記ＣＭＯＳ部のソー
ス領域１４３からの引き出し電極を形成する。
【０１３３】上述のようにして形成された半導体記憶装
置の強誘電体特性を上述のようにして求めた。その結
果、Ｐr＝１４μＣ/cm2、Ｅc＝３５kＶ/cmの対称なヒス
テリシスループが得られ、ポリシリコンプラグ１４７と
下部電極１４８,１４９,１５０との間に良好なコンタク
トが得られていることが実証された。また、周波数１０
０kＨz,デューティ比５％,電圧５Ｖのストレスパルス印
加による分極反転に伴う疲労特性を測定した結果、１０
11サイクル後においても初期値の８８％を保っており、
疲労特性が著しく良い。また、上記下部電極１４８,１
４９,１５０の最適膜厚は１３００Åとなり、下部電極
とポリシリコンプラグとの間にバリアメタルを介在させ
た従来の半導体記憶装置の場合よりもキャパシタ部の段
差を小さくして、フォトリソグラフィ工程での誤差を低
減できる。
置の強誘電体特性を上述のようにして求めた。その結
果、Ｐr＝１４μＣ/cm2、Ｅc＝３５kＶ/cmの対称なヒス
テリシスループが得られ、ポリシリコンプラグ１４７と
下部電極１４８,１４９,１５０との間に良好なコンタク
トが得られていることが実証された。また、周波数１０
０kＨz,デューティ比５％,電圧５Ｖのストレスパルス印
加による分極反転に伴う疲労特性を測定した結果、１０
11サイクル後においても初期値の８８％を保っており、
疲労特性が著しく良い。また、上記下部電極１４８,１
４９,１５０の最適膜厚は１３００Åとなり、下部電極
とポリシリコンプラグとの間にバリアメタルを介在させ
た従来の半導体記憶装置の場合よりもキャパシタ部の段
差を小さくして、フォトリソグラフィ工程での誤差を低
減できる。
【０１３４】このように、本実施の形態においては、上
記ポリシリコンプラグ１４７の直上に形成される下部電
極をＰt膜/ＰtＲhＯx膜/Ｐt膜の３層に形成しているの
で、強誘電体薄膜１５１の成膜時にポリシリコンプラグ
１４７側へ透過しようとする酸素雰囲気が、ＰtＲhＯx
膜によってブロックされる。したがって、ポリシリコン
プラグ１４７表面の酸化が防止されて、キャパシタ部と
ＣＭＯＳ部との良好なコンタクトが得られる。その結
果、従来の半導体記憶装置のようなＴiＮのバリアメタ
ルを必要とはせず、キャパシタ部の段差を小さくするこ
とができる。
記ポリシリコンプラグ１４７の直上に形成される下部電
極をＰt膜/ＰtＲhＯx膜/Ｐt膜の３層に形成しているの
で、強誘電体薄膜１５１の成膜時にポリシリコンプラグ
１４７側へ透過しようとする酸素雰囲気が、ＰtＲhＯx
膜によってブロックされる。したがって、ポリシリコン
プラグ１４７表面の酸化が防止されて、キャパシタ部と
ＣＭＯＳ部との良好なコンタクトが得られる。その結
果、従来の半導体記憶装置のようなＴiＮのバリアメタ
ルを必要とはせず、キャパシタ部の段差を小さくするこ
とができる。
【０１３５】さらに、上記ポリシリコンプラグ１４７の
直上にＰt膜を形成しているので、ポリシリコンプラグ
１４７と下部電極１４８との密着性が向上する。また上
層にＰtＲhＯx膜が形成されているため、強誘電体薄膜
１５１に対する熱処理の際にポリシリコンプラグ１４７
側への酸素の拡散を防止できる。したがって、更に、キ
ャパシタ部とＣＭＯＳ部とのコンタクト性を向上でき
る。
直上にＰt膜を形成しているので、ポリシリコンプラグ
１４７と下部電極１４８との密着性が向上する。また上
層にＰtＲhＯx膜が形成されているため、強誘電体薄膜
１５１に対する熱処理の際にポリシリコンプラグ１４７
側への酸素の拡散を防止できる。したがって、更に、キ
ャパシタ部とＣＭＯＳ部とのコンタクト性を向上でき
る。
【０１３６】＜第８実施の形態＞第７実施の形態におい
てはキャパシタ部の下部電極をＰt膜,ＰtＲhＯx膜,Ｐt
膜の順で３層に形成しているのに対して、本実施の形態
においては、Ｐt膜,ＰtRhＯx膜の順で２層に形成する。
てはキャパシタ部の下部電極をＰt膜,ＰtＲhＯx膜,Ｐt
膜の順で３層に形成しているのに対して、本実施の形態
においては、Ｐt膜,ＰtRhＯx膜の順で２層に形成する。
【０１３７】図１０は、本実施の形態の半導体記憶装置
における断面図である。シリコン基板１６１,ゲート電
極１６２,ソース領域１６３,ドレイン領域１６４,ロコ
ス酸化膜１６５,層間絶縁膜１６６,ポリシリコンプラグ
１６７,強誘電体薄膜１７０および層間絶縁膜１７１
は、図１に示す半導体記憶装置のシリコン基板２１,ゲ
ート電極２２,ソース領域２３,ドレイン領域２４,ロコ
ス酸化膜２５,層間絶縁膜２６,ポリシリコンプラグ２
７,強誘電体薄膜３１および層間絶縁膜３２と同じ構成
を有している。
における断面図である。シリコン基板１６１,ゲート電
極１６２,ソース領域１６３,ドレイン領域１６４,ロコ
ス酸化膜１６５,層間絶縁膜１６６,ポリシリコンプラグ
１６７,強誘電体薄膜１７０および層間絶縁膜１７１
は、図１に示す半導体記憶装置のシリコン基板２１,ゲ
ート電極２２,ソース領域２３,ドレイン領域２４,ロコ
ス酸化膜２５,層間絶縁膜２６,ポリシリコンプラグ２
７,強誘電体薄膜３１および層間絶縁膜３２と同じ構成
を有している。
【０１３８】上記層間絶縁膜１６６上におけるポリシリ
コンプラグ１６７の位置には、Ｐt膜で成る下層の下部
電極１６８とＰtＲhＯx膜で成る上層の下部電極１６９
とが順次積層されている。また、キャパシタ部の上部に
はＰtＲhＯx膜で成る下層の上部電極１７２とＰt膜で成
る上層の上部電極１７３とが順次積層されている。
コンプラグ１６７の位置には、Ｐt膜で成る下層の下部
電極１６８とＰtＲhＯx膜で成る上層の下部電極１６９
とが順次積層されている。また、キャパシタ部の上部に
はＰtＲhＯx膜で成る下層の上部電極１７２とＰt膜で成
る上層の上部電極１７３とが順次積層されている。
【０１３９】上記構成の半導体記憶装置は、次のような
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板１６１上に、ロコス酸
化膜１６５,ソース領域１６３,ドレイン領域１６４,ゲ
ート電極１６２,層間絶縁膜１６６およびポリシリコン
プラグ１６７を順次形成する。
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板１６１上に、ロコス酸
化膜１６５,ソース領域１６３,ドレイン領域１６４,ゲ
ート電極１６２,層間絶縁膜１６６およびポリシリコン
プラグ１６７を順次形成する。
【０１４０】次に、上記ポリシリコンプラグ１６７の直
上に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１
０００Å(好ましくは２００Å)のＰt膜を成膜温度２５
０℃で形成して、下層の下部電極１６８とする。更にそ
の上に、ＤＣマグネトロン反応性スパッタ法で膜厚１０
０Å〜８００Å(好ましくは８００Å)のＰtＲhＯx膜を
成膜温度２５０℃で形成して、上層の下部電極１６９と
する。尚、上記Ｐt膜およびＰtＲhＯx膜の膜厚制限の理
由は、第７実施の形態の場合と同様である。本実施の形
態の場合にも、上記ポリシリコンプラグ１６７の直上に
Ｐtメタルを形成しているので、ポリシリコンプラグ１
６７と下部電極１６８との密着性が向上する。また、上
層にＰtＲhＯx膜が形成されているため、強誘電体薄膜
１７０に対する熱処理プロセスによるポリシリコンプラ
グ１６７側への酸素の拡散をブロックできる。
上に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１
０００Å(好ましくは２００Å)のＰt膜を成膜温度２５
０℃で形成して、下層の下部電極１６８とする。更にそ
の上に、ＤＣマグネトロン反応性スパッタ法で膜厚１０
０Å〜８００Å(好ましくは８００Å)のＰtＲhＯx膜を
成膜温度２５０℃で形成して、上層の下部電極１６９と
する。尚、上記Ｐt膜およびＰtＲhＯx膜の膜厚制限の理
由は、第７実施の形態の場合と同様である。本実施の形
態の場合にも、上記ポリシリコンプラグ１６７の直上に
Ｐtメタルを形成しているので、ポリシリコンプラグ１
６７と下部電極１６８との密着性が向上する。また、上
層にＰtＲhＯx膜が形成されているため、強誘電体薄膜
１７０に対する熱処理プロセスによるポリシリコンプラ
グ１６７側への酸素の拡散をブロックできる。
【０１４１】次に、第１実施の形態と同様の手順で、上
記強誘電体薄膜１７０を形成してアニール焼成を行い、
層間絶縁膜１７１を形成して強誘電体薄膜１７０へのコ
ンタクトホールを形成する。
記強誘電体薄膜１７０を形成してアニール焼成を行い、
層間絶縁膜１７１を形成して強誘電体薄膜１７０へのコ
ンタクトホールを形成する。
【０１４２】次に、上記キャパシタ部の上部に、ＤＣマ
グネトロン反応性スパッタ法で膜厚１００Å〜８００Å
(好ましくは８００Å)のＰtＲhＯx膜を成膜温度２５０
℃で形成して、下層の上部電極１７２とする。更にその
上に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１
０００Å(好ましくは２００Å)のＰt膜を成膜温度２５
０℃で形成して、上層の上部電極１７３とする。次に、
上記上部電極１７２,１７３をドライエッチング法で加
工して、最後に上記ＣＭＯＳ部のソース領域１６３から
の引き出し電極を形成する。
グネトロン反応性スパッタ法で膜厚１００Å〜８００Å
(好ましくは８００Å)のＰtＲhＯx膜を成膜温度２５０
℃で形成して、下層の上部電極１７２とする。更にその
上に、ＤＣマグネトロンスパッタ法で膜厚１００Å〜１
０００Å(好ましくは２００Å)のＰt膜を成膜温度２５
０℃で形成して、上層の上部電極１７３とする。次に、
上記上部電極１７２,１７３をドライエッチング法で加
工して、最後に上記ＣＭＯＳ部のソース領域１６３から
の引き出し電極を形成する。
【０１４３】上述のようにして形成された半導体記憶装
置の強誘電体特性を上述のようにして求めた。その結
果、Ｐr＝１３μＣ/cm2、Ｅc＝４１kＶ/cmの対称なヒス
テリシスループが得られ、ポリシリコンプラグ１６７と
下部電極１６８,１６９との間に良好なコンタクトが得
られていることが実証された。また、周波数１００kＨ
z,デューティ比５％,電圧５Ｖのストレスパルス印加に
よる分極反転に伴う疲労特性を測定した結果、１０11サ
イクル後においても初期値の９７％を保っており、疲労
特性が著しく良い。また、上記下部電極１６８,１６９
の最適膜厚は１０００Åとなり、下部電極とポリシリコ
ンプラグとの間にバリアメタルを介在させた従来の半導
体記憶装置の場合よりもキャパシタ部の段差を小さくし
て、フォトリソグラフィ工程での誤差を低減できる。
置の強誘電体特性を上述のようにして求めた。その結
果、Ｐr＝１３μＣ/cm2、Ｅc＝４１kＶ/cmの対称なヒス
テリシスループが得られ、ポリシリコンプラグ１６７と
下部電極１６８,１６９との間に良好なコンタクトが得
られていることが実証された。また、周波数１００kＨ
z,デューティ比５％,電圧５Ｖのストレスパルス印加に
よる分極反転に伴う疲労特性を測定した結果、１０11サ
イクル後においても初期値の９７％を保っており、疲労
特性が著しく良い。また、上記下部電極１６８,１６９
の最適膜厚は１０００Åとなり、下部電極とポリシリコ
ンプラグとの間にバリアメタルを介在させた従来の半導
体記憶装置の場合よりもキャパシタ部の段差を小さくし
て、フォトリソグラフィ工程での誤差を低減できる。
【０１４４】このように、本実施の形態においては、上
記下部電極の成膜に際してはＰt膜/ＰtＲhＯx膜の２層
を形成すればよいので、上記下部電極の成膜工程を簡素
化できる。
記下部電極の成膜に際してはＰt膜/ＰtＲhＯx膜の２層
を形成すればよいので、上記下部電極の成膜工程を簡素
化できる。
【０１４５】＜第９実施の形態＞第１実施の形態〜第８
実施の形態においては、上記キャパシタ部として強誘電
体であるＰＺＴを用いているのに対して、本実施の形態
においては、高誘電体である(Ｂa,Ｓr)ＴiＯ3を用い
る。
実施の形態においては、上記キャパシタ部として強誘電
体であるＰＺＴを用いているのに対して、本実施の形態
においては、高誘電体である(Ｂa,Ｓr)ＴiＯ3を用い
る。
【０１４６】図１１は、本実施の形態の半導体記憶装置
における断面図である。シリコン基板１８１,ゲート電
極１８２,ソース領域１８３,ドレイン領域１８４,ロコ
ス酸化膜１８５,層間絶縁膜１８６,ポリシリコンプラグ
１８７,下部電極１８８〜１９０,層間絶縁膜１９２およ
び上部電極１９３〜１９５は、図１に示す半導体記憶装
置のシリコン基板２１,ゲート電極２２,ソース領域２
３,ドレイン領域２４,ロコス酸化膜２５,層間絶縁膜２
６,ポリシリコンプラグ２７,下部電極２８〜３０,層間
絶縁膜３２および上部電極３３〜３５と同じ構成を有し
ている。また、上記最上層の上部電極１９０上には、
(Ｂa,Ｓr)ＴiＯ3膜で成る高誘電体薄膜１９１が形成さ
れて、キャパシタ部が形成されている。
における断面図である。シリコン基板１８１,ゲート電
極１８２,ソース領域１８３,ドレイン領域１８４,ロコ
ス酸化膜１８５,層間絶縁膜１８６,ポリシリコンプラグ
１８７,下部電極１８８〜１９０,層間絶縁膜１９２およ
び上部電極１９３〜１９５は、図１に示す半導体記憶装
置のシリコン基板２１,ゲート電極２２,ソース領域２
３,ドレイン領域２４,ロコス酸化膜２５,層間絶縁膜２
６,ポリシリコンプラグ２７,下部電極２８〜３０,層間
絶縁膜３２および上部電極３３〜３５と同じ構成を有し
ている。また、上記最上層の上部電極１９０上には、
(Ｂa,Ｓr)ＴiＯ3膜で成る高誘電体薄膜１９１が形成さ
れて、キャパシタ部が形成されている。
【０１４７】上記構成の半導体記憶装置は、次のような
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板１８１上に、ロコス酸
化膜１８５,ソース領域１８３,ドレイン領域１８４,ゲ
ート電極１８２,層間絶縁膜１８６,ポリシリコンプラグ
１８７および下部電極１８８〜１９０を順次形成する。
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板１８１上に、ロコス酸
化膜１８５,ソース領域１８３,ドレイン領域１８４,ゲ
ート電極１８２,層間絶縁膜１８６,ポリシリコンプラグ
１８７および下部電極１８８〜１９０を順次形成する。
【０１４８】次に、上記最上層の下部電極１９０上に、
(Ｂa,Ｓr)ＴiＯ3の焼結体をターゲットとしたスパッタ
リング法によって、基板温度４５０℃で、(Ｂa,Ｓr)Ｔi
Ｏ3膜を膜厚２０００Åで成膜して、高誘電体薄膜１９
１とする。
(Ｂa,Ｓr)ＴiＯ3の焼結体をターゲットとしたスパッタ
リング法によって、基板温度４５０℃で、(Ｂa,Ｓr)Ｔi
Ｏ3膜を膜厚２０００Åで成膜して、高誘電体薄膜１９
１とする。
【０１４９】次に、第１実施の形態と同様の手順で、上
記層間絶縁膜１９２を形成して高誘電体薄膜１９１への
コンタクトホールを形成し、更に上部電極１９３〜１９
５を形成する。そして、上部電極１９３〜１９５をドラ
イエッチング法で加工して、最後に上記ＣＭＯＳ部のソ
ース領域１８３からの引き出し電極を形成する。
記層間絶縁膜１９２を形成して高誘電体薄膜１９１への
コンタクトホールを形成し、更に上部電極１９３〜１９
５を形成する。そして、上部電極１９３〜１９５をドラ
イエッチング法で加工して、最後に上記ＣＭＯＳ部のソ
ース領域１８３からの引き出し電極を形成する。
【０１５０】図１２は、上述のようにして形成された半
導体記憶装置の高誘電体薄膜１９１の静電容量の周波数
依存性を示す。キャパシタ面積は０.０９mm2である。図
１２より、周波数１０2Ｈz〜１０6Ｈzの範囲において静
電容量値は一定であり、その値は約４.５nＦであること
が分かる。また、図１３には、上記高誘電体薄膜１９１
の漏れ電流密度の電圧依存性を示す。図１３より、印加
電圧２Ｖでの漏れ電流密度は１０-6Ａ/cm2台であり、低
リーク電流特性を有することが判明した。以上のことに
より、良好な電気特性が得られ、ポリシリコンプラグ１
８７と下部電極１８８〜１９０との間に良好なコンタク
トが得られていることが実証された。
導体記憶装置の高誘電体薄膜１９１の静電容量の周波数
依存性を示す。キャパシタ面積は０.０９mm2である。図
１２より、周波数１０2Ｈz〜１０6Ｈzの範囲において静
電容量値は一定であり、その値は約４.５nＦであること
が分かる。また、図１３には、上記高誘電体薄膜１９１
の漏れ電流密度の電圧依存性を示す。図１３より、印加
電圧２Ｖでの漏れ電流密度は１０-6Ａ/cm2台であり、低
リーク電流特性を有することが判明した。以上のことに
より、良好な電気特性が得られ、ポリシリコンプラグ１
８７と下部電極１８８〜１９０との間に良好なコンタク
トが得られていることが実証された。
【０１５１】また、上記下部電極１８８〜１９０の最適
膜厚は１３００Åとなり、下部電極とポリシリコンプラ
グとの間にバリアメタルを介在させた従来の半導体記憶
装置の場合よりもキャパシタ部の段差を小さくして、フ
ォトリソグラフィ工程での精度誤差を低減できる。
膜厚は１３００Åとなり、下部電極とポリシリコンプラ
グとの間にバリアメタルを介在させた従来の半導体記憶
装置の場合よりもキャパシタ部の段差を小さくして、フ
ォトリソグラフィ工程での精度誤差を低減できる。
【０１５２】上記各実施の形態においては、キャパシタ
部の上部電極を下部電極と同様に、ＰtＲh膜とＰtＲhＯ
x膜の組み合わせ、ＰtＲhＯx膜単独、ＰtＲh膜単独、Ｐ
t膜とＰtＲhＯx膜の組み合わせによって形成している。
しかしながら、膜厚１０００ÅのＰt膜のみで形成して
も、上記各実施の形態と同様の効果が得られる。
部の上部電極を下部電極と同様に、ＰtＲh膜とＰtＲhＯ
x膜の組み合わせ、ＰtＲhＯx膜単独、ＰtＲh膜単独、Ｐ
t膜とＰtＲhＯx膜の組み合わせによって形成している。
しかしながら、膜厚１０００ÅのＰt膜のみで形成して
も、上記各実施の形態と同様の効果が得られる。
【０１５３】また、上記各実施の形態において、キャパ
シタ部の下部電極を形成した後に、４００℃〜７００℃
(好ましくは５５０℃)の窒素雰囲気中で熱処理すること
によって、下部電極の結晶性が向上して、上部に形成さ
れる強誘電体薄膜あるいは高誘電体薄膜のリーク電流を
小さくすることができる。その際に、熱処理温度を４０
０℃以下にした場合には、下部電極の結晶性は向上しな
い。一方、熱処理温度を７００℃以上にした場合には、
下部電極の表面の平坦性が損なわれる。
シタ部の下部電極を形成した後に、４００℃〜７００℃
(好ましくは５５０℃)の窒素雰囲気中で熱処理すること
によって、下部電極の結晶性が向上して、上部に形成さ
れる強誘電体薄膜あるいは高誘電体薄膜のリーク電流を
小さくすることができる。その際に、熱処理温度を４０
０℃以下にした場合には、下部電極の結晶性は向上しな
い。一方、熱処理温度を７００℃以上にした場合には、
下部電極の表面の平坦性が損なわれる。
【０１５４】また、第４実施の形態あるいは第７実施の
形態において、第２,第６実施の形態の場合と同様に、
下部電極形成後に酸素雰囲気中でアニーリングを行っ
て、最上層の下部電極であるＰtＲh膜あるいはＰt膜の
表面を酸化してＰtＯxあるいはＰtＲhＯxの膜を形成し
ても良い。
形態において、第２,第６実施の形態の場合と同様に、
下部電極形成後に酸素雰囲気中でアニーリングを行っ
て、最上層の下部電極であるＰtＲh膜あるいはＰt膜の
表面を酸化してＰtＯxあるいはＰtＲhＯxの膜を形成し
ても良い。
【０１５５】ところで、第４実施の形態〜第８実施の形
態においては、上記ポリシリコンプラグの直上の最下層
の下部電極としてＰtＲh膜あるいはＰt膜を形成してい
る。こうして、ポリシリコンプラグの直上にポリシリコ
ンとの反応性が高いＰtあるいはＰt合金を形成すること
によって、上記ポリシリコンプラグと下部電極との密着
性をよくし、上記強誘電体薄膜に対する熱処理時に下部
電極を構成するＰtＲhＯx膜からの酸素拡散によってポ
リシリコンプラグの表面が酸化されるのを防止してい
る。
態においては、上記ポリシリコンプラグの直上の最下層
の下部電極としてＰtＲh膜あるいはＰt膜を形成してい
る。こうして、ポリシリコンプラグの直上にポリシリコ
ンとの反応性が高いＰtあるいはＰt合金を形成すること
によって、上記ポリシリコンプラグと下部電極との密着
性をよくし、上記強誘電体薄膜に対する熱処理時に下部
電極を構成するＰtＲhＯx膜からの酸素拡散によってポ
リシリコンプラグの表面が酸化されるのを防止してい
る。
【０１５６】ところが、上記最下層の下部電極としての
ＰtＲh膜あるいはＰt膜中のＰtとポリシリコンとの反応
性が高いために、最下層の下部電極の形成時やその後の
熱処理工程においてシリサイド化等の反応を起こしま
う。そのために、上記下部電極の成膜温度を最適温度よ
りもかなり低い２５０℃に設定する必要があり、膜質の
よい下部電極を得ることができない。したがって、ポリ
シリコンプラグと上記下部電極とのコンタクト抵抗が不
安定もしくは高くなるという問題がある。そこで、以下
の実施の形態においては、Ｐtとの反応性がシリコン(Ｓ
i)よりも低いタングステン(Ｗ)で上記プラグを形成する
ことによって、上述の問題を回避するのである。
ＰtＲh膜あるいはＰt膜中のＰtとポリシリコンとの反応
性が高いために、最下層の下部電極の形成時やその後の
熱処理工程においてシリサイド化等の反応を起こしま
う。そのために、上記下部電極の成膜温度を最適温度よ
りもかなり低い２５０℃に設定する必要があり、膜質の
よい下部電極を得ることができない。したがって、ポリ
シリコンプラグと上記下部電極とのコンタクト抵抗が不
安定もしくは高くなるという問題がある。そこで、以下
の実施の形態においては、Ｐtとの反応性がシリコン(Ｓ
i)よりも低いタングステン(Ｗ)で上記プラグを形成する
ことによって、上述の問題を回避するのである。
【０１５７】＜第１０実施の形態＞図１４は、本実施の
形態の半導体記憶装置における断面図である。シリコン
基板２０１,ゲート電極２０２,ソース領域２０３,ドレ
イン領域２０４,ロコス酸化膜２０５,層間絶縁膜２０
６,強誘電体薄膜２１０および層間絶縁膜２１２は、図
１に示す半導体記憶装置のシリコン基板２１,ゲート電
極２２,ソース領域２３,ドレイン領域２４,ロコス酸化
膜２５,層間絶縁膜２６,強誘電体薄膜３１および層間絶
縁膜３２と同じ構成を有している。
形態の半導体記憶装置における断面図である。シリコン
基板２０１,ゲート電極２０２,ソース領域２０３,ドレ
イン領域２０４,ロコス酸化膜２０５,層間絶縁膜２０
６,強誘電体薄膜２１０および層間絶縁膜２１２は、図
１に示す半導体記憶装置のシリコン基板２１,ゲート電
極２２,ソース領域２３,ドレイン領域２４,ロコス酸化
膜２５,層間絶縁膜２６,強誘電体薄膜３１および層間絶
縁膜３２と同じ構成を有している。
【０１５８】上記層間絶縁膜２０６には、上記ＣＭＯＳ
部のドレイン領域２０４と上記キャパシタ部とを接続す
るためのタングステンプラグ２０７が形成されている。
そして、層間絶縁膜２０６上におけるタングステンプラ
グ２０７の位置には、ＰtＲh膜で成る下層の下部電極２
０８とＰtＲhＯx膜で成る上層の下部電極２０９とが順
次積層されている。また、キャパシタ部の上部にはＰt
膜で成る上部電極２１３が積層されている。
部のドレイン領域２０４と上記キャパシタ部とを接続す
るためのタングステンプラグ２０７が形成されている。
そして、層間絶縁膜２０６上におけるタングステンプラ
グ２０７の位置には、ＰtＲh膜で成る下層の下部電極２
０８とＰtＲhＯx膜で成る上層の下部電極２０９とが順
次積層されている。また、キャパシタ部の上部にはＰt
膜で成る上部電極２１３が積層されている。
【０１５９】また、上記下部電極２０８,２０９および
強誘電体薄膜２１０の壁と層間絶縁膜２１２との間、強
誘電体薄膜２１０の上面と層間絶縁膜２１２との間、及
び、層間絶縁膜２０６と層間絶縁膜２１２との間には、
強誘電体薄膜２１０の拡散およびシリサイド反応の防止
のための酸化チタン膜２１１が形成されている。尚、２
１４は絶縁膜として形成されたシリコン酸化膜であり、
２１５はソース領域２０３とのコンタクトを取るために
形成されたアルミニウムの引き出し電極である。
強誘電体薄膜２１０の壁と層間絶縁膜２１２との間、強
誘電体薄膜２１０の上面と層間絶縁膜２１２との間、及
び、層間絶縁膜２０６と層間絶縁膜２１２との間には、
強誘電体薄膜２１０の拡散およびシリサイド反応の防止
のための酸化チタン膜２１１が形成されている。尚、２
１４は絶縁膜として形成されたシリコン酸化膜であり、
２１５はソース領域２０３とのコンタクトを取るために
形成されたアルミニウムの引き出し電極である。
【０１６０】上記構成の半導体記憶装置は、次のような
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板２０１上に、ロコス酸
化膜２０５,ソース領域２０３,ドレイン領域２０４,ゲ
ート電極２０２および層間絶縁膜２０６を順次形成す
る。
手順によって形成される。すなわち、第１実施の形態と
同様の手順で、Ｐ型シリコン基板２０１上に、ロコス酸
化膜２０５,ソース領域２０３,ドレイン領域２０４,ゲ
ート電極２０２および層間絶縁膜２０６を順次形成す
る。
【０１６１】次に、フォトリソグラフィ法とドライエッ
チング法とによって層間絶縁膜２０６に直径０.５μｍ
のコンタクトホールを形成し、このコンタクトホールに
ＣＶＤ法でタングステンを埋め込む。そうした後、ＣＭ
Ｐ法によって表面を平坦化してタングステンプラグ２０
７を形成する。
チング法とによって層間絶縁膜２０６に直径０.５μｍ
のコンタクトホールを形成し、このコンタクトホールに
ＣＶＤ法でタングステンを埋め込む。そうした後、ＣＭ
Ｐ法によって表面を平坦化してタングステンプラグ２０
７を形成する。
【０１６２】次に、上記タングステンプラグ２０７の直
上に、ＤＣマグネトロンスパッタ法で膜厚７００ÅのＰ
tＲh膜を成膜温度４５０℃で形成して、下層の下部電極
２０８とする。更にその上に、ＤＣマグネトロン反応性
スパッタ法で膜厚３００ÅのＰtＲhＯx膜を成膜温度４
５０℃で形成して、上層の下部電極２０９とする。この
ように、本実施の形態においては、上記Ｐtとの反応性
がＳiよりも低いＷで上記プラグを形成しているため
に、下部電極２０８,２０９の成膜温度を最適な温度に
設定可能となる。そこで、本実施の形態では、下部電極
２０８,２０９の成膜温度を４５０℃にして良好な膜質
を得、タングステンプラグ２０７と下部電極２０８,２
０９とのコンタクト抵抗を低く安定した値にするのであ
る。
上に、ＤＣマグネトロンスパッタ法で膜厚７００ÅのＰ
tＲh膜を成膜温度４５０℃で形成して、下層の下部電極
２０８とする。更にその上に、ＤＣマグネトロン反応性
スパッタ法で膜厚３００ÅのＰtＲhＯx膜を成膜温度４
５０℃で形成して、上層の下部電極２０９とする。この
ように、本実施の形態においては、上記Ｐtとの反応性
がＳiよりも低いＷで上記プラグを形成しているため
に、下部電極２０８,２０９の成膜温度を最適な温度に
設定可能となる。そこで、本実施の形態では、下部電極
２０８,２０９の成膜温度を４５０℃にして良好な膜質
を得、タングステンプラグ２０７と下部電極２０８,２
０９とのコンタクト抵抗を低く安定した値にするのであ
る。
【０１６３】ここで、上記下層の下部電極２０８として
のＰtＲh膜の膜厚は、後に上にＰtＲhＯx膜を成膜する
際に酸素がＰtＲh膜を通してタングステンプラグ２０７
の表面が酸化されるのを防止するためには２００Å以上
必要である。また、上層の下部電極２０９としてのＰt
ＲhＯx膜の膜厚は、強誘電体薄膜２１０の成膜時に酸素
雰囲気がタングステンプラグ２０７側に透過するのを防
止するためには３００Å以上必要である。また、下部電
極全体の膜厚は、後に微細加工を行うことを考慮に入れ
て２０００Å以下にする必要がある。したがって、Ｐt
Ｒh膜２０８およびＰtＲhＯx膜２０９の膜厚の最大値
は、夫々７００Åおよび３００Å以上であって両者の合
計値が２０００Å以下となるような値となる。
のＰtＲh膜の膜厚は、後に上にＰtＲhＯx膜を成膜する
際に酸素がＰtＲh膜を通してタングステンプラグ２０７
の表面が酸化されるのを防止するためには２００Å以上
必要である。また、上層の下部電極２０９としてのＰt
ＲhＯx膜の膜厚は、強誘電体薄膜２１０の成膜時に酸素
雰囲気がタングステンプラグ２０７側に透過するのを防
止するためには３００Å以上必要である。また、下部電
極全体の膜厚は、後に微細加工を行うことを考慮に入れ
て２０００Å以下にする必要がある。したがって、Ｐt
Ｒh膜２０８およびＰtＲhＯx膜２０９の膜厚の最大値
は、夫々７００Åおよび３００Å以上であって両者の合
計値が２０００Å以下となるような値となる。
【０１６４】尚、形成された上記ＰtＲh膜２０８の元素
組成比は、Ｐt：Ｒh＝８０：２０である。また、ＰtＲh
Ｏx膜２０９の元素組成比は、Ｐt：Ｒh：Ｏ＝７０：１
５：１５である。また、下部電極２０８,２０９の成膜
は、アルゴンと酸素のガス流量比をＡr：Ｏ＝２：１と
して反応室内の気圧が１０ｍＴorrになるように、全ガ
ス流量を調整しながら行う。
組成比は、Ｐt：Ｒh＝８０：２０である。また、ＰtＲh
Ｏx膜２０９の元素組成比は、Ｐt：Ｒh：Ｏ＝７０：１
５：１５である。また、下部電極２０８,２０９の成膜
は、アルゴンと酸素のガス流量比をＡr：Ｏ＝２：１と
して反応室内の気圧が１０ｍＴorrになるように、全ガ
ス流量を調整しながら行う。
【０１６５】ここで、上記ＰtＲh膜２０８におけるＲh
元素の含有率が８０％を越えると、（１１１)を主ピー
クとするＰtの結晶性が悪くなって、上層に形成される
強誘電体薄膜２１０としてのＰＺＴ膜が結晶し難くな
る。また、形成されたＰＺＴ膜のキャパシタリーク電流
も増加する。そこで、Ｒh元素の含有率を８０％以下に
する必要がある。また、上記ＰtＲhＯx膜２０９におけ
るＲh元素の全元素に対する含有率が１０％より小さい
場合は、熱処理時における酸素のブロックを十分に行う
ことができない。さらに、酸素元素の含有率が４０％以
上になると、膜の結晶性とモフォロジーが悪化してＰＺ
Ｔ膜２１０を充分結晶化できない。また、強誘電体薄膜
２１０に対して分局反転を繰り返すと強誘電体薄膜２１
０における上層の下部電極２０９の近傍に酸素空乏が生
じて強誘電性を示さなくなるため、酸素元素の含有率が
５％以下になると、ＰtＲhＯx膜２０９と強誘電体薄膜
２１０との膜間における酸素のストックの効果が減少し
てしまう。
元素の含有率が８０％を越えると、（１１１)を主ピー
クとするＰtの結晶性が悪くなって、上層に形成される
強誘電体薄膜２１０としてのＰＺＴ膜が結晶し難くな
る。また、形成されたＰＺＴ膜のキャパシタリーク電流
も増加する。そこで、Ｒh元素の含有率を８０％以下に
する必要がある。また、上記ＰtＲhＯx膜２０９におけ
るＲh元素の全元素に対する含有率が１０％より小さい
場合は、熱処理時における酸素のブロックを十分に行う
ことができない。さらに、酸素元素の含有率が４０％以
上になると、膜の結晶性とモフォロジーが悪化してＰＺ
Ｔ膜２１０を充分結晶化できない。また、強誘電体薄膜
２１０に対して分局反転を繰り返すと強誘電体薄膜２１
０における上層の下部電極２０９の近傍に酸素空乏が生
じて強誘電性を示さなくなるため、酸素元素の含有率が
５％以下になると、ＰtＲhＯx膜２０９と強誘電体薄膜
２１０との膜間における酸素のストックの効果が減少し
てしまう。
【０１６６】このように、本実施の形態においては、上
記ＣＭＯＳ部と上記キャパシタ部とのコンタクトを取る
ためのプラグを、Ｐtとの反応性がＳiよりも低いＷで形
成する。そして、タングステンプラグ２０７の直上に、
強誘電体薄膜２１０に対する熱処理プロセスによるＰt
ＲhＯx膜２０９から上記プラグ側への酸素の拡散をブロ
ックするＰtＲhメタルを形成している。したがって、上
記タングステンプラグ２０７の直上に酸素拡散ブロック
用のＰtＲh膜２０８を形成する場合や強誘電体薄膜２１
０に対して熱処理を行う場合に、ＰtＲh膜２０８中のＰ
tおよびＲhと上記プラグの構成元素とが反応することは
ない。
記ＣＭＯＳ部と上記キャパシタ部とのコンタクトを取る
ためのプラグを、Ｐtとの反応性がＳiよりも低いＷで形
成する。そして、タングステンプラグ２０７の直上に、
強誘電体薄膜２１０に対する熱処理プロセスによるＰt
ＲhＯx膜２０９から上記プラグ側への酸素の拡散をブロ
ックするＰtＲhメタルを形成している。したがって、上
記タングステンプラグ２０７の直上に酸素拡散ブロック
用のＰtＲh膜２０８を形成する場合や強誘電体薄膜２１
０に対して熱処理を行う場合に、ＰtＲh膜２０８中のＰ
tおよびＲhと上記プラグの構成元素とが反応することは
ない。
【０１６７】尚、上記タングステンプラグ２０７上にＰ
tＲh膜２０８をＤＣマグネトロンスパッタ法で形成する
場合と、更にその上にＰtＲhＯx膜２０９をＤＣマグネ
トロン反応性スパッタ法で形成する場合とに、同一のタ
ーゲットを使用できる。したがって、ＰtＲh膜２０８と
ＰtＲhＯx膜２０９とは連続形成でき、工程の簡略化を
図ることができる。
tＲh膜２０８をＤＣマグネトロンスパッタ法で形成する
場合と、更にその上にＰtＲhＯx膜２０９をＤＣマグネ
トロン反応性スパッタ法で形成する場合とに、同一のタ
ーゲットを使用できる。したがって、ＰtＲh膜２０８と
ＰtＲhＯx膜２０９とは連続形成でき、工程の簡略化を
図ることができる。
【０１６８】次に、ゾルゲル法によって膜厚が２０００
ÅのＰＺＴ膜２１０を形成して上記強誘電体薄膜とす
る。尚、上記ＰＺＴ膜の具体的形成は以下のようにして
行う。先ず、２−メトキシエタノールを溶媒として、酢
酸鉛，チタンイソプロポキシドおよびジルコニウムイソ
プロポキシドを、元素組成比がＰb：Ｔi：Ｚr＝１０
０：５２：４８になるように溶解してゾルゲル原料溶液
とする。そして、この原料溶液を、スピンナを用いて回
転数３０００rpmで下部電極２０８,２０９が形成された
シリコンウエハに塗布する。そして、１５０℃の大気中
で１０分間乾燥した後、４００℃の大気中で３０分間の
仮焼成を行う。上述の処理を、２０００Åの膜厚になる
まで３回から５回繰り返す。その後、窒素と酸素の混合
雰囲気中において６５０℃で３０秒間結晶化の熱処理を
ＲＴＡ法で行う。その場合の窒素と酸素の流量比は、窒
素流量：酸素流量＝４：１とする。
ÅのＰＺＴ膜２１０を形成して上記強誘電体薄膜とす
る。尚、上記ＰＺＴ膜の具体的形成は以下のようにして
行う。先ず、２−メトキシエタノールを溶媒として、酢
酸鉛，チタンイソプロポキシドおよびジルコニウムイソ
プロポキシドを、元素組成比がＰb：Ｔi：Ｚr＝１０
０：５２：４８になるように溶解してゾルゲル原料溶液
とする。そして、この原料溶液を、スピンナを用いて回
転数３０００rpmで下部電極２０８,２０９が形成された
シリコンウエハに塗布する。そして、１５０℃の大気中
で１０分間乾燥した後、４００℃の大気中で３０分間の
仮焼成を行う。上述の処理を、２０００Åの膜厚になる
まで３回から５回繰り返す。その後、窒素と酸素の混合
雰囲気中において６５０℃で３０秒間結晶化の熱処理を
ＲＴＡ法で行う。その場合の窒素と酸素の流量比は、窒
素流量：酸素流量＝４：１とする。
【０１６９】次に、上述のようにして形成された強誘電
体薄膜(ＰＺＴ膜)２１０と下部電極２０８,２０９と
を、ドライエッチング法で、例えば２.６μｍ角の大き
さに加工する。その後、層間絶縁膜２１２としてＣＶＤ
法によってシリコン酸化膜を形成した後、強誘電体薄膜
２１０上の層間絶縁膜２１２にコンタクトホールを形成
する。
体薄膜(ＰＺＴ膜)２１０と下部電極２０８,２０９と
を、ドライエッチング法で、例えば２.６μｍ角の大き
さに加工する。その後、層間絶縁膜２１２としてＣＶＤ
法によってシリコン酸化膜を形成した後、強誘電体薄膜
２１０上の層間絶縁膜２１２にコンタクトホールを形成
する。
【０１７０】次に、上記キャパシタ部の上部に、ＤＣマ
グネトロンスパッタ法で膜厚１０００ÅのＰt膜を形成
して、上部電極２１３とする。次に、上記上部電極２１
３を塩素ガスを用いたドライエッチング法で加工し、Ｃ
ＶＤ法でシリコン酸化膜を形成して絶縁膜２１４とす
る。そして、上記ＣＭＯＳ部におけるソース領域２０３
上にコンタクトホールを形成し、ＤＣマグネトロンスパ
ッタ法でソース領域２０３からの引き出し電極２１５を
アルミニウムで形成する。
グネトロンスパッタ法で膜厚１０００ÅのＰt膜を形成
して、上部電極２１３とする。次に、上記上部電極２１
３を塩素ガスを用いたドライエッチング法で加工し、Ｃ
ＶＤ法でシリコン酸化膜を形成して絶縁膜２１４とす
る。そして、上記ＣＭＯＳ部におけるソース領域２０３
上にコンタクトホールを形成し、ＤＣマグネトロンスパ
ッタ法でソース領域２０３からの引き出し電極２１５を
アルミニウムで形成する。
【０１７１】上述のようにして形成された半導体記憶装
置における強誘電体を有するキャパシタ部の上部電極２
１３と引き出し電極２１５との間に、三角波を印加して
上記強誘電体特性を求めた。その場合の印加三角波の波
高値は１Ｖと５Ｖであり、周波数は７８Ｈzである。そ
の結果、図１５に示すように、５Ｖでの飽和分極値Ｐs
＝１５.２μＣ/cm2、Ｐr＝８.８μＣ/cm2であり、強誘
電体キャパシタとして用いるに十分な大きさの強誘電特
性が得られた。また、ヒステリシスループの対称性が崩
れていないことから、タングステンプラグ２０７と下部
電極２０８,２０９との間に良好なコンタクトが得られ
ていることが実証された。
置における強誘電体を有するキャパシタ部の上部電極２
１３と引き出し電極２１５との間に、三角波を印加して
上記強誘電体特性を求めた。その場合の印加三角波の波
高値は１Ｖと５Ｖであり、周波数は７８Ｈzである。そ
の結果、図１５に示すように、５Ｖでの飽和分極値Ｐs
＝１５.２μＣ/cm2、Ｐr＝８.８μＣ/cm2であり、強誘
電体キャパシタとして用いるに十分な大きさの強誘電特
性が得られた。また、ヒステリシスループの対称性が崩
れていないことから、タングステンプラグ２０７と下部
電極２０８,２０９との間に良好なコンタクトが得られ
ていることが実証された。
【０１７２】このように、本実施の形態においては、上
記タングステンプラグ２０７の直上に形成される下部電
極をＰtＲh膜/ＰtＲhＯx膜の２層に形成しているので、
強誘電体薄膜２１０の成膜時にタングステンプラグ２０
７側に透過しようとする酸素雰囲気がＰtＲhＯx膜によ
ってブロックされる。したがって、タングステンプラグ
２０７の表面の酸化が防止されて、キャパシタ部とＣＭ
ＯＳ部との良好なコンタクトが得られる。その結果、従
来の半導体記憶装置のようなＴiＮのバリアメタルを必
要とはせず、キャパシタ部の段差を小さくすることがで
きる。
記タングステンプラグ２０７の直上に形成される下部電
極をＰtＲh膜/ＰtＲhＯx膜の２層に形成しているので、
強誘電体薄膜２１０の成膜時にタングステンプラグ２０
７側に透過しようとする酸素雰囲気がＰtＲhＯx膜によ
ってブロックされる。したがって、タングステンプラグ
２０７の表面の酸化が防止されて、キャパシタ部とＣＭ
ＯＳ部との良好なコンタクトが得られる。その結果、従
来の半導体記憶装置のようなＴiＮのバリアメタルを必
要とはせず、キャパシタ部の段差を小さくすることがで
きる。
【０１７３】さらに、上記タングステンプラグ２０７の
直上にＰtＲh膜２０８を形成しているので、強誘電体薄
膜２１０に対する熱処理の際に上層のＰtＲhＯx膜２０
９からタングステンプラグ２０７側への酸素の拡散を防
止できる。したがって、キャパシタ部とＣＭＯＳ部との
コンタクト性を更に向上できる。その場合、上記ＷはＰ
tとの反応性がＳiよりも低いので、ＰtＲh膜２０８形成
時や強誘電体薄膜２１０に対する熱処理時にタングステ
ンプラグ２０７中のＷとＰtＲh膜２０８中のＰtとは反
応しない。したがって、上記下部電極２０８,２０９の
成膜温度を４５０℃にすることができ、良好な膜質の下
部電極２０８,２０９を形成できる。すなわち、本実施
の形態によれば、上記プラグと下部電極とのコンタクト
抵抗を低く安定した値にすることができるのである。
直上にＰtＲh膜２０８を形成しているので、強誘電体薄
膜２１０に対する熱処理の際に上層のＰtＲhＯx膜２０
９からタングステンプラグ２０７側への酸素の拡散を防
止できる。したがって、キャパシタ部とＣＭＯＳ部との
コンタクト性を更に向上できる。その場合、上記ＷはＰ
tとの反応性がＳiよりも低いので、ＰtＲh膜２０８形成
時や強誘電体薄膜２１０に対する熱処理時にタングステ
ンプラグ２０７中のＷとＰtＲh膜２０８中のＰtとは反
応しない。したがって、上記下部電極２０８,２０９の
成膜温度を４５０℃にすることができ、良好な膜質の下
部電極２０８,２０９を形成できる。すなわち、本実施
の形態によれば、上記プラグと下部電極とのコンタクト
抵抗を低く安定した値にすることができるのである。
【０１７４】尚、上記実施の形態においては、強誘電体
薄膜２１０に対する熱処理の際に上層のＰtＲhＯx膜２
０９からタングステンプラグ２０７側への酸素の拡散を
防止するために、下層の下部電極としてＰtＲh膜２０８
を形成しているが、Ｐt膜であっても同様の効果を奏す
ることができる。この場合にも、Ｐt膜をＤＣマグネト
ロンスパッタ法で形成する場合とＰtＲhＯx膜をＤＣマ
グネトロン反応性スパッタ法で形成する場合とにおいて
同一のターゲットを使用して連続形成でき、工程の簡略
化を図ることができる。
薄膜２１０に対する熱処理の際に上層のＰtＲhＯx膜２
０９からタングステンプラグ２０７側への酸素の拡散を
防止するために、下層の下部電極としてＰtＲh膜２０８
を形成しているが、Ｐt膜であっても同様の効果を奏す
ることができる。この場合にも、Ｐt膜をＤＣマグネト
ロンスパッタ法で形成する場合とＰtＲhＯx膜をＤＣマ
グネトロン反応性スパッタ法で形成する場合とにおいて
同一のターゲットを使用して連続形成でき、工程の簡略
化を図ることができる。
【０１７５】＜第１１実施の形態＞第１０実施の形態に
おいてはキャパシタ部の下部電極をＰtＲh膜,ＰtＲhＯx
膜の順で２層に形成しているのに対して、本実施の形態
においては、ＰtＲh膜,ＰtＲhＯx膜,Ｐt膜の３層に形成
する。
おいてはキャパシタ部の下部電極をＰtＲh膜,ＰtＲhＯx
膜の順で２層に形成しているのに対して、本実施の形態
においては、ＰtＲh膜,ＰtＲhＯx膜,Ｐt膜の３層に形成
する。
【０１７６】図１６は、本実施の形態の半導体記憶装置
における断面図である。シリコン基板２２１,ゲート電
極２２２,ソース領域２２３,ドレイン領域２２４,ロコ
ス酸化膜２２５,層間絶縁膜２２６,強誘電体薄膜２３１
および層間絶縁膜２３３は、図１に示す半導体記憶装置
のシリコン基板２１,ゲート電極２２,ソース領域２３,
ドレイン領域２４,ロコス酸化膜２５,層間絶縁膜２６,
強誘電体薄膜３１および層間絶縁膜３２と同じ構成を有
している。
における断面図である。シリコン基板２２１,ゲート電
極２２２,ソース領域２２３,ドレイン領域２２４,ロコ
ス酸化膜２２５,層間絶縁膜２２６,強誘電体薄膜２３１
および層間絶縁膜２３３は、図１に示す半導体記憶装置
のシリコン基板２１,ゲート電極２２,ソース領域２３,
ドレイン領域２４,ロコス酸化膜２５,層間絶縁膜２６,
強誘電体薄膜３１および層間絶縁膜３２と同じ構成を有
している。
【０１７７】上記層間絶縁膜２２６には、タングステン
プラグ２２７が形成されている。そして、層間絶縁膜２
２６上におけるタングステンプラグ２２７の位置には、
ＰtＲh膜で成る最下層の下部電極２２８とＰtＲhＯx膜
で成る中間層の下部電極２２９とＰt膜で成る最上層の
下部電極２３０とが順次積層されている。また、キャパ
シタ部の上部にはＰt膜で成る上部電極２３４が積層さ
れている。さらに、上記下部電極２２８,２２９,２３０
及び強誘電体薄膜２３１の壁と層間絶縁膜２３３との
間、強誘電体薄膜２３１の上面と層間絶縁膜２３３との
間、および、層間絶縁膜２２６と層間絶縁膜２３３との
間には、酸化チタン膜２３２が形成されている。尚、２
３５は絶縁膜(シリコン酸化膜)であり、２３６はアルミ
ニウムの引き出し電極である。
プラグ２２７が形成されている。そして、層間絶縁膜２
２６上におけるタングステンプラグ２２７の位置には、
ＰtＲh膜で成る最下層の下部電極２２８とＰtＲhＯx膜
で成る中間層の下部電極２２９とＰt膜で成る最上層の
下部電極２３０とが順次積層されている。また、キャパ
シタ部の上部にはＰt膜で成る上部電極２３４が積層さ
れている。さらに、上記下部電極２２８,２２９,２３０
及び強誘電体薄膜２３１の壁と層間絶縁膜２３３との
間、強誘電体薄膜２３１の上面と層間絶縁膜２３３との
間、および、層間絶縁膜２２６と層間絶縁膜２３３との
間には、酸化チタン膜２３２が形成されている。尚、２
３５は絶縁膜(シリコン酸化膜)であり、２３６はアルミ
ニウムの引き出し電極である。
【０１７８】上記構成の半導体記憶装置は、次のような
手順によって形成される。すなわち、第１０実施の形態
と同様の手順で、Ｐ型シリコン基板２２１上に、ロコス
酸化膜２２５,ソース領域２２３,ドレイン領域２２４,
ゲート電極２２２および層間絶縁膜２２６を順次形成す
る。さらに、層間絶縁膜２２６にタングステンプラグ２
２７を形成し、このタングステンプラグ２２７の直上に
最下層の下部電極としてのＰtＲh膜２２８および中間層
の下部電極としてのＰtＲhＯx膜２２９を形成する。
尚、上記ＰtＲh膜２２８およびＰtＲhＯx膜２２９の膜
厚制限の理由、上記ＰtＲh膜２２８およびＰtＲhＯx膜
２２９の元素組成比の制限の理由は、第１０実施の形態
の場合と同様である。
手順によって形成される。すなわち、第１０実施の形態
と同様の手順で、Ｐ型シリコン基板２２１上に、ロコス
酸化膜２２５,ソース領域２２３,ドレイン領域２２４,
ゲート電極２２２および層間絶縁膜２２６を順次形成す
る。さらに、層間絶縁膜２２６にタングステンプラグ２
２７を形成し、このタングステンプラグ２２７の直上に
最下層の下部電極としてのＰtＲh膜２２８および中間層
の下部電極としてのＰtＲhＯx膜２２９を形成する。
尚、上記ＰtＲh膜２２８およびＰtＲhＯx膜２２９の膜
厚制限の理由、上記ＰtＲh膜２２８およびＰtＲhＯx膜
２２９の元素組成比の制限の理由は、第１０実施の形態
の場合と同様である。
【０１７９】次に、上記中間層の下部電極２２９の上
に、ＤＣマグネトロンスパッタ法で膜厚５００ÅのＰt
膜を成膜温度４５０℃で形成して、最上層の下部電極２
３０とする。このように、下部電極の最上層に鋭く(１
１１)配向しているＰt膜を形成することによって、後に
最上層の下部電極２３０上に形成されるＰＺＴ膜の結晶
性がよくなり、強誘電性やリーク電流特性が向上するの
である。
に、ＤＣマグネトロンスパッタ法で膜厚５００ÅのＰt
膜を成膜温度４５０℃で形成して、最上層の下部電極２
３０とする。このように、下部電極の最上層に鋭く(１
１１)配向しているＰt膜を形成することによって、後に
最上層の下部電極２３０上に形成されるＰＺＴ膜の結晶
性がよくなり、強誘電性やリーク電流特性が向上するの
である。
【０１８０】次に、第１０実施の形態と同様の手順で、
上記強誘電体薄膜２３１,上部電極２３４,絶縁膜２３５
および引き出し電極２３６を形成する。
上記強誘電体薄膜２３１,上部電極２３４,絶縁膜２３５
および引き出し電極２３６を形成する。
【０１８１】このようにして形成された半導体記憶装置
の強誘電体特性を第１０実施の形態と同様にして求め
た。その結果、Ｐs＝４３.４μＣ/cm2、Ｐr＝２３.４μ
Ｃ/cm2の対称性が崩れていないヒステリシスループが得
られ、強誘電体キャパシタとして用いるに十分な大きさ
の強誘電特性が得られると共に、タングステンプラグ２
２７と下部電極２２８,２２９,２３０との間に良好なコ
ンタクトが得られていることが実証された。また、上記
下部電極２２８,２２９,２３０の最適膜厚は１５００Å
となり、下部電極とポリシリコンプラグとの間にバリア
メタルを介在させた従来の半導体記憶装置の場合よりも
キャパシタ部の段差を小さくして、フォトリソグラフィ
工程での誤差を低減できる。
の強誘電体特性を第１０実施の形態と同様にして求め
た。その結果、Ｐs＝４３.４μＣ/cm2、Ｐr＝２３.４μ
Ｃ/cm2の対称性が崩れていないヒステリシスループが得
られ、強誘電体キャパシタとして用いるに十分な大きさ
の強誘電特性が得られると共に、タングステンプラグ２
２７と下部電極２２８,２２９,２３０との間に良好なコ
ンタクトが得られていることが実証された。また、上記
下部電極２２８,２２９,２３０の最適膜厚は１５００Å
となり、下部電極とポリシリコンプラグとの間にバリア
メタルを介在させた従来の半導体記憶装置の場合よりも
キャパシタ部の段差を小さくして、フォトリソグラフィ
工程での誤差を低減できる。
【０１８２】このように、本実施の形態においては、上
記キャパシタ部とＣＭＯＳ部とのコンタクトを取るプラ
グをＷで形成している。したがって、ＰtＲh膜２２８形
成時や強誘電体薄膜２３１に対する熱処理時に、タング
ステンプラグ２２７中のＷとＰtＲh膜２２８中のＰtと
は反応することがない。したがって、下部電極２２８,
２２９,２３０の成膜温度を４５０℃にでき、良好な膜
質の下部電極を形成して上記プラグと下部電極とのコン
タクト抵抗を低く安定した値にできる。さらに、上記下
部電極の最上層に(１１１)配向を呈するＰt膜を形成し
ているのでＰＺＴ膜の結晶性がよくなり、強誘電体薄膜
の強誘電性およびリーク電流特性を向上できる。
記キャパシタ部とＣＭＯＳ部とのコンタクトを取るプラ
グをＷで形成している。したがって、ＰtＲh膜２２８形
成時や強誘電体薄膜２３１に対する熱処理時に、タング
ステンプラグ２２７中のＷとＰtＲh膜２２８中のＰtと
は反応することがない。したがって、下部電極２２８,
２２９,２３０の成膜温度を４５０℃にでき、良好な膜
質の下部電極を形成して上記プラグと下部電極とのコン
タクト抵抗を低く安定した値にできる。さらに、上記下
部電極の最上層に(１１１)配向を呈するＰt膜を形成し
ているのでＰＺＴ膜の結晶性がよくなり、強誘電体薄膜
の強誘電性およびリーク電流特性を向上できる。
【０１８３】尚、上記実施の形態においては、強誘電体
薄膜２３１に対する熱処理の際に中間層のＰtＲhＯx膜
２２９からタングステンプラグ２２７側への酸素の拡散
を防止するために、最下層の下部電極としてＰtＲh膜２
２８を形成している。また、強誘電体薄膜２３１の特性
向上のために、最上層の下部電極としてＰt膜２３０を
形成している。しかしながら、上記下部電極を、タング
ステンプラグ２２７側からＰt膜/ＰtＲhＯx膜/Ｐt膜の
順に、あるいは、Ｐt膜/ＰtＲhＯx膜/ＰtＲh膜の順に形
成しても同様の効果を得ることができる。
薄膜２３１に対する熱処理の際に中間層のＰtＲhＯx膜
２２９からタングステンプラグ２２７側への酸素の拡散
を防止するために、最下層の下部電極としてＰtＲh膜２
２８を形成している。また、強誘電体薄膜２３１の特性
向上のために、最上層の下部電極としてＰt膜２３０を
形成している。しかしながら、上記下部電極を、タング
ステンプラグ２２７側からＰt膜/ＰtＲhＯx膜/Ｐt膜の
順に、あるいは、Ｐt膜/ＰtＲhＯx膜/ＰtＲh膜の順に形
成しても同様の効果を得ることができる。
【０１８４】上記第１実施の形態〜第１１実施の形態に
おいては、強誘電体薄膜形成用の強誘電体としてＰＺＴ
を用いているが、ＰＺＴの代わりにＰbＴiＯ3,(ＰbxＬa
1-x)ＴiＯ3，(ＰbxＬa1-x)(ＺryＴi1-y)Ｏ3，Ｂi4Ｔi3
Ｏ12，ＢaＴiＯ3，ＢaＭgＦ4,ＬiＮbＯ3，ＬiＴaＯ3，
ＳrＢi2Ｔi2Ｏ9，ＹＭnＯ3，Ｓr2Ｎb2Ｏ7，Ｌa2Ｔi
2Ｏ7,ＳrＢi2(ＴaxＮb1-x)2Ｏ9等を用いても、同様の効
果が得られる。また、上記第９実施の形態においては、
高誘電体薄膜１９１形成用の高誘電体焼結体として(Ｂ
a,Ｓr)ＴiＯ3焼結体を用いているが、ＳrＴiＯ3焼結体
あるいはＳrＢi4Ｔi4Ｏ15焼結体を用いても同様の効果
が得られる。また、上記第１０実施の形態および第１１
実施の形態においては、キャパシタ部として強誘電体で
あるＰＺＴを用いているが、第９実施の形態と同様に高
誘電体である(ＢaxＳr1-x)ＴiＯ3を用いても、または、
ＳrＴiＯ3,ＳrＢi4Ｔi4Ｏ15を用いても同様の効果が得
られる。
おいては、強誘電体薄膜形成用の強誘電体としてＰＺＴ
を用いているが、ＰＺＴの代わりにＰbＴiＯ3,(ＰbxＬa
1-x)ＴiＯ3，(ＰbxＬa1-x)(ＺryＴi1-y)Ｏ3，Ｂi4Ｔi3
Ｏ12，ＢaＴiＯ3，ＢaＭgＦ4,ＬiＮbＯ3，ＬiＴaＯ3，
ＳrＢi2Ｔi2Ｏ9，ＹＭnＯ3，Ｓr2Ｎb2Ｏ7，Ｌa2Ｔi
2Ｏ7,ＳrＢi2(ＴaxＮb1-x)2Ｏ9等を用いても、同様の効
果が得られる。また、上記第９実施の形態においては、
高誘電体薄膜１９１形成用の高誘電体焼結体として(Ｂ
a,Ｓr)ＴiＯ3焼結体を用いているが、ＳrＴiＯ3焼結体
あるいはＳrＢi4Ｔi4Ｏ15焼結体を用いても同様の効果
が得られる。また、上記第１０実施の形態および第１１
実施の形態においては、キャパシタ部として強誘電体で
あるＰＺＴを用いているが、第９実施の形態と同様に高
誘電体である(ＢaxＳr1-x)ＴiＯ3を用いても、または、
ＳrＴiＯ3,ＳrＢi4Ｔi4Ｏ15を用いても同様の効果が得
られる。
【０１８５】また、上記各実施の形態においては、成膜
方法としてゾルゲル法やスパッタリング法を用いている
が、ＭＯＤ(メタル・オーガニック・デポジション)法、真
空蒸着法、ＭＯＣＶＤ(メタル・オーガニックＣＶＤ)
法、あるいは、反応性マグネトロンスパッタリング法を
用いても差し支えない。また、上記各実施の形態におい
ては、シリコン基板としてＰ型シリコン基板を用いた
が、Ｎ型シリコン基板を用いても同様の効果が得られる
ことは言うまでもない。
方法としてゾルゲル法やスパッタリング法を用いている
が、ＭＯＤ(メタル・オーガニック・デポジション)法、真
空蒸着法、ＭＯＣＶＤ(メタル・オーガニックＣＶＤ)
法、あるいは、反応性マグネトロンスパッタリング法を
用いても差し支えない。また、上記各実施の形態におい
ては、シリコン基板としてＰ型シリコン基板を用いた
が、Ｎ型シリコン基板を用いても同様の効果が得られる
ことは言うまでもない。
【０１８６】
【発明の効果】以上より明らかなように、請求項１に係
る発明の半導体記憶装置は、キャパシタ部の下部電極
を、上記ポリシリコンプラグの直上に、Ｐt,ＰtＲhおよ
びＰtＲhＯxのうちの１つあるいは複数で形成され、且
つ、少なくとも上記ＰtＲhＯxを含んで形成したので、
上記ＰtＲhＯxによって、上記キャパシタ部の誘電体層
を形成する際に酸素雰囲気がポリシリコンプラグ側に透
過することを防止できる。
る発明の半導体記憶装置は、キャパシタ部の下部電極
を、上記ポリシリコンプラグの直上に、Ｐt,ＰtＲhおよ
びＰtＲhＯxのうちの１つあるいは複数で形成され、且
つ、少なくとも上記ＰtＲhＯxを含んで形成したので、
上記ＰtＲhＯxによって、上記キャパシタ部の誘電体層
を形成する際に酸素雰囲気がポリシリコンプラグ側に透
過することを防止できる。
【０１８７】したがって、上記ポリシリコンプラグの表
面が酸化されることがなく、トランジスタ部とキャパシ
タ部との間に良好なコンタクトを得ることができる。そ
の結果、この発明においては、上記下部電極とポリシリ
コンプラグとの反応を防止するためのバリアメタルが不
必要であり、キャパシタ部の段差を小さくできる。した
がって、キャパシタ部の段差による加工精度低下等の微
細加工時の障害を減少できる。
面が酸化されることがなく、トランジスタ部とキャパシ
タ部との間に良好なコンタクトを得ることができる。そ
の結果、この発明においては、上記下部電極とポリシリ
コンプラグとの反応を防止するためのバリアメタルが不
必要であり、キャパシタ部の段差を小さくできる。した
がって、キャパシタ部の段差による加工精度低下等の微
細加工時の障害を減少できる。
【０１８８】また、請求項２に係る発明の半導体記憶装
置は、キャパシタ部の下部電極を、ポリシリコンプラグ
の直上に、上記ポリシリコンプラグ側から、ＰtＲhＯx,
ＰtＲh,ＰtＲhＯxの順に積層して形成したので、２層に
形成されたＰtＲhＯxによって、誘電体層形成時におけ
る酸素雰囲気の透過を効果的に防止できる。
置は、キャパシタ部の下部電極を、ポリシリコンプラグ
の直上に、上記ポリシリコンプラグ側から、ＰtＲhＯx,
ＰtＲh,ＰtＲhＯxの順に積層して形成したので、２層に
形成されたＰtＲhＯxによって、誘電体層形成時におけ
る酸素雰囲気の透過を効果的に防止できる。
【０１８９】また、請求項３に係る発明の半導体記憶装
置は、キャパシタ部の下部電極を、ポリシリコンプラグ
の直上に、上記ポリシリコンプラグ側から、ＰtＲhＯx,
ＰtＲhの順に２層に積層して形成したので、上記下部電
極の形成工程を簡略化できる。
置は、キャパシタ部の下部電極を、ポリシリコンプラグ
の直上に、上記ポリシリコンプラグ側から、ＰtＲhＯx,
ＰtＲhの順に２層に積層して形成したので、上記下部電
極の形成工程を簡略化できる。
【０１９０】また、請求項４に係る発明の半導体記憶装
置における下部電極は、上記ＰtＲhＯxのみで形成され
ているので、上記下部電極の形成工程を更に簡略化でき
る。
置における下部電極は、上記ＰtＲhＯxのみで形成され
ているので、上記下部電極の形成工程を更に簡略化でき
る。
【０１９１】また、請求項５に係る発明の半導体記憶装
置の製造方法は、ポリシリコンプラグの直上にＰtＲhＯ
x層およびＰtＲh層を順次形成する工程と、酸素雰囲気
中で熱処理を行って上記ＰtＲh層の表面を酸化させてＰ
tＲhＯxの膜を形成する工程を有するので、上記ポリシ
リコンプラグ側からＰtＲhＯx,ＰtＲh及びＰtＲhＯxの
順に積層されて成る下部電極を少ない成膜工程で形成で
きる。
置の製造方法は、ポリシリコンプラグの直上にＰtＲhＯ
x層およびＰtＲh層を順次形成する工程と、酸素雰囲気
中で熱処理を行って上記ＰtＲh層の表面を酸化させてＰ
tＲhＯxの膜を形成する工程を有するので、上記ポリシ
リコンプラグ側からＰtＲhＯx,ＰtＲh及びＰtＲhＯxの
順に積層されて成る下部電極を少ない成膜工程で形成で
きる。
【０１９２】また、請求項６に係る発明の半導体記憶装
置の製造方法は、ポリシリコンプラグの直上に上記下部
電極を形成する工程と、窒素雰囲気中で熱処理を行う工
程を有するので、上記下部電極の結晶性を向上できる。
したがって、この発明によれば、上記下部電極の結晶性
が向上して、上部に形成される誘電体層のリーク電流を
小さくできる。
置の製造方法は、ポリシリコンプラグの直上に上記下部
電極を形成する工程と、窒素雰囲気中で熱処理を行う工
程を有するので、上記下部電極の結晶性を向上できる。
したがって、この発明によれば、上記下部電極の結晶性
が向上して、上部に形成される誘電体層のリーク電流を
小さくできる。
【０１９３】また、請求項７に係る発明の半導体記憶装
置は、キャパシタ部の下部電極を、トランジスタ部とキ
ャパシタ部とを接続するプラグの直上に、Ｐt,ＰtＲhお
よびＰtＲhＯxのうちの１つあるいは複数で形成され、
且つ、少なくとも上記ＰtＲhＯxを含んで形成したの
で、上記ＰtＲhＯxによって、上記誘電体層の形成時に
酸素雰囲気が上記プラグ側に透過することを防止でき
る。したがって、上記トランジスタ部とキャパシタ部と
の間に良好なコンタクトを得ることができる。すなわ
ち、この発明によれば、上記バリアメタルを無くして上
記キャパシタ部の段差を小さくし、上記キャパシタ部に
対する微細加工を精度良く行うことができる。
置は、キャパシタ部の下部電極を、トランジスタ部とキ
ャパシタ部とを接続するプラグの直上に、Ｐt,ＰtＲhお
よびＰtＲhＯxのうちの１つあるいは複数で形成され、
且つ、少なくとも上記ＰtＲhＯxを含んで形成したの
で、上記ＰtＲhＯxによって、上記誘電体層の形成時に
酸素雰囲気が上記プラグ側に透過することを防止でき
る。したがって、上記トランジスタ部とキャパシタ部と
の間に良好なコンタクトを得ることができる。すなわ
ち、この発明によれば、上記バリアメタルを無くして上
記キャパシタ部の段差を小さくし、上記キャパシタ部に
対する微細加工を精度良く行うことができる。
【０１９４】さらに、上記Ｐtとの反応性がＳiよりも低
いＷで上記プラグを形成したので、上記ＰtあるいはＰt
Ｒhの膜の形成時や上記誘電体層に対する熱処理時に、
上記プラグ中の元素とＰt層あるいはＰtＲh層中のＰtお
よびＲhとは反応しない。したがって、上記下部電極の
成膜温度を最適に設定して良好な膜質にし、上記プラグ
と下部電極とのコンタクト抵抗を低く安定した値に抑え
ることができる。
いＷで上記プラグを形成したので、上記ＰtあるいはＰt
Ｒhの膜の形成時や上記誘電体層に対する熱処理時に、
上記プラグ中の元素とＰt層あるいはＰtＲh層中のＰtお
よびＲhとは反応しない。したがって、上記下部電極の
成膜温度を最適に設定して良好な膜質にし、上記プラグ
と下部電極とのコンタクト抵抗を低く安定した値に抑え
ることができる。
【０１９５】また、請求項８に係る発明の半導体記憶装
置は、キャパシタ部の下部電極を、タングステンプラグ
の直上に、上記タングステンプラグ側からＰtまたはＰt
Ｒhの何れか一方,ＰtＲhＯxの順に積層して形成したの
で、上記ＰtまたはＰtＲhによって、上記誘電体層に対
する熱処理の際に上層のＰtＲhＯxからタングステンプ
ラグ側へ酸素が拡散することを防止できる。したがっ
て、上記キャパシタ部とトランジスタ部とのコンタクト
性を更に向上できる。
置は、キャパシタ部の下部電極を、タングステンプラグ
の直上に、上記タングステンプラグ側からＰtまたはＰt
Ｒhの何れか一方,ＰtＲhＯxの順に積層して形成したの
で、上記ＰtまたはＰtＲhによって、上記誘電体層に対
する熱処理の際に上層のＰtＲhＯxからタングステンプ
ラグ側へ酸素が拡散することを防止できる。したがっ
て、上記キャパシタ部とトランジスタ部とのコンタクト
性を更に向上できる。
【０１９６】また、請求項９に係る発明の半導体記憶装
置における下部電極は、上記ＰtＲhＯxの上にＰtまたは
ＰtＲhの何れか一方が積層されているので、上記下部電
極上に形成される誘電体層の結晶性がよくなる。したが
って、強誘電性やリーク電流特性を向上できる。
置における下部電極は、上記ＰtＲhＯxの上にＰtまたは
ＰtＲhの何れか一方が積層されているので、上記下部電
極上に形成される誘電体層の結晶性がよくなる。したが
って、強誘電性やリーク電流特性を向上できる。
【図１】この発明の半導体記憶装置の一例を示す断面図
である。
である。
【図２】図１に示す半導体記憶装置の強誘電体特性を示
す図である。
す図である。
【図３】図１に示す半導体記憶装置の分極反転に伴う疲
労特性を示す図である。
労特性を示す図である。
【図４】この発明の半導体記憶装置における図１とは異
なる例を示す断面図である。
なる例を示す断面図である。
【図５】この発明の半導体記憶装置における図１および
図４とは異なる例を示す断面図である。
図４とは異なる例を示す断面図である。
【図６】この発明の半導体記憶装置における図１,図４
および図５とは異なる例を示す断面図である。
および図５とは異なる例を示す断面図である。
【図７】この発明の半導体記憶装置における図１,図４
〜図６とは異なる例を示す断面図である。
〜図６とは異なる例を示す断面図である。
【図８】この発明の半導体記憶装置における図１,図４
〜図７とは異なる例を示す断面図である。
〜図７とは異なる例を示す断面図である。
【図９】この発明の半導体記憶装置における図１,図４
〜図８とは異なる例を示す断面図である。
〜図８とは異なる例を示す断面図である。
【図１０】この発明の半導体記憶装置における図１,図
４〜図９とは異なる例を示す断面図である。
４〜図９とは異なる例を示す断面図である。
【図１１】この発明の半導体記憶装置における図１,図
４〜図１０とは異なる例を示す断面図である。
４〜図１０とは異なる例を示す断面図である。
【図１２】図１１に示す半導体記憶装置における高誘電
体薄膜の静電容量−周波数特性を示す図である。
体薄膜の静電容量−周波数特性を示す図である。
【図１３】図１１に示す半導体記憶装置における高誘電
体薄膜の漏れ電流密度−印加電圧特性を示す図である。
体薄膜の漏れ電流密度−印加電圧特性を示す図である。
【図１４】この発明の半導体記憶装置における図１,図
４〜図１１とは異なる例を示す断面図である。
４〜図１１とは異なる例を示す断面図である。
【図１５】図１４に示す半導体記憶装置の強誘電体特性
を示す図である。
を示す図である。
【図１６】この発明の半導体記憶装置における図１,図
４〜図１１,図１４とは異なる例を示す断面図である。
４〜図１１,図１４とは異なる例を示す断面図である。
【図１７】ＣＭＯＳ部とキャパシタ部とをポリシリコン
プラグで電気的に接続した従来の半導体記憶装置の断面
図である。
プラグで電気的に接続した従来の半導体記憶装置の断面
図である。
２１,４１,６１,８１,１０１,１２１,１４１,１６１,１
８１,２０１,２２１…シリコン基板、２２,４２,６２,
８２,１０２,１２２,１４２,１６２,１８２,２０２,２
２２…ゲート電極、２３,４３,６３,８３,１０３,１２
３,１４３,１６３,１８３,２０３,２２３…ソース領
域、２４,４４,６４,８４,１０４,１２４,１４４,１６
４,１８４,２０４,２２４…ドレイン領域、２７,４７,
６７,８７,１０７,１２７,１４７,１６７,１８７…ポリ
シリコンプラグ、２８,８８,１４８,１８８,２２８…最
下層の下部電極、２９,８９,１４９,１８９,２２９…中
間層の下部電極、３０,９０,１５０,１９０,２３０…最
上層の下部電極、３１,５０,６９,９１,１１０,１３０,
１５１,１７０,２１０,２３１…強誘電体薄膜、３３,９
３,１５３,１９３…最下層の上部電極、３４,９４,１５
４,１９４…中間層の上部電極、３５,９５,１５５,１９
５…最上層の上部電極、４８,１０８,１６８,２０８…
下層の下部電極、４９,１０９,１６９,２０９…上層の
下部電極、５２,１１２,１７２…下層の上部電極、５
３,１１３,１７３…上層の上部電極、６８,１２８…下
部電極、 ７１,１３２,２１３,２３４…上部
電極、１９１…高誘電体薄膜、 ２０７,２
２７…タングステンプラグ。
８１,２０１,２２１…シリコン基板、２２,４２,６２,
８２,１０２,１２２,１４２,１６２,１８２,２０２,２
２２…ゲート電極、２３,４３,６３,８３,１０３,１２
３,１４３,１６３,１８３,２０３,２２３…ソース領
域、２４,４４,６４,８４,１０４,１２４,１４４,１６
４,１８４,２０４,２２４…ドレイン領域、２７,４７,
６７,８７,１０７,１２７,１４７,１６７,１８７…ポリ
シリコンプラグ、２８,８８,１４８,１８８,２２８…最
下層の下部電極、２９,８９,１４９,１８９,２２９…中
間層の下部電極、３０,９０,１５０,１９０,２３０…最
上層の下部電極、３１,５０,６９,９１,１１０,１３０,
１５１,１７０,２１０,２３１…強誘電体薄膜、３３,９
３,１５３,１９３…最下層の上部電極、３４,９４,１５
４,１９４…中間層の上部電極、３５,９５,１５５,１９
５…最上層の上部電極、４８,１０８,１６８,２０８…
下層の下部電極、４９,１０９,１６９,２０９…上層の
下部電極、５２,１１２,１７２…下層の上部電極、５
３,１１３,１７３…上層の上部電極、６８,１２８…下
部電極、 ７１,１３２,２１３,２３４…上部
電極、１９１…高誘電体薄膜、 ２０７,２
２７…タングステンプラグ。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/792
(72)発明者 伊藤 康幸
大阪府大阪市阿倍野区長池町22番22号
シャープ株式会社内
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/10 451
H01L 21/8242
H01L 21/8247
H01L 27/108
H01L 29/788
H01L 29/792
Claims (9)
- 【請求項１】 上部電極,誘電体層および下部電極を有
するキャパシタ部とトランジスタ部とをポリシリコンプ
ラグで接続して成るスタック構造の半導体記憶装置にお
いて、 上記下部電極は、上記ポリシリコンプラグの直上に、白
金,白金ロジウム合金および上記白金ロジウム合金の酸
化物のうちの１つあるいは複数で形成され、且つ、少な
くとも上記白金ロジウム合金酸化物を含んで形成されて
いることを特徴とする半導体記憶装置。 - 【請求項２】 上部電極,誘電体層および下部電極を有
するキャパシタ部とトランジスタ部とをポリシリコンプ
ラグで接続して成るスタック構造の半導体記憶装置にお
いて、 上記下部電極は、上記ポリシリコンプラグ側から、上記
白金ロジウム合金酸化物,白金ロジウム合金,白金ロジウ
ム合金酸化物の順に積層されていることを特徴とする半
導体記憶装置。 - 【請求項３】 上部電極,誘電体層および下部電極を有
するキャパシタ部とトランジスタ部とをポリシリコンプ
ラグで接続して成るスタック構造の半導体記憶装置にお
いて、 上記下部電極は、上記ポリシリコンプラグ側から、上記
白金ロジウム合金酸化物,白金ロジウム合金の順に積層
されていることを特徴とする半導体記憶装置。 - 【請求項４】 請求項１に記載の半導体記憶装置におい
て、 上記下部電極は、上記白金ロジウム合金酸化物で形成さ
れていることを特徴とする半導体記憶装置。 - 【請求項５】 請求項２に記載の半導体記憶装置の製造
方法であって、 シリコン基板上にトランジスタを形成して層間絶縁膜で
覆う工程と、 上記層間絶縁膜に上記トランジスタのドレイン領域に連
通するコンタクトホールを開けてポリシリコンを埋め込
んで、上記ポリシリコンプラグを形成する工程と、 上記ポリシリコンプラグの直上に、白金ロジウム合金酸
化物層および白金ロジウム合金層を順次形成する工程
と、 酸素雰囲気中で熱処理を行って上記白金ロジウム合金層
の表面を酸化させて白金ロジウム合金酸化物の膜を形成
し、上記ポリシリコンプラグ側から白金ロジウム合金酸
化物,白金ロジウム合金,白金ロジウム合金酸化物の順に
積層された下部電極を得る工程と、 上記下部電極上に誘電体層を形成した後、この誘電体層
の上部電極を形成する工程を有することを特徴とする半
導体記憶装置の製造方法。 - 【請求項６】 請求項１に記載の半導体記憶装置の製造
方法であって、 シリコン基板上にトランジスタを形成して層間絶縁膜で
覆う工程と、 上記層間絶縁膜に上記トランジスタのドレイン領域に連
通するコンタクトホールを開けてポリシリコンを埋め込
んで、上記ポリシリコンプラグを形成する工程と、 上記ポリシリコンプラグの直上に上記下部電極を形成す
る工程と、 窒素雰囲気中で熱処理を行う工程と、 上記下部電極上に誘電体層を形成した後、この誘電体層
の上部電極を形成する工程を有することを特徴とする半
導体記憶装置の製造方法。 - 【請求項７】 上部電極,誘電体層および下部電極を有
するキャパシタ部とトランジスタ部とをプラグで接続し
て成るスタック構造の半導体記憶装置において、 上記プラグは、タングステンで形成されており、 上記下部電極は、上記タングステンプラグの直上に、白
金,白金ロジウム合金および上記白金ロジウム合金の酸
化物のうちの１つあるいは複数で形成され、且つ、少な
くとも上記白金ロジウム合金酸化物を含んで形成されて
いることを特徴とする半導体記憶装置。 - 【請求項８】 上部電極,誘電体層および下部電極を有
するキャパシタ部とトランジスタ部とをプラグで接続し
て成るスタック構造の半導体記憶装置において、上記プラグは、タングステンで形成されており、 上記下部電極は、上記タングステンプラグ側から、上記
白金または白金ロジウム合金の何れか一方,白金ロジウ
ム合金酸化物の順に積層されていることを特徴とする半
導体記憶装置。 - 【請求項９】 請求項８に記載の半導体記憶装置におい
て、 上記下部電極は、上記白金ロジウム合金酸化物の上に、
白金または白金ロジウム合金の何れか一方が積層されて
いることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14786397A JP3452763B2 (ja) | 1996-12-06 | 1997-06-05 | 半導体記憶装置および半導体記憶装置の製造方法 |
| US08/986,333 US6180974B1 (en) | 1996-12-06 | 1997-12-05 | Semiconductor storage device having a capacitor electrode formed of at least a platinum-rhodium oxide |
| KR1019970066138A KR100288025B1 (ko) | 1996-12-06 | 1997-12-05 | 반도체기억장치및그의제조방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-327153 | 1996-12-06 | ||
| JP32715396 | 1996-12-06 | ||
| JP14786397A JP3452763B2 (ja) | 1996-12-06 | 1997-06-05 | 半導体記憶装置および半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223848A JPH10223848A (ja) | 1998-08-21 |
| JP3452763B2 true JP3452763B2 (ja) | 2003-09-29 |
Family
ID=26478281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14786397A Expired - Fee Related JP3452763B2 (ja) | 1996-12-06 | 1997-06-05 | 半導体記憶装置および半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6180974B1 (ja) |
| JP (1) | JP3452763B2 (ja) |
| KR (1) | KR100288025B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN109427786A (zh) * | 2017-08-21 | 2019-03-05 | 联华电子股份有限公司 | 半导体存储装置及其制作工艺 |
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- 1997-06-05 JP JP14786397A patent/JP3452763B2/ja not_active Expired - Fee Related
- 1997-12-05 KR KR1019970066138A patent/KR100288025B1/ko not_active IP Right Cessation
- 1997-12-05 US US08/986,333 patent/US6180974B1/en not_active Expired - Lifetime
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| CN109427786B (zh) * | 2017-08-21 | 2021-08-17 | 联华电子股份有限公司 | 半导体存储装置及其制作工艺 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10223848A (ja) | 1998-08-21 |
| KR19980063820A (ko) | 1998-10-07 |
| KR100288025B1 (ko) | 2001-06-01 |
| US6180974B1 (en) | 2001-01-30 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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