JPWO2006103779A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

半導体基板１０上に形成された層間絶縁膜３０と、層間絶縁膜３０上に形成され、貴金属又は貴金属酸化物からなる導体膜３６を有する下部電極３８と、下部電極３８上に形成された強誘電体膜４２と、強誘電体膜４２上に形成された上部電極４４とを有する強誘電体キャパシタ４６とを有する半導体装置において、下部電極３８は、層間絶縁膜３０に形成されたコンタクトホール３２ａ内に埋め込まれ、ソース／ドレイン領域２２ａに接続されたプラグ部３８ａを一体的に有している。

Description

本発明は、半導体装置及びその製造方法に係り、特に誘電体膜として高誘電体膜又は強誘電体膜を用いたキャパシタを有する半導体装置及びその製造方法に関する。
近年のデジタル技術の進展に伴い、大容量のデータを高速に保存、処理等する必要性が高まる中、電子機器に使用される半導体装置には、高集積化及び高性能化が要求されている。このような要求に応えるべく、例えば、ＤＲＡＭ（Dynamic Random Access Memory）に関しては、その高集積化を実現するために、ＤＲＡＭを構成するキャパシタの誘電体膜として、強誘電体材料、高誘電率材料を用いる技術が広く研究開発されている。
キャパシタの誘電体膜として強誘電体膜を有する強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）は、高速動作が可能である、低消費電力である、書き込み／読み出し耐久性に優れている等の特徴を有する不揮発性メモリであり、今後の更なる発展が見込まれている。
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶するメモリである。一対の電極に挟まれた強誘電体膜を有する強誘電体キャパシタにおいて、強誘電体膜は、電極間の印加電圧に応じて分極を生じ、電極間への電圧の印加を止めた後も自発分極を有している。電極間の印加電圧の極性を反転すれば、この自発分極の極性も反転する。このように、強誘電体キャパシタには、強誘電体膜の自発分極の極性に応じた情報が記憶され、自発分極を検出することにより、記憶された情報が読み出される。
ＦｅＲＡＭの強誘電体キャパシタに用いられる強誘電体膜の材料としては、ＰｂＺｒ１−ＸＴｉＸＯ３（ＰＺＴ）、Ｐｂ１−ＸＬａＸＺｒ１−ＹＴｉＹＯ３（ＰＬＺＴ）、Ｃａ、Ｓｒ、Ｓｉが微量ドープされたＰＺＴ等のＰＺＴ系強誘電体が用いられている。また、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、ＳｒＢｉ２（ＴａＸＮｂ１−Ｘ）２Ｏ９（ＳＢＴＮ）等のビスマス層状構造強誘電体等も用いられている。これらの強誘電体膜は、ゾル・ゲル法、スパッタ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法等により成膜されている。
強誘電体キャパシタに用いられる強誘電体膜は、一般的に、上記のゾル・ゲル法等により下部電極上に成膜された後、熱処理により、ペロブスカイト構造の結晶やビスマス層状構造の結晶に結晶化される。このため、強誘電体キャパシタの電極材料は、酸化し難い材料であること、又は酸化されても導電性を維持したままであることが不可欠となっている。このような電極材料として、Ｐｔ、Ｉｒ、ＩｒＯＸ等の白金族系金属又は白金系金属の酸化物が広く用いられている。なお、ＦｅＲＡＭにおけるその他の配線材料としては、通常の半導体デバイスで用いられているＡｌ等が一般的に用いられている。
ＦｅＲＡＭもまた、他の半導体装置と同様に、セル面積を低減することが今後の課題となっている。ＦｅＲＡＭのセル面積の低減を実現しうる構造としては、スタック型セルが注目されている。
スタック型セルにおいては、半導体基板上に形成されたトランジスタのソース／ドレイン領域に接続されたプラグの直上に、強誘電体キャパシタが形成されている。すなわち、ソース／ドレイン領域に接続されたプラグ上に、バリアメタル、下部電極、強誘電体膜、及び上部電極が順次形成されている。プラグとしては、タングステンからなるものが用いられている。また、バリアメタルは、酸素の拡散を抑制する役割を果たしている。一般的に、下部電極とバリアメタルとを兼ねる導体膜が形成されている。このため、バリアメタルと下部電極とを明確に区別することは困難であるが、このような導体膜の材料として、ＴｉＮ、ＴｉＡｌＮ、Ｉｒ、Ｒｕ、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ３（ＳＲＯ）の組合せが検討されている。
また、上述のように、強誘電体キャパシタの電極材料としては、白金族系金属又は白金系金属の酸化物が用いられている。しかし、Ｐｔは、酸素に対して高い透過性を有している。このため、スタック型セルにおいて、タングステンプラグの直上に下部電極としてＰｔ膜を形成すると、Ｐｔ膜を酸素が容易に透過し、熱処理によりタングステンプラグが容易に酸化されてしまう場合がある。このようなタングステンプラグの酸化を抑制すべく、スタック型セルにおいては、下部電極の構造として、Ｉｒ膜とＰｔ膜とが順次積層された構造（Ｐｔ／Ｉｒ構造）、Ｉｒ膜とＩｒＯ２膜とＰｔ膜とが順次積層された構造（Ｐｔ／ＩｒＯ２／Ｉｒ構造）が用いられることが多くなっている。さらには、種々の積層構造を有する下部電極が提案されている（例えば特許文献１〜３を参照）。また、タングステンプラグが埋め込まれるコンタクトホールの内壁面に、種々のバリアメタルを形成しておくことで、タングステンプラグと下部電極との接続部の抵抗増大の防止、強誘電体キャパシタの特性劣化の防止等を実現する技術も提案されている（例えば特許文献４、５を参照）。
また、一般的に、強誘電体キャパシタに接続される回路は、Ａｌ配線により構成されている。Ａｌは、Ｐｔ等の白金族系金属と共晶反応を起こすことが知られている（例えば特許文献６を参照）。このため、白金族系金属からなる電極とＡｌ配線との間には、両者の共晶反応を防止するため、ＴｉＮ膜等からなるバリア層を形成する必要がある（例えば特許文献７、８を参照）。
しかしながら、ＴｉＮ膜や、通常のロジック品等で用いられているＴｉ膜とＴｉＮ膜との積層膜をバリア層として用いた場合であっても、電極材料と配線材料との反応や、Ｔｉ膜の酸化等を防止することができず、コンタクト不良等の不都合が生じてしまうことがあった。かかる不都合を回避すべく、これまでに、バリア層の構造、材料等について種々の提案が行われている（例えば特許文献９、１０を参照）。
また、ＦｅＲＡＭのスタック型セルでは、上述のように、タングステンプラグが一般的に、用いられている。このタングステンプラグの酸化を防止するために、強誘電体キャパシタの下部電極とタングステンプラグとの間に形成するバリア層等の構造に関して、種々の構造が提案されている（例えば特許文献１１、１２を参照）。
特開２００３−４２５７８４号公報 特許第３４５４０８５号明細書 特開平１１−２４３１７９号公報 特開２００４−３１５３３号公報 特開２００３−６８９９３号公報 特開２００４−２４１６７９号公報 特許第３０４５９２８号明細書 特許第３１６５０９３号明細書 特開２００２−１００７４０号公報 特許第３３０７６０９号明細書 特開２００４−１９３４３０号公報 特開２００４−１４６７７２号公報
従来のＦｅＲＡＭでは、酸化され易いタングステンプラグが用いられているため、製造工程における熱処理等によりタングステンプラグが酸化されることがあった。一旦タングステンプラグが酸化されると、タングステンプラグ上の下部電極等の膜剥がれや、コンタクト不良が発生してしまうことがあった。特許文献１１、１２には、タングステンプラグの酸化を防止することを目的とする構造が開示されているが、その構造は複雑なものとなってしまっている。また、そのような構造を採用したとしても、強誘電体膜の結晶化、ダメージの回復等のために行う熱処理の際に、タングステンプラグの酸化を確実に防止するとは困難であると考えられる。
また、強誘電体キャパシタの電極材料であるＰｔ等と、配線材料のＡｌとの共晶反応を防止するため、Ｔｉ膜、ＴｉＮ膜等のバリア層が形成されているが、このようなバリア層では共晶反応を防止することができないことがあった。例えば、バリア層の形成後の熱処理によりウェーハのストレスが変化すると、バリア層に亀裂が生じ、電極材料であるＰｔ等と、配線材料のＡｌとの共晶反応が起きてしまう場合があった。
また、タングステンプラグは、ＣＭＰ（Chemical Mechanical Polishing）法による研磨後の平坦性があまり良好でないため、タングステンプラグ上に形成される下部電極の配向が劣化してしまう場合がある。この結果、下部電極上に形成される強誘電体膜の結晶性も劣化し、強誘電体キャパシタの電気的特性が劣化してしまうことがあった。
本発明の目的は、強誘電体膜又は高誘電体膜を用いたキャパシタの電極とプラグ、配線と間の良好なコンタクトを実現し、動作特性に優れ、信頼性の高い半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板上に形成された半導体素子と、前記半導体素子が形成された前記半導体基板上に形成された絶縁膜と、前記絶縁膜に形成され、前記半導体素子に達するコンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグと、前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続された下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタとを有する半導体装置が提供される。
また、本発明の他の観点によれば、半導体基板上に形成された半導体素子と、前記半導体素子が形成された前記半導体基板上に形成された絶縁膜と、前記絶縁膜に形成され、前記半導体素子に達するコンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグと、前記貴金属又は貴金属酸化物からなる導体膜プラグを平坦化されたプラグと、前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続された下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタとを有する半導体装置が提供される。
また、本発明の更に他の観点によれば、半導体基板上に形成された半導体素子と、前記半導体素子が形成された前記半導体基板上に形成された絶縁膜と、前記絶縁膜に形成され、前記半導体素子に達するコンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグと、前記貴金属又は貴金属酸化物からなる導体膜プラグを平坦化されたプラグと、前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続されたアモルファス貴金属酸化物密着層と、前記アモルファス貴金属酸化物密着層に形成された下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタとを有する半導体装置が提供される。
また、本発明の更に他の観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタと、前記半導体基板上及び前記キャパシタ上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜に形成され前記上部電極に達するコンタクトホールを介して前記上部電極に接続され、貴金属又は貴金属酸化物からなる導体膜を有する配線とを有する半導体装置が提供される。
また、本発明の更に他の観点によれば、半導体基板上に形成され、下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタと、前記半導体基板上及び前記キャパシタ上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜に形成され前記上部電極又は前記下部電極に達するコンタクトホールを介して前記上部電極又は前記下部電極に接続され、貴金属又は貴金属酸化物からなる導体膜を有する配線とを有する半導体装置が提供される。
また、本発明の更に他の観点によれば、半導体基板上に、半導体素子を形成する工程と、前記半導体素子が形成された前記半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜に、前記半導体素子に達するコンタクトホールを形成する工程と、前記コンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグを形成する工程と、前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続された下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程とを有する半導体装置の製造方法が提供される。
また、本発明の更に他の観点によれば、半導体基板上に、半導体素子を形成する工程と、前記半導体素子が形成された前記半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜に、前記半導体素子に達するコンタクトホールを形成する工程と、前記コンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグを形成する工程と、前記導体膜プラグの平坦化する工程と、前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続された下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程とを有する半導体装置の製造方法が提供される。
また、本発明の更に他の観点によれば、半導体基板上に、半導体素子を形成する工程と、前記半導体素子が形成された前記半導体基板上に、絶縁膜を形成する工程と、前記絶縁膜に、前記半導体素子に達するコンタクトホールを形成する工程と、前記コンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグを形成する工程と、前記導体膜プラグの平坦化する工程と、前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続されたアモルファス貴金属酸化物と下部電極とを形成する工程と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程とを有する半導体装置の製造方法が提供される。
また、本発明の更に他の観点によれば、半導体基板上に半導体素子を形成する工程と、前記半導体素子が形成された前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に、前記半導体素子に達するコンタクトホールを形成する工程と、前記絶縁膜上に、前記コンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を形成する工程と、前記絶縁膜上に形成され、前記導体膜を有する下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記強誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程とを有する半導体装置の製造方法が提供される。
また、本発明の更に他の観点によれば、半導体基板上に、下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程と、前記半導体基板上及び前記キャパシタ上に、絶縁膜を形成する工程と、前記絶縁膜に、前記上部電極又は前記下部電極に達するコンタクトホールを形成する工程と、前記絶縁膜上に、前記コンタクトホールを介して前記上部電極又は前記下部電極に接続され、貴金属又は貴金属酸化物からなる導体膜を有する配線を形成する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、誘電体膜として高誘電体膜又は強誘電体膜を用いたキャパシタを有する半導体装置において、下部電極が接続されるプラグとして、貴金属又は貴金属酸化物からなる導体膜を有するプラグを形成するので、所望の配向の下部電極を高い制御性で形成することができる。これにより、下部電極上に形成される誘電体膜の結晶性を向上することができ、優れた電気的特性を有するキャパシタを得ることができる。また、貴金属又は貴金属酸化物からなる導体膜を有するプラグ上に、貴金属又は貴金属酸化物からなる導体膜を有する下部電極を形成するので、プラグと下部電極との間の密着性を向上することができ、膜剥がれの発生を防止することができる。しかも、プラグを構成する貴金属からなる導体膜は、酸化され難く、また酸化された場合であっても低抵抗のままであるので、良好なコンタクトを実現することができる。さらに、貴金属酸化物は水素及び水分の拡散を防止する特性を有するので、貴金属又は貴金属酸化物からなる導体膜を有するプラグにより、キャパシタの誘電体膜に水素及び水分が達するのが抑制され、キャパシタの電気的特性の劣化を抑制することが可能となる。
また、本発明によれば、コンタクトホールを介してキャパシタの上部電極又は下部電極に接続された配線として、貴金属又は貴金属酸化物からなる導体膜を有する配線を形成するので、貴金属又は貴金属酸化物により構成される上部電極又は下部電極と配線との反応を抑制することができ、上部電極又は下部電極と配線との間のコンタクトを良好なものとすることができる。さらに、貴金属酸化物は水素及び水分の拡散を防止する特性を有するので、貴金属又は貴金属酸化物からなる導体膜を有する配線により、キャパシタの誘電体膜に水素及び水分が達するのが抑制され、キャパシタの電気的特性の劣化を抑制することが可能となる。
図１は、本発明の第１実施形態による半導体装置の構造を示す断面図である。 図２は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図７は、本発明の第１実施形態の変形例による半導体装置の構造を示す断面図である。 図８は、本発明の第２実施形態による半導体装置の構造を示す断面図である。 図９は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１０は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１１は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１２は、本発明の第２実施形態の変形例による半導体装置の構造を示す断面図である。 図１３は、本発明の第３実施形態による半導体装置の構造を示す断面図である。 図１４は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１５は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１６は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１７は、本発明の第４実施形態による半導体装置の構造を示す断面図である。 図１８は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図１９は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図２０は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図２１は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図２２は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図２３は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
符号の説明
１０…半導体基板
１２…素子分離領域
１４ａ、１４ｂ…ウェル
１６…ゲート絶縁膜
１８…ゲート電極
２０…サイドウォール絶縁膜
２２ａ、２２ｂ…ソース／ドレイン領域
２４…トランジスタ
２６…ＳｉＯＮ膜
２８…シリコン酸化膜
３０…層間絶縁膜
３２ａ、３２ｂ…コンタクトホール
３４…密着層
３６…導体膜
３８…下部電極
３８ａ…プラグ部
４０…プラグ
４２…強誘電体膜
４４…上部電極
４６…強誘電体キャパシタ
４８…保護膜
５０…層間絶縁膜
５２ａ、５２ｂ…コンタクトホール
５４ａ、５４ｂ…配線溝
５６…バリアメタル膜
５８…アルミニウム膜
６０ａ、６０ｂ…配線
６２ａ、６２ｂ…プラグ部
６４…絶縁膜
６６…導体膜
６８ａ、６８ｂ…プラグ
７０…コンタクトホール
７２…配線
７４、７８…バリアメタル膜
７６…導体膜
８０…コンタクトホール
８２…バリアメタル膜
８４…タングステン膜
８６…プラグ
８８…配線
９０…層間絶縁膜
９２…コンタクトホール
９４…バリアメタル膜
９６…タングステン膜
９８…プラグ
１００…バリアメタル膜
１０２…タングステン膜
１０４ａ、１０４ｂ…プラグ
１０６…Ｔｉ膜
１０８…Ｐｔ膜
１１０…コンタクトホール
１１２…コンタクトホール
１１４ａ、１１４ｂ…コンタクトホール
１１６…バリアメタル膜
１１８…導体膜
１２０…プラグ
１２２…バリアメタル膜
１２４…タングステン膜
１２６…プラグ
１２８…配線
１３０、１３４…バリアメタル膜
１３２…導体膜
１３６…配線
１３８…配線
１４０…層間絶縁膜
１４２…コンタクトホール
１４４…バリアメタル膜
１４６…タングステン膜
１４８…プラグ
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図６を用いて説明する。図１は本実施形態による半導体装置の構造を示す断面図、図２乃至図６は本実施形態による半導体装置の製造方法を示す工程断面図である。
まず、本実施形態による半導体装置の構造について図１を用いて説明する。本実施形態による半導体装置は、スタック型のメモリセル構造を有するＦｅＲＡＭである。
例えばシリコンからなる半導体基板１０上には、素子領域を画定する素子分離領域１２が形成されている。半導体基板１０は、ｎ型、ｐ型のいずれのものであってもよい。素子分離領域１２が形成された半導体基板１０内には、ウェル１４ａ、１４ｂが形成されている。
ウェル１４ａ、１４ｂが形成された半導体基板１０上には、ゲート絶縁膜１６を介してゲート電極（ゲート配線）１８が形成されている。ゲート電極１８の側壁部分には、サイドウォール絶縁膜２０が形成されている。
サイドウォール絶縁膜２０が形成されたゲート電極１８の両側には、ソース／ドレイン領域２２ａ、２２ｂが形成されている。
こうして、半導体基板１０上に、ゲート電極１８とソース／ドレイン領域２２ａ、２２ｂとを有するトランジスタ２４が構成されている。
トランジスタ２４が形成された半導体基板１０上には、例えば膜厚２００ｎｍのシリコン窒化酸化膜（ＳｉＯＮ膜）２６と、例えば膜厚１０００ｎｍのシリコン酸化膜２８とが順次積層されている。こうして、ＳｉＯＮ膜２６とシリコン酸化膜２８とが順次積層されてなる層間絶縁膜３０が形成されている。層間絶縁膜３０の表面は平坦化されている。
層間絶縁膜３０には、ソース／ドレイン領域２２ａ、２２ｂに達するコンタクトホール３２ａ、３２ｂが形成されている。
コンタクトホール３２ａの内壁面、コンタクトホール３２ａ底部のソース／ドレイン領域２２ａ上、及びコンタクトホール３２ａ周辺の層間絶縁膜３０上には、後述する貴金属からなる導体膜３６の下地に対する密着性を確保するための密着層３４が形成されている。また、コンタクトホール３２ｂの内壁面、及びコンタクトホール３２ｂ底部のソース／ドレイン領域２２ｂ上には、後述する貴金属からなる導体膜３６の下地に対する密着性を確保するための密着層３４が形成されている。密着層３４は、例えば膜厚２０ｎｍのＴｉ膜と、例えば膜厚５０ｎｍのＴｉＮ膜とが順次積層されてなるものである。なお、密着層３４は、水素及び水分の拡散を防止するバリア層としても機能する。このような密着層３４により、強誘電体膜４２に水素及び水分が達するのが抑制されため、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
密着層３４が形成されたコンタクトホール３２ａ内、及びコンタクトホール３２ａ周辺の密着層３４上には、貴金属からなる導体膜３６が形成されている。また、密着層３４が形成されたコンタクトホール３２ｂ内には、貴金属からなる導体膜３６が埋め込まれている。導体膜３６としては、例えば膜厚４００ｎｍのイリジウム（Ｉｒ）膜が用いられている。
こうして、強誘電体キャパシタ４６の下部電極３８が、密着層３４と、貴金属からなる導体膜３６とにより構成されている。下部電極３８は、コンタクトホール３２ａ内に埋め込まれ、ソース／ドレイン領域２２ａに接続されたプラグ部３８ａを一体的に有している。
また、コンタクトホール３２ｂ内には、密着層３４と、貴金属からなる導体膜３６とにより構成され、ソース／ドレイン領域２２ｂに接続されたプラグ４０が形成されている。
下部電極３８上には、強誘電体キャパシタ４６の強誘電体膜４２が形成されている。強誘電体膜４２としては、例えば膜厚１２０ｎｍのＰｂＺｒ１−ＸＴｉＸＯ３膜（ＰＺＴ膜）が用いられている。
強誘電体膜４２上には、強誘電体キャパシタ４６の上部電極４４が形成されている。上部電極４４としては、例えば膜厚２００ｎｍの酸化イリジウム（ＩｒＯｘ）膜が用いられている。
こうして、下部電極３８と強誘電体膜４２と上部電極４４とからなる強誘電体キャパシタ４６が構成されている。
強誘電体キャパシタ４６が形成された層間絶縁膜３０上には、水素及び水分の拡散を防止する保護膜４８が形成されている。保護膜４８は、強誘電体キャパシタ４６を覆うように、すなわち、下部電極３８の側面、強誘電体膜４２の側面、上部電極４４の側面、及び上部電極４４の上面を覆うように形成されている。保護膜４８としては、例えば膜厚２０〜１００ｎｍのアルミナ（Ａｌ２Ｏ３）膜が用いられている。保護膜４８により、強誘電体膜４２に水素及び水分が達するのが抑制されため、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
保護膜４８上には、例えば膜厚１５００ｎｍのＴＥＯＳ膜からなる層間絶縁膜５０が形成されている。層間絶縁膜５０の表面は平坦化されている。
層間絶縁膜５０及び保護膜４８には、強誘電体キャパシタ４６の上部電極４４に達するコンタクトホール５２ａが形成されている。層間絶縁膜５０には、コンタクトホール５２ａに接続された配線溝５４ａが形成されている。
また、層間絶縁膜５０及び保護膜４８には、プラグ４０に達するコンタクトホール５２ｂが形成されている。層間絶縁膜５０には、コンタクトホール５２ｂに接続された配線溝５４ｂが形成されている。
コンタクトホール５２ａ及び配線溝５４ａ内、及びコンタクトホール５２ｂ及び配線溝５４ｂ内には、例えば膜厚３０ｎｍのＴｉ膜及び膜厚５０ｎｍのＴｉＮ膜からなるバリアメタル膜５６が形成されている。
バリアメタル膜５６が形成されたコンタクトホール５２ａ及び配線溝５４ａ内、及びバリアメタル膜５６が形成されたコンタクトホール５２ｂ及び配線溝５４ｂ内には、アルミニウム膜５８が埋め込まれている。このアルミニウム膜５８はタングステン膜でもよい。
こうして、配線溝５４ａ内に、バリアメタル膜５６とアルミニウム膜５８とにより構成される配線６０ａが形成されている。配線６０ａは、コンタクトホール５２ａ内に埋め込まれ、強誘電体キャパシタ４６の上部電極４４に接続されたプラグ部６２ａを一体的に有している。
また、配線溝５４ｂ内には、バリアメタル膜５６とアルミニウム膜５８とにより構成される配線６０ｂが形成されている。配線６０ｂは、コンタクトホール５２ｂ内に埋め込まれ、プラグ４０に接続されたプラグ部６２ｂを一体的に有している。
こうして、本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、強誘電体キャパシタ４６の下部電極３８が、貴金属からなる導体膜３６を有し、ソース／ドレイン領域２２ａに接続されたプラグ部３８ａを一体的に有していることに主たる特徴がある。
従来、スタック型のメモリセル構造においては、ソース／ドレイン領域に接続されたタングステンプラグの直上に、強誘電体キャパシタの下部電極が別個に形成されていた。このタングステンプラグは、ＣＭＰ後の平坦性が良好ではないため、下部電極の配向が劣化してしまっていた。また、強誘電体キャパシタに対して熱処理を行う際に、タングステンプラグは、容易に酸化されうる。タングステンプラグが酸化されると、タングステンプラグと下部電極との間の密着性が低下して膜剥がれが生じ、タングステンプラグと下部電極との間にコンタクト不良が生じることとなる。
これに対して、本実施形態による半導体装置では、強誘電体キャパシタ４６の下部電極３８が、酸化され難い貴金属からなる導体膜３６を有し、ソース／ドレイン領域２２ａに接続されたプラグ部３８ａを一体的に有している。これにより、酸化され易いタングステンプラグが下部電極とは別個に形成されている場合と比較して、所望の配向の下部電極３８を高い制御性で形成することができる。したがって、下部電極３８上に形成される強誘電体膜４２の結晶性を向上することができ、優れた電気的特性を有する強誘電体キャパシタ４６を得ることができる。
また、本実施形態による半導体装置では、下部電極３８が、ソース／ドレイン領域２２ａに接続されたプラグ部３８ａを一体的に有しているため、従来のようにタングステンプラグが下部電極とは別個に形成されている場合に両者の間に生じうるコンタクト不良が問題となることはない。
また、プラグ部３８ａを有する下部電極３８を構成する導体膜３６は、貴金属からなるため酸化され難く、また酸化された場合であっても低抵抗のままであるため、良好なコンタクトを実現することができる。
さらに、導体膜３６を構成する貴金属の酸化物は、水素及び水分の拡散を防止する特性を有している。このため、貴金属からなる導体膜３６が酸化されていれば、強誘電体膜４２に水素及び水分が達するのが抑制され、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
したがって、本実施形態によれば、動作特性に優れ、信頼性の高いスタック型のメモリセル構造を有するＦｅＲＡＭを提供することができる。
次に、本実施形態による半導体装置の製造方法について図２乃至図６を用いて説明する。
まず、例えばシリコンからなる半導体基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離領域１２を形成する。
次いで、イオン注入法により、ドーパント不純物を導入することにより、ウェル１４ａ、１４ｂを形成する。
次いで、通常のトランジスタの形成方法を用いて、素子分離領域１２により画定された素子領域に、ゲート電極（ゲート配線）１８とソース／ドレイン領域２２ａ、２２ｂとを有するトランジスタ２４を形成する（図２（ａ）参照）。
次いで、全面に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚２００ｎｍのＳｉＯＮ膜２６を形成する。ＳｉＯＮ膜２６は、ＣＭＰ法による平坦化の際のストッパ膜として機能する。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜２８を形成する。
こうして、ＳｉＯＮ膜２６とシリコン酸化膜２８とにより層間絶縁膜３０が構成される。
次いで、例えばＣＭＰ法により、層間絶縁膜３０の表面を平坦化する（図２（ｂ）参照）。
次いで、フォトリソグラフィー及びエッチングにより、層間絶縁膜３０に、ソース／ドレイン領域２２ａ、２２ｂに達するコンタクトホール３２ａ、３２ｂを形成する（図３（ａ）参照）。
次いで、脱ガス処理として、例えば窒素雰囲気中にて、例えば６５０℃、３０分間の熱処理を行う。
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜を形成する。続いて、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍのＴｉＮ膜を形成する。こうして、Ｔｉ膜とＴｉＮ膜とが順次積層されてなる密着層３４が形成される。
次いで、密着層３４上に、例えばＭＯＣＶＤ法により、貴金属からなる導体膜３６として、例えば膜厚４００ｎｍのＩｒ膜を形成する（図３（ｂ）参照）。原料であるイリジウム前駆体としては、例えば、ルイス塩基安定化β−ジケトネートイリジウム組成物、ルイス塩基安定化β−ケトイミネートイリジウム組成物等を用いることができる。このようなイリジウム前駆体を、例えばＯ２、Ｏ３、Ｎ２Ｏ等の酸化性ガスの存在下で分解することにより、Ｉｒ膜を堆積する。成膜温度は、例えば５００℃未満とする。
次いで、導体膜３６上に、例えばＭＯＣＶＤ法により、例えば膜厚１２０ｎｍのＰＺＴ膜からなる強誘電体膜４２を形成する。
ＭＯＣＶＤ法によるＰＺＴ膜の成膜では、鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）２（Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２）をＴＨＦ（tetrahydrofuran：Ｃ４Ｈ８Ｏ）液に３ｍｏｌ％の濃度で溶解させたものを０．３２ｍｌ／ｍｉｎの流量で気化器に導入する。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ｄｍｈｄ）４（Ｚｒ（Ｃ９Ｈ１５Ｏ２）４）をＴＨＦ液に３ｍｏｌ％の濃度で溶解させたものを０．２ｍｌ／ｍｉｎの流量で気化器に導入する。更に、チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２（Ｔｉ（Ｃ３Ｈ７Ｏ）２（Ｃ１１Ｈ１９Ｏ２）２）をＴＨＦ液に３ｍｏｌ％の濃度で溶解させたものを０．２ｍｌ／ｍｉｎの流量で気化器に導入する。気化器は例えば２６０℃の温度に加熱されており、上述の各有機ソースは気化器内で気化する。気化した各有機ソースは、気化器において酸素と混合された後、リアクタ上部のシャワーヘッドに導入されて一様な流れとなり、シャワーヘッドと対向して設けられる半導体基板１０に向けて均一に噴射される。なお、リアクタ内における酸素の分圧は例えば５Ｔｏｒｒとする。また、成膜時間は例えば４２０秒とする。なお、このような条件で成膜したＰＺＴ膜の組成は、Ｐｂ／（Ｚｒ＋Ｔｉ）＝１．１５、Ｚｒ／（Ｚｒ＋Ｔｉ）＝０．４５となった。
次いで、酸素を含む雰囲気中にて熱処理を行うことにより、強誘電体膜４２を結晶化する。具体的には、例えば、次のような２段階の熱処理を行う。すなわち、第１段階の熱処理として、酸素とアルゴンとの混合ガス雰囲気中にて、ＲＴＡ法により、基板温度６００℃、熱処理時間９０秒間の熱処理を行う。続いて、第２段階の熱処理として、酸素雰囲気中にて、ＲＴＡ法により、基板温度７５０℃、熱処理時間６０秒間の熱処理を行う。
次いで、強誘電体膜４２上に、例えばスパッタ法により、例えば膜厚２００ｎｍのＩｒＯｘ膜からなる上部電極４４を形成する（図４（ａ）参照）。
次いで、上部電極４４上に、後述するハードマスクとなる絶縁膜６４を形成する。絶縁膜６４としては、例えば膜厚２００ｎｍのＴｉＮ膜及び膜厚８００ｎｍのＴＥＯＳ膜を形成する。
次いで、フォトリソグラフィー及びエッチングにより、強誘電体キャパシタ４６の平面形状に絶縁膜６４をパターニングする（図４（ｂ）参照）。
次いで、絶縁膜６４をハードマスクとして、絶縁膜６４により覆われていない領域の上部電極４４、強誘電体膜４２、導体膜３６、及び密着層３４を順次エッチングする。エッチング終了後、ハードマスクとして用いた絶縁膜６４を除去する（図５（ａ）参照）。
こうして、下部電極３８と強誘電体膜４２と上部電極４４とからなる強誘電体キャパシタ４６が形成される。下部電極３８は、貴金属からなる導体膜３６と密着層３４とにより構成され、コンタクトホール３２ａ内に埋め込まれ、ソース／ドレイン領域２２ａに接続されたプラグ部３８ａを一体的に有するように形成される。
また、コンタクトホール３２ｂ内には、貴金属からなる導体膜３６と密着層３４とにより構成され、ソース／ドレイン領域２２ｂに接続されたプラグ４０が形成される。
次いで、酸素を含む炉内において、例えば３５０℃、１時間の熱処理を行う。この熱処理は、この後に形成する保護膜４８に膜剥がれが発生するのを防止するためのものである。
次いで、強誘電体キャパシタ４６が形成された層間絶縁膜３０上に、例えばスパッタ法又はＭＯＣＶＤ法により、保護膜４８を形成する（図５（ｂ）参照）。強誘電体キャパシタ４６は、保護膜４８により覆われる。保護膜４８としては、例えば膜厚２０〜１００ｎｍのＡｌ２Ｏ３膜を形成する。保護膜４８は、強誘電体キャパシタ４６をプロセスダメージ等から保護するものである。
次いで、酸素を含む炉内において、例えば５５０〜６５０℃、６０分間の熱処理を行う。この熱処理は、強誘電体膜４２上への上部電極４４の成膜時、及びエッチング時に強誘電体膜４２が受けたダメージを回復するためのものである。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５００ｎｍのＴＥＯＳ膜からなる層間絶縁膜５０を形成する。
次いで、例えばＣＭＰ法により、層間絶縁膜５０の表面を平坦化する（図６（ａ）参照）。
次いで、層間絶縁膜５０及び保護膜４８に、強誘電体キャパシタ４６の上部電極４４に達するコンタクトホール５２ａを形成し、層間絶縁膜５０に、コンタクトホール５２ａに接続された配線溝５４ａを形成する。また、層間絶縁膜５０及び保護膜４８に、プラグ４０に達するコンタクトホール５２ｂを形成し、層間絶縁膜５０に、コンタクトホール５２ｂに接続された配線溝５４ｂを形成する。
次いで、コンタクトホール５２ａ及び配線溝５４ａ内、及びコンタクトホール５２ｂ及び配線溝５４ｂ内に、例えばスパッタ法により、例えば膜厚３０ｎｍのＴｉ膜及び膜厚５０ｎｍのＴｉＮ膜からなるバリアメタル膜５６を形成する。
次いで、バリアメタル膜５６が形成されたコンタクトホール５２ａ及び配線溝５４ａ内、及びバリアメタル膜５６が形成されたコンタクトホール５２ｂ及び配線溝５４ｂ内に、アルミニウム膜５８を埋め込む。
こうして、通常の配線形成工程により、配線溝５４ａ内に、バリアメタル膜５６とアルミニウム膜５８とにより構成される配線６０ａが形成され、配線溝５４ｂ内に、バリアメタル膜５６とアルミニウム膜５８とにより構成される配線６０ｂが形成される。配線６０ａは、コンタクトホール５２ａ内に埋め込まれたプラグ部６２ａにより、強誘電体キャパシタ４６の上部電極４４に接続される。また、配線６０ｂは、コンタクトホール５２ｂ内に埋め込まれたプラグ部５２ｂにより、プラグ４０に接続される。
以後、回路設計等に応じて、配線６０ａ、６０ｂが形成された層間絶縁膜５０上に、通常の配線形成工程により単層又は複数層の配線を適宜形成する。
こうして、本実施形態による半導体装置が製造される。
このように、本実施形態によれば、貴金属からなる導体膜３６を有し、ソース／ドレイン領域２２ａに接続されたプラグ部３８ａを一体的に有する下部電極３８を形成するので、酸化され易いタングステンプラグが下部電極とは別個に形成されている場合と比較して、所望の配向の下部電極３８を高い制御性で形成することができる。これにより、下部電極３８上に形成される強誘電体膜４２の結晶性を向上することができ、優れた電気的特性を有する強誘電体キャパシタ４６を得ることができる。
また、本実施形態によれば、ソース／ドレイン領域２２ａに接続されたプラグ部３８ａを一体的に有するように下部電極３８を形成するので、従来のようにタングステンプラグが下部電極とは別個に形成されている場合に両者の間に生じうるコンタクト不良が問題となることはない。
また、本実施形態によれば、プラグ部３８ａを有する下部電極３８を構成する導体膜として、酸化され難く、また酸化された場合であっても低抵抗のままである貴金属からなる導体膜３６を形成するので、良好なコンタクトを実現することができる。
さらに、本実施形態によれば、酸化物が水素及び水分の拡散を防止する特性を有する貴金属からなる導体膜３６を形成するので、貴金属からなる導体膜３６が酸化されていれば、強誘電体膜４２に水素及び水分が達するのが抑制され、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
（変形例）
本実施形態の変形例による半導体装置について図７を用いて説明する。図７は本変形例による半導体装置の構造を示す断面図である。
本変形例による半導体装置は、上記の半導体装置において、貴金属からなる導体膜３６の下地に対する密着性を確保するための密着層３４が形成されていないものである。
図７に示すように、層間絶縁膜３０には、ソース／ドレイン領域２２ａ、２２ｂに達するコンタクトホール３２ａ、３２ｂが形成されている。
コンタクトホール３２ａ内、及びコンタクトホール３２ａ周辺の層間絶縁膜３０上には、貴金属からなる導体膜３６が直接形成されている。また、コンタクトホール３２ｂ内には、貴金属からなる導体膜３６が直接形成されている。導体膜３６としては、例えば膜厚４００ｎｍのＩｒ膜が用いられている。
こうして、強誘電体キャパシタ４６の下部電極３８が、貴金属からなる導体膜３６により構成されている。下部電極３８は、コンタクトホール３２ａ内に埋め込まれ、ソース／ドレイン領域２２ａに接続されたプラグ部３８ａを一体的に有している。
また、コンタクトホール３２ｂ内には、導体膜３６により構成され、ソース／ドレイン領域２２ｂに接続されたプラグ４０が形成されている。
下部電極３８上には、上記と同様に、強誘電体膜４２及び上部電極４４が順次形成され、下部電極３８と強誘電体膜４２と上部電極４４とからなる強誘電体キャパシタ４６が構成されている。
本変形例による半導体装置のように、貴金属からなる導体膜３６の下地に対する密着性を確保するための密着層３４が形成されていなくてもよい。
なお、本変形例による半導体装置のように密着層３４を形成しない場合には、導体膜３６を貴金属酸化物からなるものとすることで、水素及び水分の拡散を防止する膜としても導電膜３６を機能させることができる。このような導体膜３６により、強誘電体膜４２に水素及び水分が達するのが抑制され、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図８乃至図１１を用いて説明する。図８は本実施形態による半導体装置の構造を示す断面図、図９乃至図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素には、同一の符号を付し説明を省略或いは簡略にする。
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、強誘電体キャパシタ４６の下部電極３８と、下部電極３８とソース／ドレイン領域２２ａとを電気的に接続するプラグ６８ａとが互いに別個独立に形成されている点で、第１実施形態による半導体装置と異なっている。以下、本実施形態による半導体装置の構造について図８を用いて説明する。
第１実施形態による半導体装置と同様に、トランジスタ２４が形成された半導体基板１０上には、例えば膜厚２００ｎｍのＳｉＯＮ膜２６と、例えば膜厚１０００ｎｍのシリコン酸化膜２８とが順次積層されている。こうして、ＳｉＯＮ膜２６とシリコン酸化膜２８とが順次積層されてなる層間絶縁膜３０が形成されている。層間絶縁膜３０の表面は平坦化されている。
層間絶縁膜３０には、ソース／ドレイン領域２２ａ、２２ｂに達するコンタクトホール３２ａ、３２ｂが形成されている。
コンタクトホール３２ａの内壁面、コンタクトホール３２ａ底部のソース／ドレイン領域２２ａ上、及びコンタクトホール３２ａ周辺の層間絶縁膜３０上には、後述する貴金属からなる導体膜６６及び下部電極３８の下地に対する密着性を確保するための密着層３４が形成されている。また、コンタクトホール３２ｂの内壁面、及びコンタクトホール３２ｂ底部のソース／ドレイン領域２２ｂ上には、後述する貴金属からなる導体膜６６の下地に対する密着性を確保するための密着層３４が形成されている。密着層３４は、例えば膜厚２０ｎｍのＴｉ膜と、例えば膜厚５０ｎｍのＴｉＮ膜とが順次積層されてなるものである。なお、密着層３４は、水素及び水分の拡散を防止するバリア層としても機能する。このような密着層３４により、強誘電体膜４２に水素及び水分が達するのが抑制されため、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
密着層３４が形成されたコンタクトホール３２ａ内には、貴金属からなる導体膜６６が埋め込まれている。また、密着層３４が形成されたコンタクトホール３２ｂ内には、貴金属からなる導体膜６６が埋め込まれている。導体膜６６としては、例えば膜厚２５０ｎｍのＩｒ膜が用いられている。
こうして、コンタクトホール３２ａ内に、密着層３４と、貴金属からなる導体膜６６とにより構成される。この導体膜６６の表面は平坦化されて、ソース／ドレイン領域２２ａに接続されたプラグ６８ａが形成されている。
また、コンタクトホール３２ｂ内には、密着層３４と、貴金属からなる導体膜６６とにより構成され、ソース／ドレイン領域２２ｂに接続されたプラグ６８ｂが形成されている。
コンタクトホール３２ａ周辺の層間絶縁膜３０上に形成された密着層３４上、及びコンタクトホール３２ａ内に埋め込まれた導体膜６６上には、強誘電体キャパシタ４６の下部電極３８が形成されている。下部電極３８は、貴金属からなる導体膜により構成されており、具体的には、例えば膜厚５０ｎｍの白金（Ｐｔ）膜からなるものである。
さらに膜厚２０ｎｍのアモルファス貴金属酸化膜（例えば酸化白金膜（ＰｔＯｘ））及び５０ｎｍの白金（Ｐｔ）膜積層膜からなる下部電極が望ましい。このアモルファス貴金属酸化膜（ＰｔＯｘ膜）はＩｒ膜が強誘電体膜へ拡散するのを防止することができるので、キャパシタのリーク電流を押さえられる上に、下部電極の結晶性をさらに向上することができる。なお、このように、下部電極に、アモルファス貴金属酸化膜の密着層を用いる場合、アモルファス貴金属酸化膜の密着層としては、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄの酸化物、及びＳｒＲｕＯ３からなる群から選ばれる少なくとも一種の材料からなる膜を用いることができる。下部電極３８は、プラグ６８ａに接続されている。この下部電極の結晶性をさらに向上するために、ＲＴＡ法でＡｒの雰囲気中７５０℃で６０ｓｅｃのアニールを行う。
下部電極３８上には、強誘電体キャパシタ４６の強誘電体膜４２が形成されている。強誘電体膜４２としては、例えば膜厚１２０ｎｍのＰＺＴ膜が用いられている。
強誘電体膜４２上には、強誘電体キャパシタ４６の上部電極４４が形成されている。上部電極４４としては、例えば膜厚２００ｎｍのＩｒＯｘ膜が用いられている。
こうして、下部電極３８と強誘電体膜４２と上部電極４４とからなる強誘電体キャパシタ４６が構成されている。
強誘電体キャパシタ４６が形成された層間絶縁膜３０上には、水素及び水分の拡散を防止する保護膜４８が形成されている。保護膜４８は、強誘電体キャパシタ４６を覆うように、すなわち、層間絶縁膜３０上に形成された密着層３４の側面、下部電極３８の側面、強誘電体膜４２の側面、上部電極４４の側面、及び上部電極４４の上面を覆うように形成されている。保護膜４８としては、例えば膜厚２０〜１００ｎｍのＡｌ２Ｏ３膜が用いられている。保護膜４８により、強誘電体膜４２に水素及び水分が達するのが抑制されため、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
保護膜４８上には、例えば膜厚１５００ｎｍのＴＥＯＳ膜からなる層間絶縁膜５０が形成されている。
層間絶縁膜５０及び保護膜４８には、第１実施形態による半導体装置と同様に、強誘電体キャパシタ４６の上部電極４４に接続された配線６０ａ、及びプラグ６８ｂに接続された配線６０ｂが形成されている。
こうして、本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、強誘電体キャパシタ４６の下部電極３８下に形成され、下部電極３８とソース／ドレイン領域２２ａとの間を電気的に接続するプラグ６８ａが、貴金属からなる導体膜６６を有していることに主たる特徴がある。
強誘電体キャパシタ４６の下部電極３８下に形成されたプラグ６８ａが、酸化され難い貴金属からなる導体膜６６を有するため、酸化され易いタングステンプラグが下部電極とは別個に形成されている場合と比較して、所望の配向の下部電極３８を高い制御性で形成することができる。加えて、本実施形態による半導体装置は、プラグ６８ａと下部電極３８とが別個独立に形成されているため、第１実施形態による半導体装置と比較して、下部電極３８が更に平坦なものとなっている。これにより、下部電極３８上に形成される強誘電体膜４２の結晶性を向上することができ、優れた電気的特性を有する強誘電体キャパシタ４６を得ることができる。
また、本実施形態による半導体装置では、プラグ６８ａを構成する貴金属からなる導体膜６６と同様に、プラグ６８ａ上に形成された下部電極３８もまた貴金属からなる導体膜により構成されている。これにより、プラグ６８ａと下部電極３８との間の密着性を向上することができ、膜剥がれの発生を防止することができる。
また、プラグ６８ａを構成する導体膜３６は、貴金属からなるため酸化され難く、また酸化された場合であっても低抵抗のままであるため、良好なコンタクトを実現することができる。
さらに、導体膜３６を構成する貴金属の酸化物は、水素及び水分の拡散を防止する特性を有している。このため、貴金属からなる導体膜６６が酸化されていれば、強誘電体膜４２に水素及び水分が達するのが抑制され、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
したがって、本実施形態によれば、動作特性に優れ、信頼性の高いスタック型のメモリセル構造を有するＦｅＲＡＭを提供することができる。
次に、本実施形態による半導体装置の製造方法について図９乃至図１１を用いて説明する。
層間絶縁膜３０に、ソース／ドレイン領域２２ａ、２２ｂに達するコンタクトホール３２ａ、３２ｂを形成するまでの工程は、図２及び図３（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
コンタクトホール３２ａ、３２ｂを形成した後（図９（ａ）参照）、脱ガス処理として、例えば窒素雰囲気中にて、例えば６５０℃、３０分間の熱処理を行う。
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜を形成する。続いて、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍのＴｉＮ膜を形成する。こうして、Ｔｉ膜とＴｉＮ膜とが順次積層されてなる密着層３４が形成される。
次いで、密着層３４上に、例えばＭＯＣＶＤ法により、貴金属からなる導体膜６６として、例えば膜厚２００ｎｍのＩｒ膜を形成する（図９（ｂ）参照）。原料であるイリジウム前駆体としては、例えば、ルイス塩基安定化β−ジケトネートイリジウム組成物、ルイス塩基安定化β−ケトイミネートイリジウム組成物等を用いることができる。このようなイリジウム前駆体を、例えばＯ２、Ｏ３、Ｎ２Ｏ等の酸化性ガスの存在下で分解することにより、Ｉｒ膜を堆積する。成膜温度は、例えば５００℃未満とする。
次いで、例えばＣＭＰ法により、層間絶縁膜３０上に形成された密着層３４が露出するまで導体膜６６を研磨し、導体膜６６をコンタクトホール３２ａ、３２ｂ内に埋め込む。こうして、コンタクトホール３２ａ内に、密着層３４と、貴金属からなる導体膜６６とにより構成され、ソース／ドレイン領域２２ａに接続されたプラグ６８ａが形成される。また、コンタクトホール３２ｂ内に、密着層３４と、貴金属からなる導体膜６６とにより構成され、ソース／ドレイン領域２２ｂに接続されたプラグ６８ｂが形成される（図１０（ａ）参照）。
次いで、例えば、スパッタ法により、例えば膜厚２０ｎｍの酸化白金（ＰｔＯｘ）及び５０ｎｍのＰｔ膜からなる下部電極３８を形成する。さらに、下部電極の結晶性向上するために、ＲＴＡ法でＡｒの雰囲気中７５０℃で６０ｓｅｃのアニールを行う。
次いで、全面に、例えばＭＯＣＶＤ法により、例えば膜厚１２０ｎｍのＰＺＴ膜からなる強誘電体膜４２を形成する。
ＭＯＣＶＤ法によるＰＺＴ膜の成膜では、Ｐｂ供給用の有機ソースとして、Ｐｂ（ＤＰＭ）２をＴＨＦ液に３ｍｏｌ％の濃度で溶解させたものを０．３２ｍｌ／ｍｉｎの流量で気化器に導入する。また、Ｚｒ供給用の有機ソースとして、Ｚｒ（ｄｍｈｄ）４をＴＨＦ液に３ｍｏｌ％の濃度で溶解させたものを０．２ｍｌ／ｍｉｎの流量で気化器に導入する。更に、Ｔｉ供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２をＴＨＦ液に３ｍｏｌ％の濃度で溶解させたものを０．２ｍｌ／ｍｉｎの流量で気化器に導入する。気化器は例えば２６０℃の温度に加熱されており、上述の各有機ソースは気化器内で気化する。気化した各有機ソースは、気化器において酸素と混合された後、リアクタ上部のシャワーヘッドに導入されて一様な流れとなり、シャワーヘッドと対向して設けられる半導体基板１０に向けて均一に噴射される。なお、リアクタ内における酸素の分圧は例えば５Ｔｏｒｒとする。また、成膜時間は例えば４２０秒とする。なお、このような条件で成膜したＰＺＴ膜の組成は、Ｐｂ／（Ｚｒ＋Ｔｉ）＝１．１５、Ｚｒ／（Ｚｒ＋Ｔｉ）＝０．４５となった。この強誘電体ＰＺＴ膜はＲＦスパッタ法、Ｓｏｌ−ｇｅｌ法で形成するでも良い。
次いで、酸素を含む雰囲気中にて熱処理を行うことにより、強誘電体膜４２を結晶化する。具体的には、例えば、次のような２段階の熱処理を行う。すなわち、第１段階の熱処理として、酸素とアルゴンとの混合ガス雰囲気中にて、ＲＴＡ法により、基板温度６００℃、熱処理時間９０秒間の熱処理を行う。続いて、第２段階の熱処理として、酸素雰囲気中にて、ＲＴＡ法により、基板温度７５０℃、熱処理時間６０秒間の熱処理を行う。
次いで、強誘電体膜４２上に、例えばスパッタ法により、例えば膜厚２００ｎｍのＩｒＯｘ膜からなる上部電極４４を形成する（図１０（ｂ）参照）。
次いで、上部電極４４上に、後述するハードマスクとなる絶縁膜６４を形成する。絶縁膜６４としては、例えば膜厚２００ｎｍのＴｉＮ膜及び膜厚８００ｎｍのＴＥＯＳ膜を形成する。
次いで、フォトリソグラフィー及びエッチングにより、強誘電体キャパシタ４６の平面形状に絶縁膜６４をパターニングする（図１１（ａ）参照）。
次いで、絶縁膜６４をハードマスクとして、絶縁膜６４により覆われていない領域の上部電極４４、強誘電体膜４２、導体膜６６、及び密着層３４を順次エッチングする。エッチング終了後、ハードマスクとして用いた絶縁膜６４を除去する（図１１（ｂ）参照）。
こうして、下部電極３８と強誘電体膜４２と上部電極４４とからなる強誘電体キャパシタ４６が形成される。下部電極３８は、貴金属からなる導体膜３６により構成される。
以後、保護膜４８形成前の熱処理工程から配線６０ａ、６０ｂを形成する工程までは、図５（ｂ）及び図６に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
このように、本実施形態によれば、下部電極３８が接続されるプラグとして、貴金属からなる導体膜６６を有するプラグ６８ａを形成するので、酸化され易いタングステンプラグが下部電極とは別個に形成されている場合と比較して、所望の配向の下部電極３８を高い制御性で形成することができる。これにより、下部電極３８上に形成される強誘電体膜４２の結晶性を向上することができ、優れた電気的特性を有する強誘電体キャパシタ４６を得ることができる。
また、本実施形態によれば、貴金属からなる導体膜６６を有するプラグ６８ａを形成し、プラグ６８ａ上に、貴金属からなる導体膜を有する下部電極３８を形成するので、プラグ６８ａと下部電極３８との間の密着性を向上することができ、膜剥がれの発生を防止することができる。
また、本実施形態によれば、プラグ６８ａを構成する導体膜として、酸化され難く、また酸化された場合であっても低抵抗のままである貴金属からなる導体膜６６を形成するので、良好なコンタクトを実現することができる。
さらに、本実施形態によれば、酸化物が水素及び水分の拡散を防止する特性を有する貴金属からなる導体膜６６を形成するので、貴金属からなる導体膜６６が酸化されていれば、強誘電体膜４２に水素及び水分が達するのが抑制され、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
（変形例）
本実施形態の変形例による半導体装置について図１２を用いて説明する。図１２は本変形例による半導体装置の構造を示す断面図である。
本変形例による半導体装置は、上記の半導体装置において、貴金属からなる導体膜３６の下地に対する密着性を確保するための密着層３４が形成されていないものである。
図１２に示すように、層間絶縁膜３０には、ソース／ドレイン領域２２ａ、２２ｂに達するコンタクトホール３２ａ、３２ｂが形成されている。
コンタクトホール３２ａ内、及びコンタクトホール３２ａ周辺の層間絶縁膜３０上には、貴金属からなる導体膜６６が直接形成されている。また、コンタクトホール３２ｂ内には、貴金属からなる導体膜６６が直接形成されている。導体膜６６としては、例えば膜厚２５０ｎｍのＩｒ膜が用いられている。
こうして、コンタクトホール３２ａ内に、導体膜６６により構成され、平坦化により、ソース／ドレイン領域２２ａに接続されたプラグ６８ａが形成されている。
また、コンタクトホール３２ｂ内には、導体膜６６により構成され、ソース／ドレイン領域２２ｂに接続されたプラグ６８ｂが形成されている。
コンタクトホール３２ａ周辺の層間絶縁膜３０上、及びコンタクトホール３２ａ内に埋め込まれた導体膜６６上には、強誘電体キャパシタ４６の下部電極３８が形成されている。下部電極３８は、貴金属からなる導体膜により構成されており、具体的には、例えば膜厚５０ｎｍのＰｔ膜からなるものである。さらに、この下部電極は膜厚２０ｎｍのアモルファス貴金属酸化膜（例えば酸化白金膜（ＰｔＯｘ）、酸化イリジウム膜（ＩｒＯｘ））及び５０ｎｍの白金（Ｐｔ）膜積層膜からなる下部電極が望ましい。下部電極３８は、プラグ６８ａに接続されている。
下部電極３８上には、上記と同様に、強誘電体膜４２及び上部電極４４が順次形成され、下部電極３８と強誘電体膜４２と上部電極４４とからなる強誘電体キャパシタ４６が構成されている。
本変形例による半導体装置のように、貴金属からなる導体膜６６の下地に対する密着性を確保するための密着層３４が形成されていなくてもよい。
なお、本変形例による半導体装置のように密着層３４を形成しない場合には、第１実施形態の変形例による半導体装置と同様に、導体膜６６を貴金属酸化物からなるものとすることで、水素及び水分の拡散を防止する膜としても導電膜６６を機能させることができる。このような導体膜６６により、強誘電体膜４２に水素及び水分が達するのが抑制され、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１３乃至図１６を用いて説明する。図１３は本実施形態による半導体装置の構造を示す断面図、図１４乃至図１６は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の基本的構成は、第２実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、強誘電体キャパシタ４６の上部電極４４に接続された配線７２が、貴金属からなる導体膜７６を有する点で、第２実施形態による半導体装置と異なっている。以下、本実施形態による半導体装置の構造について図１３を用いて説明する。
第２実施形態による半導体装置と同様に、強誘電体キャパシタ４６が形成された層間絶縁膜３０上には、強誘電体キャパシタ４６を覆う保護膜４８と、層間絶縁膜５０とが順次形成されている。
層間絶縁膜５０及び保護膜４８には、強誘電体キャパシタ４６の上部電極４４に達するコンタクトホール７０が形成されている。層間絶縁膜５０上には、コンタクトホール７０を介して強誘電体キャパシタ４６の上部電極４４に接続された配線（プレート線）７２が形成されている。配線７２は、バリアメタル膜７４と、貴金属からなる導体膜７６と、バリアメタル膜７８とにより構成されている。貴金属からなる導体膜７６としては、例えば膜厚２００ｎｍのＩｒ膜が用いられている。
また、バリアメタル膜７４、７８としては、例えば、膜厚７５ｎｍのＴｉＮ膜と、膜厚５ｎｍのＴｉ膜と、例えば膜厚７５ｎｍのＴｉＮ膜とが順次積層されてなる積層膜が用いられている。
この配線上側のバリアメタル層７８と配線下側のバリアメタル層７４は同一材料でもよいし、他の材料でもよい。例えば、Ｔｉ、Ｔａ、ＴａＮ、ＴａＳｉ、ＴｉＮ、ＴｉＡＬＮ、ＴｉＳｉなどの単層及びこれらからなる群から選択される少なくとも一種以上の材料からなる積層膜であればよい。
また、層間絶縁膜５０及び保護膜４８には、プラグ６８ｂに達するコンタクトホール８０が形成されている。コンタクトホール８０内には、例えば膜厚２０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ膜からなるバリアメタル膜８２が形成されている。バリアメタル膜８２が形成されたコンタクトホール８０内には、タングステン膜８４が埋め込まれている。こうして、コンタクトホール８０内に、バリアメタル膜８２とタングステン膜８４とにより構成され、プラグ６８ｂに接続されたプラグ８６が形成されている。
層間絶縁膜５０上には、プラグ８６、６８ｂを介してソース／ドレイン領域２２ｂに電気的に接続された配線（ビット線）８８が形成されている。配線８８は、例えば、配線７２と同様にバリアメタル膜７４と、貴金属からなる導体膜７６と、バリアメタル膜７８とにより構成されている。配線８８には、イリジウム（Ｉｒ）又は酸化イリジウム（ＩｒＯｘ）が用いられている。
配線７２、８８が形成された層間絶縁膜５０上には、層間絶縁膜９０が形成されている。
層間絶縁膜９０には、配線８８に達するコンタクトホール９２が形成されている。
コンタクトホール９２内には、バリアメタル膜９４が形成されている。バリアメタル膜９４が形成されたコンタクトホール９２内には、タングステン膜９６が埋め込まれている。こうして、コンタクトホール９２内に、バリアメタル膜９４とタングステン膜９６とにより構成され、配線８８に接続されたプラグ９８が形成されている。
こうして、本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、コンタクトホール７０を介して強誘電体キャパシタ４６の上部電極４４に接続された配線７２が、貴金属からなる導体膜７６を有することに主たる特徴がある。
貴金属からなる導体膜７６を配線７２が有するため、貴金属又は貴金属酸化物により構成される上部電極４４と配線７２との反応を抑制することができ、上部電極４４と配線７２との間のコンタクトを良好なものとすることができる。
さらに、導体膜７６を構成する貴金属の酸化物は、水素及び水分の拡散を防止する特性を有している。このため、貴金属からなる導体膜７６が酸化されていれば、強誘電体膜４２に水素及び水分が達するのが抑制され、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
したがって、本実施形態によれば、動作特性に優れ、信頼性の高いスタック型のメモリセル構造を有するＦｅＲＡＭを提供することができる。
次に、本実施形態による半導体装置の製造方法について図１４乃至図１６を用いて説明する。
層間絶縁膜５０を形成するまでの工程は、第２実施形態による半導体装置の製造方法と同様であるので説明を省略する。
層間絶縁膜５０を平坦化した後、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜５０及び保護膜４８に、プラグ６８ｂに達するコンタクトホール８０を形成する（図１４（ａ）参照）。
全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜と５０ｎｍのＴｉＮ膜からなるバリアメタル膜８２を形成する。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのタングステン膜８４を形成する。
次いで、例えばＣＭＰ法により、層間絶縁膜５０の表面が露出するまで、タングステン膜８４及びバリアメタル膜８２を研磨する。こうして、コンタクトホール８０内に、バリアメタル膜とタングステン膜８４とにより構成され、プラグ６８ｂに接続されたプラグ８６が形成される（図１４（ｂ）参照）。
次いで、全面にＷ酸化防止絶縁膜（図示せず）を形成する。Ｗ酸化防止絶縁膜としては、例えばＳｉＯＮ膜を用いる。
次いで、フォトリソグラフィー及びドライエッチングにより、Ｗ酸化防止絶縁膜及び層間絶縁膜５０及び保護膜４８に、強誘電体キャパシタ４６の上部電極４４に達するコンタクトホール７０を形成する。
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜５０及び保護膜４８に、強誘電体キャパシタ４６の上部電極４４に達するコンタクトホール７０を形成する。
次いで、酸素雰囲気中にて、例えば５００℃、６０分間の熱処理を行う。この熱処理は、キャパシタ周りの層間絶縁膜５０中の水分を追い出せる上に、コンタクトホール７０を形成するためのドライエッチングの際に強誘電体キャパシタ４６が受けたダメージを回復し、強誘電体キャパシタ４６の電気的特性を回復するためのものである。このアニール処理の後、タングステン酸化防止絶縁膜をエッチバックにより除去する（図１５（ａ）参照）。
次いで、全面に、例えばスパッタ法により、例えば膜厚１５０ｎｍのＴｉＮ膜と、例えば膜厚５ｎｍのＴｉ膜とを順次形成する。こうして、ＴｉＮ膜とＴｉ膜とＴｉ膜とが順次積層されてなるバリアメタル膜７４が形成される。
次いで、全面に、例えばＭＯＣＶＤ法により、貴金属からなる導体膜７６として、例えば膜厚３００ｎｍのＩｒ膜を形成する。
次いで、全面に、例えばスパッタ法により、例えば膜厚５ｎｍのＴｉ膜と、例えば膜厚１５０ｎｍのＴｉ膜とを順次形成する。こうして、Ｔｉ膜とＴｉ膜とが順次積層されてなるバリアメタル膜７８が形成される（図１５（ｂ）参照）。
次いで、ハードマスクを用いたドライエッチングにより、バリアメタル膜７８、貴金属からなる導体膜７６、及びバリアメタル膜７４をパターニングする。これにより、バリアメタル膜７４と、貴金属からなる導体膜７６と、バリアメタル膜７８とにより構成され、コンタクトホール７０を介して上部電極４４に接続された配線７２が形成される（図１６（ａ）参照）。また、バリアメタル膜７４と、貴金属からなる導体膜７６と、バリアメタル膜７８とにより構成され、プラグ８６に接続された配線８８が形成される。
以後、層間絶縁膜９０、配線８８に接続されたプラグ９８等を形成し（図１６（ｂ）参照）、回路設計等に応じて、通常の配線形成工程により単層又は複数層の配線を適宜形成する。
こうして、本実施形態による半導体装置が製造される。
このように、本実施形態によれば、コンタクトホール７０を介して強誘電体キャパシタ４６の上部電極４４に接続する配線として、貴金属からなる導体膜７６を有する配線７２を形成するので、貴金属又は貴金属酸化物により構成される上部電極４４と配線７２との反応を抑制することができ、上部電極４４と配線７２との間のコンタクトを良好なものとすることができる。
さらに、本実施形態によれば、酸化物が水素及び水分の拡散を防止する特性を有する貴金属からなる導体膜７６を形成するので、貴金属からなる導体膜７６が酸化されていれば、強誘電体膜４２に水素及び水分が達するのが抑制され、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
なお、本実施形態では、強誘電体キャパシタ４６の上部電極４４に接続された配線７２以外の構造については、第２実施形態による半導体装置とほぼ同様の構造としたが、配線７２以外の構造を、第１実施形態による半導体装置とほぼ同様の構造としてもよい。
さらに、配線７２は、バリアメタル層７４やバリアメタル層７８を形成しない単層の配線７６でもよい。
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１７乃至図２３を用いて説明する。図１７は本実施形態による半導体装置の構造を示す断面図、図１８乃至図２３は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
まず、本実施形態による半導体装置の構造について図１７を用いて説明する。本実施形態による半導体装置は、プレーナ型のメモリセル構造を有するＦｅＲＡＭである。
例えばシリコンからなる半導体基板１０上には、素子領域を画定する素子分離領域１２が形成されている。半導体基板１０は、ｎ型、ｐ型のいずれのものであってもよい。素子分離領域１２が形成された半導体基板１０内には、ウェル１４ａ、１４ｂが形成されている。
ウェル１４ａ、１４ｂが形成された半導体基板１０上には、ゲート絶縁膜１６を介してゲート電極（ゲート配線）１８が形成されている。ゲート電極１８の側壁部分には、サイドウォール絶縁膜２０が形成されている。
サイドウォール絶縁膜２０が形成されたゲート電極１８の両側には、ソース／ドレイン領域２２ａ、２２ｂが形成されている。
こうして、半導体基板１０上に、ゲート電極１８とソース／ドレイン領域２２ａ、２２ｂとを有するトランジスタ２４が構成されている。
トランジスタ２４が形成された半導体基板１０上には、例えば膜厚２００ｎｍのＳｉＯＮ膜２６と、例えば膜厚１０００ｎｍのシリコン酸化膜２８とが順次積層されている。こうして、ＳｉＯＮ膜２６とシリコン酸化膜２８とが順次積層されてなる層間絶縁膜３０が形成されている。層間絶縁膜３０の表面は平坦化されている。
層間絶縁膜３０には、ソース／ドレイン領域２２ａ、２２ｂに達するコンタクトホール３２ａ、３２ｂが形成されている。
コンタクトホール３２ａ、３２ｂ内には、例えば膜厚５０ｎｍのＴｉＮ膜からなるバリアメタル膜１００が形成されている。
バリアメタル膜１００が形成されたコンタクトホール３２ａ、３２ｂ内には、タングステン膜１０２が埋め込まれている。
こうして、コンタクトホール３２ａ、３２ｂ内に、バリアメタル膜１００とタングステン膜１０２とにより構成され、ソース／ドレイン領域２２ａ、２２ｂに接続されたプラグ１０４ａ、１０４ｂが形成されている。
層間絶縁膜３０上には、強誘電体キャパシタ４６の下部電極３８が形成されている。下部電極３８は、例えば膜厚２０ｎｍのＴｉ膜１０６と、例えば膜厚１５０ｎｍのＰｔ膜１０８とが順次積層されてなるものである。なお、Ｔｉ膜１０６に代えて、酸化チタン（ＴｉＯｘ）膜、酸化タンタル（Ｔａ２Ｏ５）膜、又はＡｌ２Ｏ３膜が用いられていてもよい。
下部電極３８上には、強誘電体キャパシタ４６の強誘電体膜４２が形成されている。強誘電体膜４２としては、例えば膜厚１５０ｎｍのＰｂ１−ＸＬａＸＺｒ１−ＹＴｉＹＯ３膜（ＰＬＺＴ膜）が用いられている。
強誘電体膜４２上には、強誘電体キャパシタ４６の上部電極４４が形成されている。上部電極４４としては、例えば膜厚２００ｎｍの酸化イリジウム（ＩｒＯＸ）膜が用いられている。
こうして、下部電極３８と強誘電体膜４２と上部電極４４とからなる強誘電体キャパシタ４６が構成されている。
強誘電体キャパシタ４６が形成された層間絶縁膜３０上には、水素及び水分の拡散を防止する保護膜４８が形成されている。保護膜４８は、強誘電体キャパシタ４６を覆うように、すなわち、下部電極３８の側面、強誘電体膜４２の側面、上部電極４４の側面、上部電極４４の上面、及び強誘電体膜４２が形成されてない下部電極３８の上面を覆うように形成されている。保護膜４８としては、例えば膜厚５０ｎｍのＡｌ２Ｏ３膜が用いられている。保護膜４８により、強誘電体膜４２に水素及び水分が達するのが抑制されため、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
保護膜４８上には、例えば膜厚１５００ｎｍのＴＥＯＳ膜からなる層間絶縁膜５０が形成されている。層間絶縁膜５０の表面は、平坦化されている。
層間絶縁膜５０及び保護膜４８には、強誘電体キャパシタ４６の上部電極４４に達するコンタクトホール１１０が形成されている。また、層間絶縁膜５０及び保護膜４８には、強誘電体キャパシタ４６の下部電極３８に達するコンタクトホール１１２が形成されている。また、層間絶縁膜５０及び保護膜４８には、プラグ１０４ａ、１０４ｂに達するコンタクトホール１１４ａ、１１４ｂが形成されている。
コンタクトホール１１４ａ、１１４ｂ内には、例えば膜厚２０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ膜からなるバリアメタル膜１１６、１２２が形成されている。バリアメタル膜１１６、１２２が形成されたコンタクトホール１１４ａ、１１４ｂ内には、タングステン膜１１８、１２４が埋め込まれている。
こうして、コンタクトホール１１４ａ、１１４ｂ内に、バリアメタル膜１１６、１２２と、タングステン膜１１８、１２４とにより構成され、プラグ１０４ａ、１０４ｂに接続されたプラグ１２０、１２６が形成されている。なお、プラグ１２０は、配線との共晶反応を防止するため、貴金属からなる導体膜を用いて構成してもよい。
層間絶縁膜５０上には、コンタクトホール１１０を介して強誘電体キャパシタ４６の上部電極４４に接続され、また、プラグ１２０に接続された配線１２８が形成されている。配線１２８は、バリアメタル膜１３０と、貴金属からなる導体膜１３２と、バリアメタル膜１３４とにより構成されている。
また、層間絶縁膜５０上には、コンタクトホール１１２を介して強誘電体キャパシタ４６の下部電極３８に接続された配線（プレート線）１３６が形成されている。配線１３６は、バリアメタル膜１３０と、貴金属からなる導体膜１３２と、バリアメタル膜１３４とにより構成されている。
さらに、層間絶縁膜５０上には、プラグ１２６に接続された配線１３８が形成されている。配線１３８は、バリアメタル膜１３０と、貴金属からなる導体膜１３２と、バリアメタル膜１３４とにより構成されている。
配線１２８、１３６、１３８を構成する貴金属からなる導体膜１３２としては、例えば膜厚２００ｎｍのＩｒ膜が用いられている。また、配線１２８、１３６、１３８を構成するバリアメタル膜１３０としては、例えば、膜厚１５０ｎｍのＴｉＮ膜と、膜厚５ｎｍのＴｉ膜とが順次積層されてなる積層膜が用いられている。配線１２８、１３６、１３８を構成するバリアメタル膜１３４としては、例えば、膜厚５ｎｍのＴｉ膜と、膜厚１５０ｎｍのＴｉＮ膜とが順次積層されてなる積層膜が用いられている。
なお、配線１２８、１３６、１３８は、バリアメタル膜１３０やバリアメタル膜１３４を形成しない単層の配線１３２でもよい。
配線１２８、１３６、１３８が形成された層間絶縁膜５０上には、例えば膜厚２６００ｎｍのＴＥＯＳ膜からなる層間絶縁膜１４０が形成されている。
層間絶縁膜１４０には、配線１３８に達するコンタクトホール１４２が形成されている。コンタクトホール１４２内には、バリアメタル膜１４４が形成されている。バリアメタル膜１４４が形成されたコンタクトホール１４２内には、タングステン膜１４６が埋め込まれている。こうして、コンタクトホール１４２内に、バリアメタル膜１４４とタングステン膜１４６とにより構成され、配線１３８に接続されたプラグ１４８が形成されている。
層間絶縁膜１４０上には、プラグ１４８に接続された配線（ビット線）（図示せず）が形成されている。
こうして、本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、コンタクトホール１１０を介して強誘電体キャパシタ４６の上部電極４４に接続された配線１２８、及びコンタクトホール１１２を介して強誘電体キャパシタ４６の下部電極３８に接続された配線１３６が、貴金属からなる導体膜１３２を有することに主たる特徴がある。
貴金属からなる導体膜１３２を配線１２８、１３６が有するため、貴金属又は貴金属酸化物により構成される上部電極４４及び下部電極３８と配線１２８、１３６との反応を抑制することができ、上部電極４４及び下部電極３８と配線１２８、１３６との間のコンタクトを良好なものとすることができる。
さらに、導体膜１３２を構成する貴金属の酸化物は、水素及び水分の拡散を防止する特性を有している。このため、貴金属からなる導体膜１３２が酸化されていれば、強誘電体膜４２に水素及び水分が達するのが抑制され、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
したがって、本実施形態によれば、動作特性に優れ、信頼性の高いプレーナ型のメモリセル構造を有するＦｅＲＡＭを提供することができる。
次に、本実施形態による半導体装置の製造方法について図１８乃至図２３を用いて説明する。
まず、例えばシリコンからなる半導体基板１０に、例えばＳＴＩ法により、素子領域を画定する素子分離領域１２を形成する。
次いで、イオン注入法により、ドーパント不純物を導入することにより、ウェル１４ａ、１４ｂを形成する。
次いで、通常のトランジスタの形成方法を用いて、素子分離領域１２により画定された素子領域に、ゲート電極（ゲート配線）１８とソース／ドレイン領域２２ａ、２２ｂとを有するトランジスタ２４を形成する（図１８（ａ）参照）。
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚２００ｎｍのＳｉＯＮ膜２６を形成する。ＳｉＯＮ膜２６は、ＣＭＰ法による平坦化の際のストッパ膜として機能する。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０００ｎｍのシリコン酸化膜２８を形成する。
こうして、ＳｉＯＮ膜２６とシリコン酸化膜２８とにより層間絶縁膜３０が構成される。
次いで、例えばＣＭＰ法により、層間絶縁膜３０の表面を平坦化する（図１８（ｂ）参照）。
次いで、フォトリソグラフィー及びエッチングにより、層間絶縁膜３０に、ソース／ドレイン領域２２ａ、２２ｂに達するコンタクトホール３２ａ、３２ｂを形成する。
次いで、全面に、例えばスパッタ法により、例えば膜厚５０ｎｍのＴｉＮ膜からなるバリアメタル膜１００を形成する。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのタングステン膜１０２を形成する。
次いで、例えばＣＭＰ法により、層間絶縁膜３０の表面が露出するまでタングステン膜１０２及びバリアメタル膜１００を研磨し、タングステン膜１０２をコンタクトホール３２ａ、３２ｂ内に埋め込む。こうして、コンタクトホール３２ａ内に、バリアメタル膜１００とタングステン膜１０２とにより構成され、ソース／ドレイン領域２２ａに接続されたプラグ１０４ａが形成される。また、コンタクトホール３２ｂ内に、バリアメタル膜１００とタングステン膜１０２とにより構成され、ソース／ドレイン領域２２ｂに接続されたプラグ１０４ｂが形成される（図１９（ａ）参照）。
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜１０６を形成する。
次いで、Ｔｉ膜１０６上に、例えばスパッタ法により、例えば膜厚１５０ｎｍのＰｔ膜１０８を形成する。
次いで、Ｐｔ膜１０８上に、例えばスパッタ法により、例えば膜厚１５０ｎｍのＰＬＺＴ膜からなる強誘電体膜４２を形成する。
次いで、所定の熱処理を行うことにより、強誘電体膜４２を結晶化する。
次いで、強誘電体膜４２上に、例えばスパッタ法により、例えば膜厚２００ｎｍのＩｒＯｘ膜からなる上部電極４４を形成する（図１９（ｂ）参照）。
次いで、フォトリソグラフィー及びドライエッチングを用いて、上部電極４４、強誘電体膜４２、Ｐｔ膜１０８、及びＴｉ膜１０６を段階的にパターニングする（図２０（ａ）参照）。
こうして、下部電極３８と強誘電体膜４２と上部電極４４とからなる強誘電体キャパシタ４６が形成される。下部電極３８は、Ｔｉ膜１０６とＰｔ膜１０８とにより構成される。
次いで、強誘電体キャパシタ４６が形成された層間絶縁膜３０上に、例えばスパッタ法又はＭＯＣＶＤ法により、保護膜４８を形成する。強誘電体キャパシタ４６は、保護膜４８により覆われる。保護膜４８としては、例えば膜厚５０ｎｍのＡｌ２Ｏ３膜を形成する。保護膜４８は、強誘電体キャパシタ４６をプロセスダメージ等から保護するものである。
次いで、酸素を含む炉内において、例えば６５０℃で６０分間の熱処理を行う。この熱処理は、強誘電体膜４２上への上部電極４４の成膜時、及びエッチング時に強誘電体膜４２が受けたダメージを回復するためのものである。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１５００ｎｍのＴＥＯＳ膜からなる層間絶縁膜５０を形成する。
次いで、例えばＣＭＰ法により、層間絶縁膜５０の表面を平坦化する（図２０（ｂ）参照）。
次いで、フォトリソグラフィー及びエッチングにより、層間絶縁膜５０及び保護膜４８に、プラグ１０４ａ、１０４ｂに達するコンタクトホール１１４ａ、１１４ｂを形成する（図２１（ａ）参照）。
次いで、全面に、例えばスパッタ法により、例えば膜厚２０ｎｍのＴｉ膜と５０ｎｍのＴｉＮ膜からなるバリアメタル膜１１６、１２２を形成する。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５００ｎｍのタングステン膜１１８、１２４を形成する。
次いで、例えばＣＭＰ法により、層間絶縁膜５０の表面が露出するまでタングステン膜１１８、１２４及びバリアメタル膜１１６、１２２を研磨し、タングステン膜１１８、１２４をコンタクトホール１１４ａ、１１４ｂ内に埋め込む。こうして、コンタクトホール１１４ａ、１１４ｂ内に、バリアメタル膜１１６、１２２とタングステン膜１１８、１２４とにより構成され、プラグ１０４ａ、１０４ｂに接続されたプラグ１２０、１２６が形成される（図２１（ｂ）参照）。
次に、全面にタングステン酸化防止絶縁膜（図示せず）を形成する。タングステン酸化防止絶縁膜としては、例えばＳｉＯＮ膜を用いる。
次いで、フォトリソグラフィー及びドライエッチングにより、層間絶縁膜５０及び保護膜４８に、強誘電体キャパシタ４６の上部電極４４に達するコンタクトホール１１０、及び強誘電体キャパシタ４６の下部電極３８に達するコンタクトホール１１２を形成する。
次いで、酸素雰囲気中にて、例えば５５０℃、６０分間の熱処理を行う。この熱処理は、コンタクトホール１１０、１１２を形成するためのドライエッチングの際に強誘電体キャパシタ４６が受けたダメージを回復し、強誘電体キャパシタ４６の電気的特性を回復するためのものである。このアニールの後、タングステン酸化防止絶縁膜（図示せず）をエッチバックにより除去する（図２２（ａ）参照）。
次いで、全面に、例えばスパッタ法により、例えば膜厚１５０ｎｍのＴｉＮ膜と、例えば膜厚５ｎｍのＴｉ膜とを順次形成する。こうして、ＴｉＮ膜とＴｉ膜とが順次積層されてなるバリアメタル膜１３０が形成される。
次いで、全面に、例えばＭＯＣＶＤ法により、貴金属からなる導体膜１３２として、例えば膜厚２００ｎｍのＩｒ膜を形成する。
次いで、全面に、例えばスパッタ法により、例えば膜厚５ｎｍのＴｉ膜と、例えば膜厚１５０ｎｍのＴｉＮ膜とを順次形成する。こうして、Ｔｉ膜とＴｉＮ膜とが順次積層されてなるバリアメタル膜１３４が形成される（図２２（ｂ）参照）。
次いで、ハードマスクを用いたドライエッチングにより、バリアメタル膜１３４、貴金属からなる導体膜１３２、及びバリアメタル膜１３０をパターニングする。これにより、層間絶縁膜５０上に、コンタクトホール１１０を介して上部電極４４に接続され、また、プラグ１２０に接続された配線１２８が形成される。また、コンタクトホール１１２を介して下部電極３８に接続された配線１３６が形成される。また、プラグ１２６に接続された配線１３８が形成される（図２３（ａ）参照）。配線１２８、１３６、１３８は、バリアメタル膜１３０と、貴金属からなる導体膜１３２と、バリアメタル膜１３４とにより構成される。
以後、層間絶縁膜１４０、配線１３８に接続されたプラグ１４８等を形成し（図２３（ｂ）参照）、回路設計等に応じて、層間絶縁膜１４０上に、通常の配線形成工程により単層又は複数層の配線を適宜形成する。
こうして、本実施形態による半導体装置が製造される。
このように、本実施形態によれば、コンタクトホール１１０を介して強誘電体キャパシタ４６の上部電極４４に接続された配線、及びコンタクトホール１１２を介して強誘電体キャパシタ４６の下部電極３８に接続された配線として、貴金属からなる導体膜１３２を有する配線１２８、１３６を形成するので、貴金属又は貴金属酸化物により構成される上部電極４４及び下部電極３８と配線１２８、１３６との反応を抑制することができ、上部電極４４及び下部電極３８と配線１２８、１３６との間のコンタクトを良好なものとすることができる。
さらに、本実施形態によれば、酸化物が水素及び水分の拡散を防止する特性を有する貴金属からなる導体膜１３２を形成するので、貴金属からなる導体膜１３２が酸化されていれば、強誘電体膜４２に水素及び水分が達するのが抑制され、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、強誘電体膜４２としてＰＺＴ膜又はＰＬＺＴ膜を用いる場合を例に説明したが、強誘電体膜４２はＰＺＴ膜等に限定されるものではなく、他のあらゆる強誘電体膜を適宜用いることができる。例えば、強誘電体膜４２として、ＰＺＴ膜、ＰＬＺＴ膜のほか、Ｌａ、Ｃａ、Ｓｒ、Ｓｉ等が微量にドープされたＰＺＴ膜等の一般式ＡＢＯ３で表されるペロブスカイト型の結晶構造を有するものや、ＳｒＢｉ２Ｔａ２Ｏ９膜（ＳＢＴ膜）、（ＢｉＸＬａ１−Ｘ）４Ｔｉ３Ｏ１２膜（ＢＬＴ膜）、ＳｒＢｉ２（ＴａＸＮｂ１−Ｘ）２Ｏ９膜（ＳＢＴＮ膜）等のビスマス層状構造の結晶構造を有するものを用いることができる。
また、上記実施形態では、ＭＯＣＶＤ法及びスパッタ法により強誘電体膜４２を成膜する場合を例に説明したが、強誘電体膜４２の成膜方法はこれに限定されるものではない。強誘電体膜４２の成膜方法としては、ＭＯＣＶＤ法等のＣＶＤ法やスパッタ法のほか、ゾル・ゲル法、ＭＯＤ（Metal Organic Deposition）法等を用いることができる。
また、上記実施形態では、強誘電体膜４２を用いる場合を例に説明したが、強誘電体膜４２に代えて高誘電体膜を用い、例えばＤＲＡＭ等を構成する場合にも、本発明を適用することができる。高誘電体膜としては、例えば、（ＢａＳｒ）ＴｉＯ３膜（ＢＳＴ膜）、ＳｒＴｉＯ３膜（ＳＴＯ膜）、Ｔａ２Ｏ５膜等を用いることができる。なお、高誘電体膜とは、比誘電率が二酸化シリコンより高い誘電体膜のことである。
また、上記実施形態では、下部電極３８を構成する導体膜３６、ビア６８ａを構成する導体膜６６、上部電極４４に接続された配線７２を構成する導体膜７６、上部電極４４又は下部電極３８に接続された配線１２８、１３６を構成する導体膜１３２として、貴金属からなるものを用いる場合を例に説明したが、これらの導体膜３６、６６、７６、１３２は、貴金属酸化物からなるものを用いてもよい。導体膜３６、６６、７６、１３２としては、例えば、Ｐｔ、Ｉｒ、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）、パラジウム（Ｐｄ）及びこれらの酸化物からなる群から選択される少なくとも一種の材料からなる膜を用いることができる。また、これら貴金属又は貴金属酸化物からなる膜の積層膜を、導体膜３６、６６、７６、１３２として用いてもよい。
ＭＯＣＶＤ法によりこれら貴金属又は貴金属酸化物からなる導体膜を成膜する場合、原料として次のような貴金属の前駆体を用いることができる。Ｐｔの前駆体としては、例えば、トリメチル（シクロペンタジエニル）Ｐｔ（IV）、トリメチル（β−ジケトネート）Ｐｔ（IV）、ビス（β−ジケトネート）Ｐｔ（II）、テトラキス（トリフルオロホスフィン）Ｐｔ（０）等を用いることができる。Ｒｕの前駆体としては、例えば、ビス（シクロペンタジエニル）Ｒｕ、トリス（テトラメチル−３，５−ヘプタジオネート）Ｒｕ等を用いることができる。Ｐｄの前駆体としては、例えば、パラジウムビス（β−ジケトネート）等を用いることができる。Ｒｈの前駆体としては、例えば、ルイス塩基安定化ロジウム（Ｉ）β−ジケトネート等を用いることができる。また、貴金属酸化物からなる導体膜を成膜する場合には、貴金属からなる導体膜を成膜する際の成膜温度よりも高温の成膜温度で成膜すればよい。例えば、上記実施形態においては、５５０℃未満の成膜温度にてＩｒ膜を成膜していたが、成膜温度を５５０℃以上に設定することにより、ＩｒＯｘ膜を成膜することができる。
また、上記実施形態では、導体膜３６、６６、７６、１３２をＭＯＣＶＤ法により成膜する場合を例に説明したが、導体膜３６、６６、７６、１３２の成膜方法はこれに限定されるものではない。貴金属又は貴金属酸化物からなる導体膜３６、６６、７６、１３２の成膜方法としては、ＭＯＣＶＤ法のほか、例えば、ＬＳＣＶＤ（Liquid Source Chemical Vapor Deposition）法等のＣＶＤ法や、ＣＳＤ（Chemical Solution Deposition）法等を用いることができる。
また、上記実施形態では、密着層３４としてＴｉ膜とＴｉＮ膜との積層膜を用いる場合を例に説明したが、密着層３４はこれに限定されるものではない。密着層３４としては、例えば、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ（チタンアルミナイトライド）膜、Ｉｒ膜、ＩｒＯｘ膜、Ｐｔ膜、Ｒｕ膜、Ｔａ膜等を用いることができる。また、これらの積層膜を、密着層３４として用いてもよい。
また、上記第２乃至第４実施形態では、下部電極３８としてＰｔ膜を用いる場合を例に説明したが、下部電極３８を構成する導体膜はこれに限定されるものではなく、種々の貴金属又は貴金属酸化物からなる導体膜を用いることができる。下部電極３８を構成する導体膜としては、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ及びこれらの酸化物からなる群から選択される少なくとも一種の材料からなる膜を用いることができる。また、下部電極３８を構成する導体膜として、ＳｒＲｕＯ３膜（ＳＲＯ膜）を用いることもできる。また、これらの積層膜を、下部電極３８を構成する導体膜として用いてもよい。
また、上記実施形態では、上部電極４４としてＩｒＯｘ膜を用いる場合を例に説明したが、上部電極４４を構成する導体膜はこれに限定されるものではなく、種々の貴金属又は貴金属酸化物からなる導体膜を用いることができる。上部電極４４を構成する導体膜としては、ＩｒＯｘ膜のほか、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ及びこれらの酸化物からなる群から選ばれる少なくとも一種の材料からなる膜を用いることができる。また、上部電極４４を構成する導体膜として、ＳＲＯ膜を用いることもできる。また、これらの積層膜を、上部電極４４を構成する導体膜として用いてもよい。
また、上記第３及び第４実施形態では、上部電極４４又は下部電極３８等と導体膜７６、１３２との間に介在するバリアメタル膜７４、１３０として、ＴｉＮ膜とＴｉ膜とＴｉＮ膜とが順次積層されてなる積層膜を用いる場合を例に説明したが、バリアメタル膜７４、１３０はこれに限定されるものではない。バリアメタル膜７４、１３０としては、例えば、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、Ｐｔ、Ｉｒ、ＩｒＯｘ、Ｒｕ、及びＴａからなる群から選択される少なくとも一種の材料からなる膜を用いることができる。また、これらの積層膜を、バリアメタル膜７４、１３０として用いることができる。
また、上記実施形態では、下部電極３８のプラグ部３８ａ、下部電極３８が接続されたプラグ６８ａが、トランジスタ２４のソース／ドレイン領域２２ａに接続された場合を例に説明したが、本発明は、プラグ部３８ａ、プラグ６８ａが種々の半導体素子に接続される場合に適用することができる。
本発明による半導体装置及びその製造方法は、誘電体膜として強誘電体膜又は高誘電体膜を用いたキャパシタを有する半導体装置の動作特性及び信頼性の向上を実現するのに有用である。
また、プラグ６８ａを構成する導体膜６６は、貴金属からなるため酸化され難く、また酸化された場合であっても低抵抗のままであるため、良好なコンタクトを実現することができる。
さらに、導体膜６６を構成する貴金属の酸化物は、水素及び水分の拡散を防止する特性を有している。このため、貴金属からなる導体膜６６が酸化されていれば、強誘電体膜４２に水素及び水分が達するのが抑制され、強誘電体膜４２を構成する金属酸化物の水素や水分による還元を抑制することができる。これにより、強誘電体キャパシタ４６の電気的特性の劣化を抑制することが可能となる。
本変形例による半導体装置は、上記の半導体装置において、貴金属からなる導体膜６６の下地に対する密着性を確保するための密着層３４が形成されていないものである。
この配線上側のバリアメタル層７８と配線下側のバリアメタル層７４は同一材料でもよいし、他の材料でもよい。例えば、Ｔｉ、Ｔａ、ＴａＮ、ＴａＳｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉなどの単層及びこれらからなる群から選択される少なくとも一種以上の材料からなる積層膜であればよい。
次いで、例えばＣＭＰ法により、層間絶縁膜５０の表面が露出するまで、タングステン膜８４及びバリアメタル膜８２を研磨する。こうして、コンタクトホール８０内に、バリアメタル膜８２とタングステン膜８４とにより構成され、プラグ６８ｂに接続されたプラグ８６が形成される（図１４（ｂ）参照）。
次いで、全面に、例えばスパッタ法により、例えば膜厚１５０ｎｍのＴｉＮ膜と、例えば膜厚５ｎｍのＴｉ膜とを順次形成する。こうして、ＴｉＮ膜とＴｉ膜とが順次積層されてなるバリアメタル膜７４が形成される。

Claims (23)

  1. 半導体基板上に形成された半導体素子と、
    前記半導体素子が形成された前記半導体基板上に形成された絶縁膜と、
    前記絶縁膜に形成され、前記半導体素子に達するコンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグと、
    前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続された下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタと
    を有することを特徴とする半導体装置。
  2. 半導体基板上に形成された半導体素子と、
    前記半導体素子が形成された前記半導体基板上に形成された絶縁膜と、
    前記絶縁膜に形成され、前記半導体素子に達するコンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグと、
    前記貴金属又は貴金属酸化物からなる導体膜プラグを平坦化されたプラグと、
    前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続された下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタと
    を有することを特徴とする半導体装置。
  3. 半導体基板上に形成された半導体素子と、
    前記半導体素子が形成された前記半導体基板上に形成された絶縁膜と、
    前記絶縁膜に形成され、前記半導体素子に達するコンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグと、
    前記貴金属又は貴金属酸化物からなる導体膜プラグを平坦化されたプラグと、
    前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続されたアモルファス貴金属酸化物密着層と、前記アモルファス貴金属酸化物密着層に形成された下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタと
    を有することを特徴とする半導体装置。
  4. 請求の範囲第１項記載の半導体装置において、
    前記プラグは、前記下部電極と一体的に形成されている
    ことを特徴とする半導体装置。
  5. 請求の範囲第１項乃至第４項のいずれか１項に記載の半導体装置において、
    前記コンタクトホール内に形成され、前記導体膜の下地に対する密着性を確保する密着層を更に有する
    ことを特徴とする半導体装置。
  6. 請求の範囲第５項記載の半導体装置において、
    前記密着層は、水素又は水分の拡散を防止する
    ことを特徴とする半導体装置。
  7. 請求の範囲第５項又は第６項記載の半導体装置において、
    前記密着層は、Ｔｉ膜、ＴｉＮ膜、ＴｉＡｌＮ膜、Ｉｒ膜、ＩｒＯｘ膜、Ｐｔ膜、Ｒｕ膜、及びＴａ膜からなる群から選択される膜を含む
    ことを特徴とする半導体装置。
  8. 請求の範囲第１項乃至第７項のいずれか１項に記載の半導体装置において、
    前記絶縁膜上及び前記キャパシタ上に形成された他の絶縁膜と、
    前記他の絶縁膜上に形成され、前記他の絶縁膜に形成され前記上部電極に達するコンタクトホールを介して前記上部電極に接続され、貴金属又は貴金属酸化物からなる導体膜を有する配線とを更に有する
    ことを特徴とする半導体装置。
  9. 半導体基板上に形成され、下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタと、
    前記半導体基板上及び前記キャパシタ上に形成された絶縁膜と、
    前記絶縁膜上に形成され、前記絶縁膜に形成され前記上部電極に達するコンタクトホールを介して前記上部電極に接続され、貴金属又は貴金属酸化物からなる導体膜を有する配線と
    を有することを特徴とする半導体装置。
  10. 半導体基板上に形成され、下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタと、
    前記半導体基板上及び前記キャパシタ上に形成された絶縁膜と、
    前記絶縁膜上に形成され、前記絶縁膜に形成され前記上部電極又は前記下部電極に達するコンタクトホールを介して前記上部電極又は前記下部電極に接続され、貴金属又は貴金属酸化物からなる導体膜を有する配線と
    を有することを特徴とする半導体装置。
  11. 請求の範囲第１項乃至第１０項のいずれか１項に記載の半導体装置において、
    前記プラグ又は前記配線の前記導体膜は、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ及びこれらの酸化物からなる群から選択される少なくとも一種の材料からなる膜を含む
    ことを特徴とする半導体装置。
  12. 請求の範囲第１項乃至第１１項のいずれか１項に記載の半導体装置において、
    前記下部電極は、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、これらの酸化物、及びＳｒＲｕＯ３からなる群から選ばれる少なくとも一種の材料からなる膜を含む
    ことを特徴とする半導体装置。
  13. 請求の範囲第３項に記載の半導体装置において、
    前記アモルファス貴金属酸化物密着層は、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄの酸化物、及びＳｒＲｕＯ３からなる群から選ばれる少なくとも一種の材料からなる膜を含む
    ことを特徴とする半導体装置。
  14. 請求の範囲第１項乃至第１３項のいずれか１項に記載の半導体装置において、
    前記強誘電体膜は、ＰｂＺｒ１−ＸＴｉＸＯ３膜、Ｐｂ１−ＸＬａＸＺｒ１−ＹＴｉＹＯ３膜、（ＢｉＸＬａ１−Ｘ）４Ｔｉ３Ｏ１２膜、又はＳｒＢｉ２Ｔａ２Ｏ９膜である
    ことを特徴とする半導体装置。
  15. 請求の範囲第１項乃至第１４項のいずれか１項に記載の半導体装置において、
    前記上部電極は、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｈ、Ｒｅ、Ｏｓ、Ｐｄ、これらの酸化物、及びＳｒＲｕＯ３からなる群から選ばれる少なくとも一種の材料からなる膜を含む
    ことを特徴とする半導体装置。
  16. 半導体基板上に、半導体素子を形成する工程と、
    前記半導体素子が形成された前記半導体基板上に、絶縁膜を形成する工程と、
    前記絶縁膜に、前記半導体素子に達するコンタクトホールを形成する工程と、
    前記コンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグを形成する工程と、
    前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続された下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  17. 半導体基板上に、半導体素子を形成する工程と、
    前記半導体素子が形成された前記半導体基板上に、絶縁膜を形成する工程と、
    前記絶縁膜に、前記半導体素子に達するコンタクトホールを形成する工程と、
    前記コンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグを形成する工程と、
    前記導体膜プラグの平坦化する工程と、
    前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続された下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  18. 半導体基板上に、半導体素子を形成する工程と、
    前記半導体素子が形成された前記半導体基板上に、絶縁膜を形成する工程と、
    前記絶縁膜に、前記半導体素子に達するコンタクトホールを形成する工程と、
    前記コンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を有するプラグを形成する工程と、
    前記導体膜プラグの平坦化する工程と、
    前記プラグが形成された前記絶縁膜上に形成され、前記プラグに接続されたアモルファス貴金属酸化物と下部電極とを形成する工程と、
    前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  19. 半導体基板上に半導体素子を形成する工程と、
    前記半導体素子が形成された前記半導体基板上に絶縁膜を形成する工程と、
    前記絶縁膜に、前記半導体素子に達するコンタクトホールを形成する工程と、
    前記絶縁膜上に、前記コンタクトホール内に埋め込まれ、前記半導体素子に接続され、貴金属又は貴金属酸化物からなる導体膜を形成する工程と、
    前記絶縁膜上に形成され、前記導体膜を有する下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記強誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  20. 請求の範囲第１６項乃至第１９項のいずれか１項に記載の半導体装置の製造方法において、
    前記コンタクトホールを形成する工程の後に、前記コンタクトホール内に、前記導体膜の下地に対する密着性を確保する密着層を形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  21. 請求の範囲第１６項乃至第２０項のいずれか１項に記載の半導体装置の製造方法において、
    前記絶縁膜上及び前記キャパシタ上に、他の絶縁膜を形成する工程と、
    前記他の絶縁膜に、前記上部電極に達する他のコンタクトホールを形成する工程と、
    前記他の絶縁膜上に、前記他のコンタクトホールを介して前記上部電極に接続され、貴金属又は貴金属酸化物からなる導体膜を有する配線を形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  22. 半導体基板上に、下部電極と、前記下部電極上に形成され、強誘電体膜又は高誘電体膜からなる誘電体膜と、前記誘電体膜上に形成された上部電極とを有するキャパシタを形成する工程と、
    前記半導体基板上及び前記キャパシタ上に、絶縁膜を形成する工程と、
    前記絶縁膜に、前記上部電極又は前記下部電極に達するコンタクトホールを形成する工程と、
    前記絶縁膜上に、前記コンタクトホールを介して前記上部電極又は前記下部電極に接続され、貴金属又は貴金属酸化物からなる導体膜を有する配線を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  23. 請求の範囲第１６項乃至第２２項のいずれか１項に記載の半導体装置の製造方法において、
    前記プラグ、前記下部電極、又は前記配線の前記導体膜は、ＭＯＣＶＤ法、ＬＳＣＶＤ法、又はＣＳＤ法により形成される
    ことを特徴とする半導体装置の製造方法。
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