JP4946214B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は半導体装置の製造方法に関する。
近年、デジタル技術の進展に伴い、大容量のデータを高速に保存することが可能な不揮発性メモリの開発が進められている。
そのような不揮発性メモリとしては、フラッシュメモリや強誘電体メモリが知られている。
このうち、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（IGFET）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報を表す電荷をこのフローティングゲートに蓄積することによって情報を記憶する。しかし、このようなフラッシュメモリでは、情報の書き込みや消去の際に、ゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧が必要であるという欠点がある。
これに対し、強誘電体メモリは、FeRAM(Ferroelectric Random Access Memory)とも呼ばれ、強誘電体キャパシタが備える強誘電体膜のヒステリシス特性を利用して情報を記憶する。その強誘電体膜は、キャパシタの上部電極と下部電極の間に印加される電圧に応じて分極を生じ、その電圧を取り去っても自発分極が残留する。印加電圧の極性を反転すると、この自発分極も反転し、その自発分極の向きを「１」と「０」に対応させることで、強誘電体膜に情報が書き込まれる。この書き込みに必要な電圧はフラッシュメモリにおけるよりも低く、また、フラッシュメモリよりも高速で書き込みができるという利点がFeARMにはある。
FeRAMが備える強誘電体キャパシタの性能は強誘電体膜の膜質に大きく依存する。そこで、高品位なFeRAMを提供するために、強誘電体膜の成膜方法の最適化や、強誘電体膜に対する熱処理等が数多く検討されている。
例えば、特許文献１では、キャパシタ誘電体膜を第１強誘電体膜と第２強誘電体膜との二層構造にすることが提案されている。このうち、第１強誘電体膜の成膜温度は、該第１強誘電体膜が強誘電性を示す結晶化構造になるような温度に設定される。一方、第２強誘電体膜の成膜温度は、該第２強誘電体膜が強誘電性を示す結晶化構造になる温度未満に設定される。特許文献１によれば、このような構造によって強誘電体キャパシタの疲労損失が改善されるとある。
また、特許文献２では、キャパシタのリーク電流が上昇するのを防止するために、第１強誘電体膜と、該第１強誘電体膜よりも厚い第２強誘電体膜とを交互に積層し、多層構造のキャパシタ誘電体膜を形成している。その場合、第１強誘電体膜に対してRTA(Rapid Thermal Anneal)を施している。
更に、特許文献３では、MOCVD(Metal Organic Chemical Vapor Deposition)法を用いることにより成膜時に既に結晶化した強誘電体膜を形成し、その後、強誘電体膜に対し、その成膜温度よりも４０℃以上高い温度で熱処理を行い、強誘電体キャパシタの疲労損失を改善している。
特開２００４−２１４５６９号公報 特開２００４−１８６５１７号公報 特開２００４−２２７０２号公報
ところで、強誘電体キャパシタの性能を測る指標としては、上記したリーク電流と疲労損失の他に、スイッチング電荷量とインプリント特性もあり、理想的にはこれらの全てが同時に向上するのが好ましい。
しかしながら、特許文献１〜３の技術では、これらの特性の全てを同時に向上させることができず、FeRAMの更なる高性能化の要求にこたえることができない。
例えば、特許文献１の図３によれば、スイッチング電荷量（Qsw）の低下が目立ち始める分極反転回数を従来よりも１〜２桁多くすることができるものの、分極反転回数が１０6程度になるとスイッチング電荷量（Qsw）が大きく低下している。FeRAMには、分極反転回数が１０10以上になってもスイッチング電荷量が低下しないような寿命が要求されるので、特許文献１の技術ではこの要求にこたえることができない。
また、特許文献２の技術では、キャパシタ誘電体膜を多層構造にすることで確かにリーク電流が低減されるが、３層以上の多層構造にすると工程が複雑になるという新たな問題が発生する。
一方、特許文献３の技術では、キャパシタの疲労損失とインプリント特性が向上するが、その図１０に示されるように、強誘電体膜に対するアニールによってスイッチング電荷量が低下するという問題がある。
本発明の目的は、スイッチング電荷の増加、リーク電流の低減、疲労損失の低減、及びインプリント特性の向上を同時に図ることが可能な半導体装置の製造方法を提供することにある。
本発明の一観点によれば、半導体基板の上方に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜の上に、第１導電膜としてイリジウム膜、プラチナ膜、酸化プラチナ膜、酸化イリジウム膜、及びSrRuO 3 膜のいずれかを形成する工程と、前記第１導電膜の上に、結晶化された第１強誘電体膜として、PZT膜、ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つがドープされたPZT膜、(Bi 1-x R x )Ti 3 O 12 膜（Rは希土類元素で０＜x＜１）、SrBi 2 Ta 2 O 9 膜、及びSrBi 4 Ti 4 O 15 膜のいずれかを形成する工程と、前記第１強誘電体膜をアニールする工程と、前記アニールの後、前記第１強誘電体膜の上に、アモルファス材料又は微結晶材料よりなる膜であって、ABO 3 型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電体材料膜、ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つがドープされたPZT膜、(Bi 1-x R x )Ti 3 O 12 膜（Rは希土類元素で０＜x＜１）、SrBi 2 Ta 2 O 9 膜、及びSrBi 4 Ti 4 O 15 膜のいずれかを第２強誘電体膜として形成する工程と、前記第２強誘電体膜の上に、第２導電膜として、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかの酸化物からなる膜、又はこれらの酸化物からなる膜を積層してなる膜を形成する工程と、前記第１導電膜、前記第１強誘電体膜、前記第２強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程とを有する半導体装置の製造方法が提供される。
本発明では、第１強誘電体膜に対するアニールにより、第１強誘電体膜に含まれる水分や有機物等の不純物が膜外に放出される。その結果、スイッチング電荷の増加、リーク電流の低減、疲労損失の低減、及びインプリント特性が同時に向上されたキャパシタを有する半導体装置を提供することが可能になる。
更に、第２強誘電体膜をアモルファス材料又は微結晶材料で構成するので、キャパシタ誘電体膜に拡散する第２導電膜の構成元素が、第２強誘電体膜中に留まるようになり、第１強誘電体膜に至り難くなる。これにより、結晶化して優れた強誘電体特性を呈する第１強誘電体膜の粒界に上記の元素が拡散し難くなるため、その元素によってリークパスが形成されるのが抑制され、キャパシタのリーク電流を効果的に防止することが可能となる。
ここで、第２強誘電体膜が第１強誘電体膜よりも厚いと、キャパシタ誘電体膜の残留分極電荷量が低下するので、第２強誘電体膜の膜厚は第１強誘電体膜の膜厚の４０％以下であるのが好ましい。
更に、第２導電膜を形成する工程は、第１酸化金属膜を形成する工程と、該第１酸化金属膜の上に該第１酸化金属膜よりも酸素量が多い第２酸化金属膜を形成する工程と、該第２酸化金属膜の上に導電性向上膜を形成する工程とを有することが好ましい。
このように第２酸化金属膜の酸素量を多くすることで、第２酸化金属膜の触媒作用が低下するため、外部の水分が第２酸化金属膜に触れても水素が発生し難くなり、水素の還元作用によって第１、第２強誘電体膜の強誘電体特性が劣化するのを抑えることが可能になる。
また、上記の第１酸化金属膜を形成する工程の後であって第２酸化金属膜を形成する工程の前に、酸素含有雰囲気中において第１酸化金属膜をアニールしてもよい。このアニールにより、第１、第２強誘電体膜の酸素欠損が補償されると共に、第１酸化金属膜と第２強誘電体膜との界面の凹凸が平坦化される。
本発明によれば、キャパシタ誘電体膜を第１強誘電体膜と第２強誘電体膜との二層構造にし、第１強誘電体膜に対してアニールを行うので、スイッチング電荷量の増加、リーク電流の低減、疲労損失の低減、及びインプリント特性が同時に向上されたキャパシタを備えた半導体装置を提供することができる。
次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。
（１）第１実施形態
図１〜図１０は、本実施形態に係る半導体装置の製造途中の断面図である。
この半導体装置は、微細化に有利なスタック型のFeRAMであり、以下のようにして作成される。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板１表面に、トランジスタの活性領域を画定するSTI(Shallow Trench Isolation)用の溝を形成し、その中に酸化シリコン等の絶縁膜を埋め込んで素子分離絶縁膜２とする。なお、素子分離構造はSTIに限られず、LOCOS(Local Oxidation of Silicon)法で素子分離絶縁膜２を形成してもよい。
次いで、シリコン基板１の活性領域にp型不純物を導入してpウェル３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜４となる熱酸化膜を形成する。
続いて、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜を形成し、これらの膜をフォトリソグラフィによりパターニングして二つのゲート電極５を形成する。
pウェル３上には、上記の２つのゲート電極５が間隔をおいて平行に配置され、それらのゲート電極５はワード線の一部を構成する。
次いで、ゲート電極５をマスクにするイオン注入により、ゲート電極５の横のシリコン基板１にn型不純物を導入し、第１、第２ソース／ドレインエクステンション６ａ、６ｂを形成する。
その後に、シリコン基板１の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極５の横に絶縁性サイドウォール７を形成する。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
続いて、絶縁性サイドウォール７とゲート電極５をマスクにしながら、シリコン基板１にn型不純物を再びイオン注入することにより、二つのゲート電極５の側方のシリコン基板１の表層に、互いに間隔がおかれた第１、第２ソース／ドレイン領域（第１、第２不純物拡散領域）８ａ、８ｂを形成する。
ここまでの工程により、シリコン基板１の活性領域には、ゲート絶縁膜４、ゲート電極５、及び第１、第２ソース／ドレイン領域８ａ、８ｂによって構成される第１、第２MOSトランジスタTR1、TR2が形成されたことになる。
次に、シリコン基板１の上側全面に、スパッタ法によりコバルト層等の高融点金属層を形成した後、この高融点金属層を加熱してシリコンと反応させ、シリコン基板１上に高融点金属シリサイド層９を形成する。その高融点金属シリサイド層９はゲート電極５の表層部分にも形成され、それによりゲート電極５が低抵抗化されることになる。
その後、素子分離絶縁膜２の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
続いて、プラズマCVD法により、シリコン基板１の上側全面に窒化シリコン（SiN）膜を厚さ約８０nmに形成し、それをカバー絶縁膜１０とする。次いで、このカバー絶縁膜１０の上に、TEOSガスを使用するプラズマCVD法により第１層間絶縁膜１１として酸化シリコン膜を厚さ約１０００nmに形成する。
次いで、第１層間絶縁膜１１の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。このCMPの結果、第１層間絶縁膜１１の厚さは、シリコン基板１の平坦面上で約７００nmとなる。
そして、フォトリソグラフィによりカバー絶縁膜１０と第１層間絶縁膜１１とをパターニングして第１、第２ソース／ドレイン領域８ａ、８ｂの上に直径が０．２５μmのコンタクトホールを形成する。更に、このコンタクトホール内にグルー膜（密着膜）とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１、第２導電性プラグ３２ａ、３２ｂとして残す。
これらの第１、第２導電性プラグ３２ａ、３２ｂは、それぞれ第１、第２ソース／ドレイン領域８ａ、８ｂと電気的に接続される。
なお、上記のグルー膜は、厚さ約３０nmのチタン膜と厚さ約２０nmの窒化チタン膜とをこの順に形成してなる。また、CMP前のタングステン膜は、第１層間絶縁膜１１上で約３００nmの厚さを有する。
ここで、第１、第２導電性プラグ３２ａ、３２ｂは、酸化され易いタングステンを主にして構成され、プロセス中で酸化されるとコンタクト不良を起こす恐れがある。
そこで、各導電性プラグ３２ａ、３２ｂの酸化を防ぐ酸化防止絶縁膜１４として、これらのプラグ３２ａ、３２ｂと第１層間絶縁膜１１の上にプラズマCVD法により酸窒化シリコン（SiON）膜を厚さ約２００nmに形成する。
なお、酸窒化シリコン膜に代えて、窒化シリコン（SiN）膜やアルミナ膜を酸化防止絶縁膜１４として形成してもよい。
その後に、TEOSガスを使用するプラズマCVD法により、酸化防止絶縁膜１４の上に酸化シリコン膜を厚さ約３００nmに形成し、この酸化シリコン膜を下地絶縁膜１５とする。
次に、図１（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、下地絶縁膜１５と酸化防止絶縁膜１４とをパターニングすることにより、第１導電性プラグ３２ａの上方のこれらの絶縁膜に第１ホール１５ａを形成する。
次いで、この第１ホール１５ａ内と下地絶縁膜１５の上にスパッタ法によりグルー膜３５として窒化チタン膜を形成する。
更に、CVD法を用いて、このグルー膜３５の上にプラグ用導電膜３６としてタングステン膜を形成し、このプラグ用導電膜３６で第１ホール１５ａを完全に埋め込む。
続いて、図１（ｃ）に示すように、第２絶縁膜３６の上の余分なグルー膜３５とプラグ用導電膜３６とをCMP法により研磨して除去する。これにより、グルー膜３５とプラグ用導電膜３６は、第１導電性プラグ３２ａと電気的に接続された第３導電性プラグ３６ａとして第１ホール１５ａ内に残される。
このCMPでは、研磨対象であるグルー膜３５とプラグ用導電膜３６の研磨速度が下地の下地絶縁膜１５よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のW2000を使用する。そして、下地絶縁膜１５上に研磨残を残さないために、このCMPの研磨量は各膜３５、３６の合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。
次に、図２（ａ）に示すように、酸化シリコンよりなる下地絶縁膜１５を窒素含有プラズマ、例えばアンモニア（NH3）プラズマに曝し、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
このアンモニアプラズマ処理では、例えば、シリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
続いて、図２（ｂ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を下地導電膜２１とする。
この下地導電膜２１の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタチャンバを用いて、０．１５Paのアルゴン雰囲気中で基板温度を２０℃にする。そして、２．６kWのDC電力をチャンバに５秒間供給することにより、チタンよりなる下地導電膜２１を形成する。
ここで、アンモニアプラズマ処理（図２（ａ）参照）を予め行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は下地絶縁膜１５表面の酸素原子に捕獲され難くい。そのため、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己組織化したチタンよりなる下地導電膜２１を形成することが可能となる。
その後に、下地絶縁膜２１に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTAを行う。これにより、チタンよりなる下地導電膜２１が窒化され、（１１１）方向に配向した窒化チタンで下地導電膜２１が構成されることになる。
次に、図２（ｃ）に示すように、この下地導電膜２１の上に導電性酸素バリア膜２２として窒化チタンアルミニウム（TiAlN）膜を反応性スパッタ法で１００nmの厚さに形成する。
窒化チタンアルミニウムよりなる導電性酸素バリア膜２２は、酸素透過防止機能に優れており、その下の第３導電性プラグ３６ａが酸化してコンタクト不良が発生するのを防止する役割を担う。
この導電性酸素バリア膜２２の成膜条件は特に限定されないが、本実施形態では、チタンとアルミニウムとの合金ターゲットを使用し、アルゴンガスと窒素ガスとの混合ガスをスパッタガスとして用いる。そして、アルゴンガスと窒素ガスのそれぞれの流量を４０sccm、１００sccmにし、２５３．３Paの圧力下、４００℃の基板温度、そして１．０ｋＷのスパッタパワーで導電性酸素バリア膜２２を形成する。
次に、図３（ａ）に示すように、導電性酸素バリア膜２２の上に、スパッタ法により第１導電膜２３としてイリジウム膜を厚さ約１００nmに形成する。そのイリジウム膜は、例えば、圧力が０．１１Paのアルゴン雰囲気中で基板温度を５００℃にし、スパッタパワーを０．５kWにして形成される。
ここで、既述のように、下地導電膜２１を構成する窒化チタン膜が（１１１）方向に配向しているため、この配向の作用によって下地導電膜２１の結晶性は良好になる。
その後に、アルゴン雰囲気中で基板温度を６５０℃以上にするRTAを第１導電膜２３に対して６０秒間行う。このRTAにより、第１導電膜２３と導電性酸素バリア膜２２との密着性が向上すると共に、第１導電膜２３の結晶性も改善される。
なお、第１導電膜２３はイリジウム膜に限定されない。イリジウムに代えて、プラチナなどの白金族の金属、あるいはPtO、IrOx、SrRuO3等よりなる導電性酸化物で第１導電膜２３を構成してもよい。更に、上記の金属あるいは金属酸化物の積層膜を第１導電膜２３として形成してもよい。
続いて、図３（ｂ）に示すように、MOCVD法により第１導電膜２３の上にペロブスカイト構造のPZT(Lead Zirconate Titanate: PbZrTiO3)膜を形成し、このPZT膜を第１強誘電体膜２４ｂとする。MOCVD法で形成された第１強誘電体膜２４ｂは、成膜の時点で既に結晶化しているため、第１強誘電体膜２４ｂを結晶化させるための結晶化アニールは不要である。
そのMOCVD法は次のようにして行われる。
まず、Pb(DPM)2（化学式Pb(C11H19O2)2)）、Zr(dmhd)4（化学式Zr(C9H15O2)4）、及びTi(O−iOr)2(DPM)2（化学式Ti(C3H7O)2(C11H19O2)2）のそれぞれをTHF(Tetra Hydro Furan: C4H8O)溶媒中にいずれも０．３mol／lの濃度で溶解し、Pb、Zr、及びTiの各液体原料を作成する。次いで、これらの液体原料をMOCVD装置の気化器にそれぞれ０．３２６ml／分、０．２００ml／分、および０．２００ml／分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。なお、上記の気化器には、各液体原料と共に、流量が０．４７４ml／分のTHF溶媒も供給される。
更に、上記の原料ガスをチャンバに供給しながら、チャンバ内の圧力を６６５Pa（５Torr）にし、基板温度を６２０℃に維持する。そして、このような状態を６２０秒間維持することにより、上記したPZT膜が１００nmの厚さに形成される。
なお、第１強誘電体膜２４ｂはPZT膜に限定されない。ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つをPZTにドープした材料で第１強誘電体膜２４ｂを構成してもよい。更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造化合物で第１強誘電体膜２４ｂを構成してもよい。
また、強誘電体材料に代えて、ジルコニウムや鉛を含む金属酸化物高誘電体材料で第１強誘電体膜２４ｂを形成してもよい。
ところで、上記のようにMOCVD法で第１強誘電体膜２４ｂを形成すると、原料ガスに含まれる有機物が第１強誘電体膜２４ｂにも含有される。
更に、第１強誘電体膜２４ｂを形成した後は、MOCVD装置のチャンバからシリコン基板１を出すが、その際に第１強誘電体膜２４ｂが大気に触れ、大気中の微量の水分や炭素も第１強誘電体膜２４ｂに取り込まれる。
有機物や水分等の不純物は、第１強誘電体膜２４ｂの強誘電体特性、例えば残留分極電荷量を低下させるので、それらを第１強誘電体膜２４ｂから追い出す必要がある。
そこで、次の工程では、図３（ｃ）に示すように、第１強誘電体膜２４ｂに対して酸化性ガス含有雰囲気中でアニールを行い、第１強誘電体膜２４ｂ中の不純物を膜外に放出させる。
このアニールの条件は特に限定されないが、本実施形態では、アルゴンガスと酸素との混合雰囲気内において、基板温度を５７５℃〜６５０℃、例えば６００℃とする常圧RTAでこのアニールを行う。この場合、アルゴンガスと酸素の流量はそれぞれ５０sccm、２０００sccmに設定され、熱処理時間は３０秒〜１２０秒、例えば６０秒に設定される。
また、酸化性ガスは酸素ガスに限定されず、酸素ガス、オゾンガス、及び二酸化窒素（N2O）ガスのいずれかを酸化性ガスとして使用してよい。
このような酸化性ガスを用いることで、第１強誘電体膜２４ｂ中の有機物が酸化されて膜外に放出され易くなる。
ここで、アニール時の基板温度（アニール温度）が低すぎると、不純物が第１強誘電体膜２４ｂから放出され難くなり、アニールの効果が低下する。アニールの効果を十分に発揮するには、第１強誘電体膜２４ｂの成膜温度よりも４５℃低い温度、より好ましくは２５℃低い温度にアニール温度の下限を設定するのが好ましい。
上の例では、第１強誘電体膜２４ｂを６２０℃の基板温度で形成したので、アニール温度の下限は５７５℃、より好ましくは５９５℃となる。
一方、アニール温度が高すぎると、第１強誘電体膜２４ｂを構成するPZTの鉛が抜けてしまい、第１強誘電体膜２４ｂの強誘電体特性、例えば残留分極電荷量が低下してしまう。そのため、アニール温度の上限は、第１強誘電体膜２４ｂの成膜温度よりも３０℃高い温度、より好ましくは１０℃高い温度に設定するのが好ましい。
６２０℃の基板温度で第１強誘電体膜２４ｂを形成する本実施形態では、アニール温度の上限は６５０℃、より好ましくは６３０℃となる。
また、常圧RTAに代えて減圧RTAでアニールを行ってもよい。減圧RTAでは、アニール雰囲気が減圧されるため、第１強誘電体膜２４ｂ中の不純物が膜外に出易くなる。
そのため、減圧RTAを採用する場合には、常圧RTAの場合よりもアニール温度の下限と上限を共に１０℃程度低くすることができる。例えば、上の例では、アニール温度の下限を第１強誘電体膜２４ｂの成膜温度よりも５５℃低い温度にし、上限を成膜温度よりも２０℃高い温度にすることができる。
また、減圧装置の能力の限界から、アニールの圧力は０．１〜１００Torrに設定するのが好ましい。
次に、図４（ａ）に示すように、第１強誘電体膜２４ｂの上に第２強誘電体膜２４ｃとしてスパッタ法でPZT膜形成し、これら第１、第２強誘電体膜２４ｂ、２４ｃを強誘電体膜２４とする。
なお、図３（ｃ）のアニールを第１強誘電体膜２４ｂに対して行った後は、第１強誘電体膜２４ｂを大気に曝しても、アニールをしない場合と比較して第１強誘電体膜２４ｂに大気中の不純物が取り込まれ難い。従って、大気開放を防ぐ目的でそのアニールと第２強誘電体膜２４ｃとの成膜を同じ装置内で行う必要は無い。但し、アニールをしてから第２強誘電体膜２４ｃを成膜するまでの間に、大気中で第１強誘電体膜２４ｂを長時間放置するのは好ましくなく、第１強誘電体膜２４ｂを形成してから２４時間以内に第２強誘電体膜２４ｃを形成するのが望ましい。
また、MOCVD法で形成された第１強誘電体膜２４ｂと異なり、スパッタ法で形成された第２強誘電体膜２４ｃは、成膜の時点で結晶化しておらず、アモルファス状態となっている。
ここで、本願発明者が行った調査結果によると、第２強誘電体膜２４ｂが厚すぎると強誘電体膜２４の残留分極電荷量が低下し易いことが明らかになった。残留分極電荷量の低下は、強誘電体キャパシタへの情報の書き込みや読み出しを困難にするので、好ましくない。
そのため、第２強誘電体膜２４ｃの厚さは、第１強誘電体膜２４ｂよりも薄い厚さ、より好ましくは第１強誘電体膜２４ｂの４０％の厚さとするのが好ましい。本実施形態の場合、第１強誘電体膜２４ｂの厚さは１００nmなので、第２強誘電体膜２４ｃを５〜３０nm、例えば２０nmの厚さに形成することで、残留分極電荷量の低下を防止できる。
これに対し、特許文献２では、第２強誘電体膜を第１強誘電体膜よりも厚く形成するので、分極電荷量が低下するという問題がある。
なお、第２強誘電体膜２４ｃはPZTに限定されない。
PZTのようにABO3型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電体材料で第２強誘電体膜２４ｃを構成してもよい。
更に、ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つをPZTにドープした材料で第２強誘電体膜２４ｃを構成してもよい。これらの元素をPZT膜にドープすることで、第２強誘電体膜２４ｃの疲労損失とインプリント特性が改善されると共に、キャパシタへの書き込み電圧や読み出し電圧を低くすることができる。
また、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造化合物で第２強誘電体膜２４ｃを構成してもよい。
また、第２強誘電体膜２４ｃの成膜方法もスパッタ法に限定されない。ゾル・ゲル法やMOCVD法で第２強誘電体膜２４ｃを形成してもよい。MOCVD法を採用する場合、その成膜条件としては、第１強誘電体膜２４ｂと同様の条件が採用され得る。
但し、後述の理由により、第２強誘電体膜２４ｃはアモルファス状態又は微結晶からなる膜であるのが好ましく、アモルファスな第２強誘電体膜２４ｃを成膜できるスパッタ法を採用するのが最も好ましい。
続いて、図４（ｂ）に示すように、シリコン基板１を加熱しながら強誘電体膜２４の上に第１酸化金属膜２５ｄとしてスパッタ法で酸化イリジウム（IrOx）膜を厚さ約５０nmに形成する。なお、このようにシリコン基板１を加熱するスパッタ法で形成された酸化イリジウム膜は、結晶化のためのプロセスを行わなくても、成膜の時点で既に結晶化している。
その第１酸化金属膜２５ｄの成膜条件は特に限定されない。本実施形態では、基板温度を３００℃にすると共に、流量が１４０sccmの酸素と流量が６０sccmのアルゴンガスとの混合ガスをスパッタガスとして用い、更にスパッタパワーを１kW〜２kWとする。
ここで、第１強誘電体膜２４ｂは、第２強誘電体膜２４ｃや第１酸化金属膜２５ｄをスパッタ法で形成した際にスパッタガスによってダメージを受けていると共に、膜中の酸素濃度が欠乏し、その強誘電体特性が劣化している恐れがある。
そこで、上記の第１酸化金属膜２５ｄを形成した後に、アルゴンと酸素との混合雰囲気中でRTAを行うことにより、スパッタにより受けた第１強誘電体膜２４ｂのダメージを回復させると共に、第１強誘電体膜２４ｂの酸素欠損を補償する。
このRTAの条件は特に限定されない。但し、基板温度は、第１強誘電体膜２４ｂに対するアニール（図３（ｃ））におけるよりも高いのが好ましく、６５０℃以上、より好ましくは７００℃〜７５０℃とするのが好ましい。本実施形態では、基板温度を７２５℃とする。
また、アニール雰囲気中の酸素の濃度については流量比で０．１〜５０％とするのが好ましく、本実施形態ではアルゴンと酸素の流量をそれぞれ２０００sccm、２０sccmとする。そして、処理時間は６０秒とする。
ここで、第１酸化金属膜２５ｄが成膜の時点で結晶化しているため、その結晶粒を反映して第１酸化金属膜２５ｄと第２強誘電体膜２４ｃとの界面には凹凸が形成されているが、このRTAによってその凹凸が平坦化されるという利点も得られる。
更に、第２強誘電体膜２４ｃをアモルファスに形成したので、このRTAによって第１酸化金属膜２５ｄから強誘電体膜２４に拡散するイリジウム原子は、第２強誘電体膜２４ｃ中に留まるようになり、第１強誘電体膜２４ｂに至り難くなる。その結果、結晶化して優れた強誘電体特性を呈する第１強誘電体膜２４の粒界にイリジウムが拡散し難くなるため、そのイリジウムによってリークパスが形成されるのが抑制され、強誘電体キャパシタのリーク電流を効果的に防止することが可能となる。
このような利点は、微結晶からなる膜で第２強誘電体膜２４ｃを構成しても得られる。
次に、基板温度を室温とするスパッタ法を用いて、第１酸化金属膜２５ｄの上に第２酸化金属膜２５ｅとして酸化イリジウム膜を厚さ約１００〜３００nm、例えば２００nmに形成する。その第２酸化金属膜２５ｅは、圧力が０．８Paのアルゴン雰囲気中、スパッタパワーを１．０kWにし、成膜時間を７９秒とすることで形成される。
ここで、高い成膜温度で結晶化された第１酸化金属膜２５ｄとは異なり、基板温度を室温とするスパッタ法で形成された第２酸化金属膜２５ｅはアモルファス状態になる。
ところで、上記した酸化イリジウムのスパッタでは、イリジウムターゲットから飛来したイリジウム原子がスパッタ雰囲気中で酸化されることで基板上に酸化イリジウムが堆積する。そのため、堆積した酸化イリジウムの中には、雰囲気中における酸化が不十分なものも含まれ、酸化イリジウム膜全体としては化学量論組成（IrO2）よりも酸素が少ない状態になり易い。
ところが、第２酸化金属膜２５ｅにおいて酸素が不足すると、第２酸化金属膜２５ｅの触媒作用が高まるため、外部の水分が第２酸化金属膜２５ｅに触れて水素が発生するようになる。水素は、強誘電体膜２４を還元してその強誘電体特性を劣化させるという問題があるため、FeRAMの製造工程では水素の発生を極力抑える必要がある。
従って、水素の発生を防止するという観点からすると、第２酸化金属膜２５ｅを構成する酸素量は、第１酸化金属膜２５ｄを構成する酸素量よりも多いのが好ましい。
そこで、本実施形態では、第２酸化金属膜２５ｅの成膜時になるべく多くの酸素を供給することで、酸化イリジウムの組成を化学量論組成（IrO2）に近づけ、第２酸化金属膜２４ｅの触媒作用を抑えるようにする。
このような第２酸化金属膜２５ｅと第１酸化金属膜２５ｄにより、図示のように酸化金属膜２５ｂが構成される。
なお、第１、第２酸化金属膜２５ｄ、２５ｅの構成材料は酸化イリジウムに限定されない。第１、第２酸化金属膜２５ｄ、２５ｅは、イリジウム(Ir)、ルテニウム(Ru)、ロジウム(Rh)、レニウム(Re)、オスミウム(Os)、及びパラジウム(Pd)のいずれかの酸化物で構成され得る。更に、これらの酸化物を積層して酸化金属膜２５ｂとしてもよい。
続いて、酸化金属膜２５ｂの上に、導電性向上膜２５ｃとしてイリジウム膜をスパッタ法により厚さ約１００nmに形成する。そのスパッタ法は、圧力が１Paのアルゴン雰囲気中で行われ、１．０kWのスパッタパワーがスパッタ雰囲気に投入される。
導電性向上膜２５ｃは、その下の酸化金属膜２５ｂと共に第２導電膜２５を構成し、酸化金属膜２５ｂだけでは不足しがちな第２導電膜２５の導電性を補う役割を担う。更に、導電性向上膜２５ｃは、その材料であるイリジウムが水素に対するバリア性に富むため、外部の水素をブロックして強誘電体膜２４の劣化を防止する役割も担う。
なお、イリジウム膜に代えて、プラチナ膜やSrRuO3膜を導電性向上膜２５ｃとして形成してもよい。
この後に、シリコン基板１の背面を洗浄する。
次に、図５（ａ）に示すように、第２導電膜２５の上にスパッタ法により窒化チタン膜を形成し、その窒化チタン膜を第１マスク材料層２６とする。
更に、TEOSガスを使用するプラズマCVD法を用いて、第１マスク材料層２６の上に第２マスク材料層２７として酸化シリコン膜を形成する。
次いで、図５（ｂ）に示すように、第２マスク材料層２７を島状にパターニングすることにより第２ハードマスク２７ａを形成する。
次に、図６（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングし、下部電極２５ａ、キャパシタ誘電体膜２４ａ、及び上部電極２３ａで構成されるキャパシタQを形成する。
そのドライエッチングのガスは特に限定されないが、第１導電膜２３と第２導電膜２５に対するエッチングガスとしてはHBrと酸素との混合ガスが使用され、強誘電体膜２４に対するエッチングガスとしては塩素とアルゴンとの混合ガスが使用される。
また、第１導電膜２３用のエッチングガスに対して導電性酸素バリア膜２２はエッチング耐性を有するので、キャパシタQを形成した後でも下地導電膜２１の全面に導電性酸素バリア膜２２は残存する。
このようにして形成されたキャパシタQは、導電性酸素バリア膜２２、下地導電膜２１、及び第３導電性プラグ３６ａを介して第１導電性プラグ３２ａと電気的に接続される。
続いて、図６（ｂ）に示すように、過酸化水素（H2O2）、アンモニア、及び水の混合溶液をエッチング液として用い、酸化シリコンよりなる第２ハードマスク２７ａをウエットエッチングにより除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１ハードマスク２６ａをマスクとして用いながら、下地導電膜２１と導電性酸素バリア膜２２とをエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
続いて、図７（ｂ）に示すように、キャパシタQを覆うアルミナ（Al2O3）膜を厚さ約２０nmに形成し、そのアルミナ膜を第１キャパシタ保護絶縁膜３９とする。第１キャパシタ保護絶縁膜３９を構成するアルミナは、水素の透過防止能力に優れているため、外部の水素はこの第１キャパシタ保護絶縁膜３９によってブロックされ、水素によるキャパシタ誘電体膜２４ａの劣化を防止することができる。
ここで、キャパシタ誘電体膜２４ａは、キャパシタQを形成する際のドライエッチング（図６（ｂ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜によってダメージを受けている。
そこで、このダメージからキャパシタ誘電体膜２４ａを回復させる目的で、図８（ａ）に示すように、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
続いて、図８（ｂ）に示すように、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
次に、図９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１の膜厚は特に限定されないが、本実施形態では、シリコン基板１の平坦面上での厚さを１５００nmとする。
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
更に、第２層間絶縁膜４１に対する脱水処理として、第２層間絶縁膜４１の表面をN2Oプラズマに曝す。このN2Oプラズマにより、第２層間絶縁膜４１内に残留する水分が除去されると共に、第２層間絶縁膜４１への水分の再吸収が防止される。
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
続いて、第２層間絶縁膜４１の上に、スパッタ法により平坦なアルミナ膜を厚さ約２０nm〜３０nmに形成し、そのアルミナ膜を第３キャパシタ保護絶縁膜４２とする。この第３キャパシタ保護絶縁膜４２は、平坦化された第２層間絶縁膜４１上に形成されるため優れたカバレッジ特性が要求されず、上記のように安価なスパッタ法で形成される。但し、第３キャパシタ保護絶縁膜４２の成膜方法はスパッタ法に限定されず、CVD法であってもよい。
その後に、図９（ｂ）に示すように、TEOSガスを使用するプラズマCVD法を用いて、第３キャパシタ保護絶縁膜４２の上に、キャップ絶縁膜４３として酸化シリコン膜を３００nm程度の厚さに形成する。なお、このキャップ絶縁膜４３として、酸窒化シリコン膜又は窒化シリコン膜を形成してもよい。
次に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３をパターニングすることにより、上部電極２５ａ上のこれらの膜に第２ホール４１ａを形成する。
次いで、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、不図示の炉内にシリコン基板１を入れ、酸素雰囲気中で基板温度を５５０℃とする回復アニールを約４０分間行う。
次に、第２導電性プラグ３２ｂの上の第１〜第３キャパシタ保護絶縁膜３９、４０、４２、第２層間絶縁膜４１、キャップ絶縁膜４３、下地絶縁膜１５、及び酸化防止絶縁膜１４をパターニングして、これらの膜に第３ホール４１ｂを形成する。
なお、このパターニングの際、第２ホール４１ａは、レジストパターンで覆われており、そのレジストパターンによってエッチング雰囲気から保護されている。
ここで、もし、これらのホール４１ａ、４１ｂを同時に形成しようとすると、深い第３ホール４１ｂが開口されるまで第２ホール４１ａ内の上部電極２５ａが長時間にわたってエッチング雰囲気に曝され、キャパシタ誘電体膜２４ａが劣化するという問題が発生する。
本実施形態では、上記のように深さの異なる第２、第３ホール４１ａ、４１ｂを別々に形成するので、このような問題を回避することができる。
更に、第２ソース／ドレイン領域８ｂ上の第２導電性プラグ３６ｂは、本工程が終了するまで、酸化防止絶縁膜１４によって覆われているので、第２導電性プラグ３６ｂを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
続いて、キャップ絶縁膜４３上と第２、第３ホール４１ａ、４１ｂ内に、グルー膜としてスパッタ法によりチタン膜と窒化チタン膜とをこの順に形成する。
なお、窒化チタン膜についてはMOCVD法で形成してもよい。その場合、窒化チタン膜から炭素を除去するため、窒素と水素とをプラズマ化してなる雰囲気中で窒化チタン膜をアニールするのが好ましい。このように水素含有雰囲気中でアニールを行っても、上部電極２５ａの最上層に形成されたイリジウムよりなる導電性向上膜２５ｃ（図４（ｂ）参照）が水素をブロックするので、水素によって酸化金属膜２５ｂが還元されることは無い。
更に、CVD法によりグルー膜の上にタングステン膜を形成し、このタングステン膜で第２、第３ホール４１ａ、４１ｂを完全に埋め込む。
そして、キャップ絶縁膜４３上の不要なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第２、第３ホール４１ａ、４１ｂ内にのみ第４、第５導電性プラグ４７ａ、４７ｂとして残す。
これらのプラグのうち、第４導電性プラグ４７ａは、キャパシタQの上部電極２５ａと電気的に接続される。一方、第５導電性プラグ４７ｂは、第２導電性プラグ３２ｂに電気的に接続され、その第２導電性プラグ３２ｂと共にビット線の一部を構成する。
その後に、図１０（ｂ）に示すように、キャップ絶縁膜４３と各導電性プラグ４７ａ、４７ｂのそれぞれの上にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線４９ａとビット線用の導電性パッド４９ｂとを形成する。
その金属積層膜として、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ３６０nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
図１１は、この半導体装置のセル領域の拡大平面図であり、先の図１０（ｂ）は図１１のI−I線に沿う断面図に相当する。
図１１に示されるように、キャパシタQは、セル領域においてアレイ状に複数形成される。
上記した本実施形態では、図３（ｃ）に示したように、MOCVD法で形成された第１強誘電体膜２４ｂに対して酸化性ガス含有雰囲気中でアニールを行い、第１強誘電体膜２４ｂ中の不純物を膜外に放出した。
このようなアニールによって得られる利点について以下に説明する。
図１２は、アニール条件とキャパシタのスイッチング電荷量との関係について調査して得られた図である。
なお、この調査では、第１強誘電体膜２４ｂとして厚さ１００nmのPZT膜をMOCVD法で形成した。
また、アニール条件は、(i)アニール無し、(ii)基板温度５７５℃、酸素濃度１００％、処理時間６０秒、(iii)基板温度６００℃、酸素濃度１００％、処理時間６０秒、(iv)基板温度６２５℃、酸素濃度１００％、処理時間６０秒、及び(v)基板温度６００℃、酸素濃度１％、処理時間６０秒の５条件である。
更に、それぞれのアニールを行った後に、第２強誘電体膜２４ｃとしてアモルファスなCSPLZT膜を厚さ２０nmに形成し、本実施形態に従って金属配線４９ａまで作成した。
図１２の調査では、このような条件に従い、平面形状が５０μm×５０μmの正方形のキャパシタをシリコン基板１に互いに孤立するように５６個作成した。
そして、印加電圧を１．８Vとし、各々のキャパシタのスイッチング電荷量Qswを測定した。なお、各アニール条件における点線は５６個のキャパシタのスイッチング電荷量Qswの平均値であり、上端と下端の線はそれぞれQswの最大値と最小値を表す。
図１２に示されるように、このようにキャパシタを孤立して形成する場合には、基板温度を５７５℃〜６００℃とする条件においてスイッチング電荷量Qswが僅かに減少した。
一方、基板温度を６２５℃とする条件ではスイッチング電荷量Qswが高くなった。これは、より高い基板温度でアニールを行うと、第１強誘電体膜２４ｂに含まれる水分や炭素等の不純物がアニールによって膜外に放出されるためであると考えられる。
これに対し、図１３は、図１２の場合と同一のキャパシタを５１５２個密集して形成してなるセル領域を５６箇所作成し、図１２と同じ調査を行って得られたグラフである。そのセル領域には、図１１に示したように複数のキャパシタQがアレイ状に形成される。
図１３に示されるように、複数のキャパシタQをアレイ状に形成した場合では、基板温度を５７５℃とする条件でもアニールをしない場合と比較してスイッチング電荷量Qswが上昇し、その上昇傾向は６００℃まで続く。
一方、基板温度を６２５℃とする条件ではスイッチング電荷量Qswが減少する。これは、強誘電性の維持に不可欠な鉛がアニールによって第１強誘電体膜２４ｂから抜けてしまうためと考えられる。これとは逆に、図１２のようなキャパシタを孤立して形成する場合に６２５℃でスイッチング電荷量Qswが上昇したのは、孤立したキャパシタの第１強誘電体膜２４ｂからは鉛が殆ど抜けず、アニールによる不純物除去の効果の方が大きいためと考えられる。
次に、図１２と図１３のそれぞれのキャパシタのリーク電流密度の調査結果について図１４と図１５に示す。
図１４は、図１２のようにキャパシタを孤立して形成した場合における、アニール条件とリーク電流密度との関係を示す図である。なお、アニール条件は図１２と同様である。また、同図における「L-CAPF+3V」と「L-CAPF−3V」は、それぞれ下部電極２３ａを基準にした場合に上部電極２５ａに＋３Ｖと−３Ｖの電圧を印加したことを表す。
図１４に示されるように、キャパシタを孤立して形成すると、アニールをする場合としない場合とでリーク電流に大きな違いは無い。
一方、図１５は、図１３のように複数のキャパシタをアレイ状に形成した場合における、アニール条件とリーク電流密度との関係を示す図である。アニール条件は図１２と同様である。そして、図中の「L-CAP+3V」と「L-CAP−3V」は、それぞれ下部電極２３ａを基準にした場合に上部電極２５ａに＋３Ｖと−３Ｖの電圧を印加したことを表す。
図１５に示すように、アレイ状にキャパシタを形成すると、基板温度を６００℃〜６２５℃とする条件では、アニールをしない場合よりもリーク電流を約０．５桁程度低くすることができる。これは、第１強誘電体膜２４ｂに吸収されていた水分や炭素等の不純物がアニールにより膜外に放出され、第１強誘電体膜２４ｂ内のリークパスが低減されたためと考えられる。
また、本願発明者は、上記のようにアレイ状に密集して形成したキャパシタの疲労損失について調査した。
図１６は、その疲労損失を算出するための基礎データとなるストレスサイクルとスイッチング電荷量との関係を示すグラフである。ここでは、最高電圧が＋４Ｖで最低電圧が−４Ｖのパルス状の電圧を上部電極２５ａに印加した。図１６におけるストレスサイクルとは、このように印加したパルスの回数である。また、電圧の基準は下部電極２３ａの電位である。
図１６に示されるように、スイッチング電荷量Qswは、どのアニール条件でもストレスサイクルが１０6程度において最大値になった後、緩やかに減少する。
なお、この調査では、実使用下よりも高い電圧（４Ｖ）で加速実験を行っているので、実際の製品では、スイッチング電荷量Qswの減少の度合いが図１６よりも緩やかになり、１０10程度のストレスサイクルでも実使用に耐え得るイッチング電荷量Qswを確保することができる。
図１７は、図１６の結果を基にして得られた２．０×１０9サイクル後の疲労損失を示すグラフである。なお、疲労損失は次のようにして定義される：
疲労損失＝１００×（Max(Qsw)−Qsw(１．０×１０9サイクル後)）／Max(Qsw)
なお、Max(Qsw)は図１６における各グラフの最大値である。
図１７に示すように、いずれのアニール条件でも、アニールを行わない場合と比較して疲労損失を約２％程度減少させることができる。これは、第１強誘電体膜２４ｂに含まれる不純物がアニールによって低減されたためと考えられる。
次に、上記のキャパシタのインプリント特性について説明する。
図１８は、インプリント特性を調査して得られたグラフである。
この調査では、インプリント特性としてPos(A-Cap)−Uos(B-Cap)の値を採用した。なお、A-Cap及びB-Capは、隣接する二つのキャパシタ（A-Capacitor, B-Capacitor）を表す。そして、Pos(A-Cap)はOS(Opposite State)読み出し時のA-CapacitorのP-termであり、Uos(B-Cap)はOS読み出し時のB-CapacitorのU-termである。また、強誘電体の残留分極電荷量Prと最大分極量Pmaxを用いると、P-termとU-termはそれぞれPos(A-Cap)＝Pmax＋Pr、Uos(B-Cap)＝Pmax−Prで定義される。なお、最大分極量Pmaxは、キャパシタに書き込み電圧を印加したときのキャパシタ誘電体膜の分極量である。一般的に、Pos(A-Cap)−Uos(B-Cap)は、強誘電体のスイッチング電荷量Qswと略同じである。
また、このインプリント特性は次のようにして測定される。
(i)A-Capacitorを＋方向に書き込み、B-Capacitorを−方向に書き込む。これにより、A-Capacitorの残留分極電荷量は＋Prとなり、B-Capacitorの残留分極電荷量は−Prとなる。
なお、＋４Ｖと−４Ｖをそれぞれ「＋」、「−」で表すと、A-Capacitorへの書き込みに使用するパルス電圧は、＋４Ｖを四回連続して印加する＋＋＋＋である。また、B-Capacitorへの書き込みには、−４Ｖを四回連続して印加する−−−−となる。
(ii)A-CapacitorとB-Capacitorとを２４時間ベークする。
(iii)A-CapacitorのSS(Same State)の読み出しを行う。この読み出し動作により、A-Capacitorの分極量は＋Pr→＋Pmax→＋Prと変化する。また、読み出された値はUss(A-Cap)に相当する。なお、この読み出しに使用するパルス電圧は＋＋＋＋である。
(iv)B-CapacitorのSSの読み出しを行う。この読み出し動作により、B-Capacitorの分極量は−Pr→−Pmax→＋Prと変化する。また、読み出された値はPss(B-Cap)に相当する。これと同時に、＋＋−−で表されるパルス電圧を用い、B-Capacitorに書き込みを行う。これにより、B-Capacitorの分極量は＋Pr→−Pmax→−Prと変化する。
(v)A-CapacitorとB-CapacitorにOSの書き込みを行う。これにより、A-Capacitorの分極量は＋Prから−Prに変化し、B-Capacitorの分極量は−Prから＋Prに変化する。なお、A-Capacitorへの書き込みには−−−−で表されるパルス電圧を使用し、B-Capacitorへの書き込みには＋＋＋＋で表されるパルス電圧を使用する。
(vi)A-CapacitorとB-Capacitorとを９０℃で２０分間ベークする。
(vii)＋＋−−で表されるパルス電圧を用いてA-CapacitorのOSの読み出しを行う。この読み出し動作により、A-Capacitorの分極量は−Pr→−Pmax→＋Prと変化する。また、読み出された値はPos(A-Cap)に相当する。その後、逆パルスをA-Capacitorに印加し、A-Capacitorの分極量を＋Prから−Prにする。
(viii)＋＋＋＋で表されるパルス電圧を用いてB-CapacitorのOSの読み出しを行う。この読み出し動作により、B-Capacitorの分極量は＋Pr→＋Pmax→＋Prと変化する。また、読み出された値はUos(B-Cap)に相当する。
(ix)Pos(A-Cap)−Uos(B-Cap)を算出する。
その後、(i)〜(viii)をもう一度繰り返すことになる。そのとき、(ii)でのベーク温度は１５０℃に設定される。
図１８において、横軸のベーキング時間は、二回目のステップ(ii)でのベーキング時間を表す。
そして、Pos(A-Cap)−Uos(B-Cap)の値が大きいほど、キャパシタのインプリント特性が良好でデバイスのマージンが大きくなり、好ましい。
図１８によれば、第１強誘電体膜２４ｂに対してアニールをしない場合よりも、本実施形態のようにアニールを行う方がPos(A-Cap)−Uos(B-Cap)の値が大きくなり、インプリント特性が良好になることが理解できる。
図１９は、図１８でベーキング時間が７２時間の場合のPos(A-Cap)−Uos(B-Cap)を対数近似して得られたグラフである。各グラフの値は、OS-Rateと呼ばれ、０に近いほどキャパシタの劣化が少ないことを表す。
図１９に示されるように、第１強誘電体膜２４ｂに対してアニールをしない場合と比較して、本実施形態のようにアニールを行うとOS-Rateが約１％以上向上する。
このように、本実施形態によれば、第１強誘電体膜２４ｂに対して酸化性ガス含有雰囲気中でアニールを行うことにより、スイッチング電荷の増加（図１３）、リーク電流の低減（図１５）、疲労損失の低減（図１７）、及びインプリント特性の向上（図１８、図１９）を同時に図ることが可能になる。
（２）第２実施形態
図２０〜図２５は、本発明の第２実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
第１実施形態の図１（ｃ）の工程では、グルー膜３５とプラグ用導電膜３６とをCMP法により研磨することで第３導電性プラグ３６ａを形成した。
しかしながら、そのCMPで使用されるスラリに対し、グルー膜３５とプラグ用導電膜３６の研磨速度は下地の下地絶縁膜１５よりも速いので、CMPを終了した時点で第３導電性プラグ３６ａと下地絶縁膜１５のそれぞれの上面の高さを合わせるのは難しい。
そのため、実際には、図２０（ａ）に示されるように、上記のCMPの後には下地絶縁膜１５にリセス１５ｂが形成され、第３導電膜３６ａの上面の高さが第２絶縁膜のそれよりも低くなる。そのリセス１５ｂの深さは２０〜５０nmであり、典型的には５０nm程度になる。
ところが、このようなリセス１５ｂが存在すると、下部電極とキャパシタ誘電体膜の配向が乱れ、キャパシタ誘電体膜の強誘電体特性が劣化するという問題が発生する。
この問題を解決するため、本実施形態では以下のような工程を行う。
まず、図２０（ｂ）に示すように、下地絶縁膜１５に対してアンモニアプラズマ処理を行い、下地絶縁膜１５の表面の酸素原子にNH基を結合させる。
このアンモニアプラズマ処理は、例えばシリコン基板１に対して約９mm（３５０mils）だけ離れた位置に対向電極を有する平行平板型のプラズマ処理装置が使用される。そして、２６６Pa（２Torr）の圧力下において基板温度を４００℃に保持しながら、チャンバ内にアンモニアガスを３５０sccmの流量で供給し、シリコン基板１側に１３．５６MHzの高周波電力を１００Wのパワーで、また上記の対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給することにより処理が行われる。
次に、図２１（ａ）に示すように、下地絶縁膜１５と第３導電性プラグ３６ａの上に平坦化用導電膜５０としてチタン膜を１００〜３００nm、例えば約１００nmに形成し、この平坦化用導電膜５０でリセス１５ｂを完全に埋め込む。
この平坦化用導電膜５０の成膜条件は特に限定されないが、本実施形態では、シリコン基板１とチタンターゲットとの距離が６０mmに設定されたスパッタ装置を用い、圧力が０．１５Paのアルゴン雰囲気において、２．６kWのスパッタ用のDCパワーを３５秒間印加し、基板温度が２０℃の条件下において平坦化用導電膜５０を形成する。
また、平坦化用導電膜５０を形成する前に、アンモニアプラズマ処理（図２０（ｂ））により下地絶縁膜１５の表面の酸素原子にNH基を結合させておいたので、下地絶縁膜１５上に堆積したチタン原子は酸素原子に捕獲され難くい。その結果、チタン原子が下地絶縁膜１５の表面を自在に移動できるようになり、（００２）方向に強く自己組織化されたチタンよりなる平坦化用導電膜５０を形成することが可能となる。
なお、平坦化用導電膜５０はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを平坦化用導電膜５０として形成してもよい。
その後に、平坦化用導電膜５０に対し、窒素雰囲気中で基板温度を６５０℃とするRTAを行うことで、チタンよりなる平坦化用導電膜５０を窒化して、（１１１）方向に配向した窒化チタンで平坦化用導電膜５０を構成する。
ここで、第３導電性プラグ３６ａの周囲の下地絶縁膜１５に既述のように形成されたリセス１５ｂを反映して、上記の平坦化用導電膜５０の上面には凹部が形成される。しかし、このような凹部が形成されていると、平坦化用導電膜５０の上方に後で形成される強誘電体膜の結晶性が劣化する恐れがある。
そこで、本実施形態では、図２１（ｂ）に示すように、CMP法により平坦化用導電膜５０の上面を研磨して平坦化し、上記した凹部を除去する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。
なお、CMP後の平坦化用導電膜５０の厚さは、研磨誤差に起因して、シリコン基板の面内や、複数のシリコン基板間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することにより、CMP後の平坦化用導電膜５０の厚さの目標値を５０〜１００nm、より好ましくは５０nmとする。
ところで、上記のように平坦化用導電膜５０に対してCMPを行った後では、平坦化用導電膜５０の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している平坦化用導電膜５０の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。
このような不都合を回避するために、次の工程では、図２２（ａ）に示すように、平坦化用導電膜５０の上面をアンモニアプラズマに曝すことで、平坦化用導電膜５０の結晶の歪みがその上の膜に伝わらないようにする。
次に、図２２（ｂ）に示すように、上記のアンモニアプラズマ処理によって結晶の歪みが解消された平坦化用導電膜５０の上に、スパッタ法で導電性密着膜５１としてイリジウム膜を形成する。その導電性密着膜５１は、上下の膜同士の密着強度を高める膜として機能し、その厚さはなるべく薄く、例えば２０nm以下、より好ましくは５nm〜１０nmの厚さに形成するのが望ましい。
続いて、第１実施形態で説明した図２（ｂ）〜図４（ｂ）の工程を行うことにより、図２３（ａ）に示すように、下地導電膜２１〜第２導電膜２５までを積層する。
この工程では、第１実施形態で説明したように、第１強誘電体膜２４ｂと第２強誘電体膜２４ｃで強誘電体膜２４を構成する。
そして、MOCVD法で第１強誘電体２４ｂを形成した後に、図３（ｃ）で説明したのと同じ条件を用い、酸化性ガス含有雰囲気中、例えば酸素とアルゴンの混合雰囲気中で第１強誘電体膜２４ｂをアニールし、第１強誘電体膜２４ｂ中に含まれる水分や炭素等の不純物を膜外に放出して、第１強誘電体膜２４ｂの強誘電体特性を高める。
続いて、図５（ａ）、（ｂ）で説明した工程を行うことにより、図２３（ｂ）に示すように、第２導電膜２５の上に第１マスク材料層２６と第２ハードマスク２７ａとを形成する。
次に、図２４（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
その後、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングし、下部電極２５ａ、キャパシタ誘電体膜２４ａ、及び上部電極２３ａで構成されるキャパシタQを形成する。
そのエッチングでは、第１実施形態と同様に、第１導電膜２３と第２導電膜２５に対するエッチングガスとしてHBrと酸素との混合ガスを使用し、強誘電体膜２４に対するエッチングガスとして塩素とアルゴンとの混合ガスを使用する。
続いて、図２４（ｂ）に示すように、過酸化水素、アンモニア、及び水の混合溶液をエッチング液とするウエットエッチングにより、酸化シリコンよりなる第２ハードマスク２７ａを除去する。なお、ドライエッチングにより第２ハードマスク２７ａを除去してもよい。
次に、図２５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１ハードマスク２６ａをマスクとして用いながら、導電性酸素バリア膜２２、下地導電膜２１、導電性密着膜５１、及び平坦化用導電膜５０をエッチングし、これらの膜をキャパシタQの下にのみ残す。このエッチングはドライエッチングにより行われ、そのエッチングガスとしては例えばアルゴンと塩素との混合ガスが使用される。
また、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
この後は、第１実施形態で説明した図７（ｂ）〜図１０（ｂ）の工程を行うことにより、図２５（ｂ）に示すような本実施形態に係る半導体装置の基本構造を完成させる。
以上説明した本実施形態によれば、図２１（ｂ）を参照して説明したように、CMPにより第３導電性プラグ３６ａの周囲に発生したリセス１５ｂを平坦化用導電膜５０で埋め込み、更にCMPによりその平坦化用導電膜５０を平坦化した。
これにより、平坦化導電膜５０の上方に形成される下部電極２３ａ（図２５（ａ）参照）の平坦性が良好になり、下部電極２３ａの配向が良好になる。そして、下部電極２３ａの配向の作用によりキャパシタ誘電体膜２４ａの配向も向上し、スイッチング電荷量等のキャパシタ誘電体膜２４ａの強誘電体特性が高められる。
しかも、第１実施形態と同様に、キャパシタ誘電体膜２４ａを第１強誘電体膜２４ｂと第２強誘電体膜２４ｃとの二層構造にし、このうちMOCVD法で形成されて結晶性が高い第１強誘電体膜２４ｂに対して酸化性ガス含有雰囲気中でアニールを行うため、キャパシタ誘電体膜２４ａの強誘電体特性を劣化させる原因となる炭素や水分等の不純物が第１強誘電体膜２４ｂから追い出され、キャパシタ誘電体膜２４ａの強誘電体特性がより一層向上する。
（３）第３実施形態
図２６は、本実施形態に係る半導体装置の断面図である。
本実施形態が第２実施形態と異なる点は、本実施形態では図２１（ｂ）のCMP工程において下地絶縁膜１５の上面から平坦化用導電膜５０を除去し、リセス１５ｂ内にのみ平坦化用導電膜５０を残す点である。これ以外の点は、本実施形態も第２実施形態も同じである。
本実施形態でも、第１強誘電体膜２４ｂと第２強誘電体膜２４ｃとでキャパシタ誘電体膜２４ａを形成し、第１強誘電体膜２４ｂに対して酸化性ガス含有雰囲気中、例えば酸素とアルゴンとの混合雰囲気中でアニールをする。
これにより、第１強誘電体膜２４ｂ中の炭素や水分等の不純物が除去され、第１実施形態と同様にスイッチング電荷の増加、リーク電流の低減、疲労損失の低減、及びインプリント特性の向上を同時に図ることが可能になる。
（４）第４実施形態
図２７〜図３３は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
最初に、図２７（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１実施形態の図１（ａ）で説明した工程に従い、シリコン基板１の上にカバー絶縁膜１０と第１層間絶縁膜１１とを形成する。そして、これらの絶縁膜をパターニングすることにより、第１ソース／ドレイン領域８ａの上にコンタクトホールを形成する。
更に、このコンタクトホール内にグルー膜とタングステン膜とを順に形成した後、第１層間絶縁膜１１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜をコンタクトホール内にのみ第１導電性プラグ３２ａとして残す。
次に、図２７（ｂ）に示すように、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上にチタン膜を厚さ約２０nmに形成し、このチタン膜を下地導電膜２１とする。
なお、この下地導電膜２１を形成する前に、第１層間絶縁膜１１と第１導電性プラグ３２ａのそれぞれの上面に対しアンモニアプラズマ処理を予め行ってもよい。このアンモニアプラズマ処理を行うことで、第１層間絶縁膜１１上に堆積したチタン原子が絶縁膜１１表面の酸素原子に捕獲され難くなるので、チタン原子が第１層間絶縁膜１１の表面を自在に移動できるようになり、（００２）方向に強く自己組織化したチタンよりなる下地導電膜２１を形成することが可能となる。
その後に、下地絶縁膜２１に対し、窒素雰囲気中において基板温度を６５０℃、処理時間を６０秒とするRTAを行う。これにより、チタンよりなる下地導電膜２１が窒化され、（１１１）方向に配向した窒化チタンで下地導電膜２１が構成されることになる。
更に、この下地導電膜２１の上に導電性酸素バリア膜２２として窒化チタンアルミニウム膜を反応性スパッタ法で１００nmの厚さに形成する。
そして、導電性酸素バリア膜２２の上に、スパッタ法により第１導電膜２３としてイリジウム膜を厚さ約１００nmに形成する。
その後に、第１導電膜２３の結晶性と密着性を向上させる目的で、アルゴン雰囲気中で基板温度を６５０℃以上にするRTAを第１導電膜２３に対して６０秒間行う。
続いて、図２７（ｃ）に示すように、MOCVD法により第１導電膜２３の上にPZT膜を形成し、このPZT膜を第１強誘電体膜２４ｂとする。
第１強誘電体膜２４ｂはPZT膜に限定されず、熱処理により結晶構造がBi層状構造又はペロブスカイト構造となる膜を第１強誘電体膜２４ｂとして形成してもよい。そのうち、ペロブスカイト構造となる膜としては、ランタン、カルシウム、ストロンチウム、及びシリコンのいずれかを微量ドープしたPZT膜がある。
また、Bi層状構造となる膜としては、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）膜、SrBi2Ta2O9膜、及びSrBi4Ti4O15膜がある。
次に、図２８（ａ）に示すように、MOCVD法による成膜時や大気に曝されたことで第１強誘電体膜２４ｂ内に取り込まれた有機物や水分等の不純物を膜外に追い出すために、酸化性ガス含有雰囲気中において第１強誘電体膜２４ｂに対してアニールを行う。
このアニールの条件は特に限定されないが、本実施形態では、アルゴンガスと酸素との混合雰囲気内において、基板温度を５７５℃〜６５０℃、例えば６００℃とする常圧RTAでこのアニールを行う。この場合、アルゴンガスと酸素の流量はそれぞれ５０sccm、２０００sccmに設定され、熱処理時間は３０秒〜１２０秒、例えば６０秒に設定される。
更に、このアニールに使用される酸化性ガスは酸素ガスに限定されず、酸素ガス、オゾンガス、及び二酸化窒素ガスのいずれかを酸化性ガスとして使用してよい。
次いで、図２８（ｂ）に示すように、第１強誘電体膜２４ｂの上に第２強誘電体膜２４ｃとしてスパッタ法でアモルファス状態のPZT膜を形成し、これら第１、第２強誘電体膜２４ｂ、２４ｃを強誘電体膜２４とする。
第２強誘電体膜２４ｃはPZT膜に限定されない。第１強誘電体膜２４ｂと同様に、ランタン、カルシウム、ストロンチウム、及びシリコンのいずれかを微量ドープしたPZT膜を第２強誘電体膜２４ｃとして形成してよい。更に、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造を有する材料で第２強誘電体膜２４ｃを構成してもよい。
続いて、図２９（ａ）に示すように、第１実施形態で説明した図４（ｂ）の工程を行うことにより、酸化金属膜２５ｂと導電性向上膜２５ｃとで構成される第２導電膜２５を強誘電体膜２４の上に形成する。
次に、図２９（ｂ）に示すように、スパッタ法で第２導電膜２５の上に窒化チタンよりなる第１マスク材料層２６を形成する。
そして、TEOSガスを使用するプラズマCVD法を用いて第１マスク材料層３６の上に酸化シリコン膜を形成し、その酸化シリコンマスクをパターニングして第２ハードマスク２７ａを形成する。
続いて、図３０（ａ）に示すように、第２ハードマスク２７ａをマスクにして第１マスク材料層２６をエッチングすることにより第１ハードマスク２６ａを形成する。
次いで、第１、第２ハードマスク２６ａ、２７ａで覆われていない部分の第２導電膜２５、強誘電体膜２４、及び第１導電膜２３をドライエッチングし、下部電極２５ａ、キャパシタ誘電体膜２４ａ、及び上部電極２３ａで構成されるキャパシタQを形成する。
なお、このドライエッチングの条件は、第１実施形態で図６（ａ）を参照して説明したので省略する。
また、上記のドライエッチングを行っても、導電性酸素バリア膜２２はエッチングされずに下地導電膜２１の全面に残存する。
次に、図３０（ｂ）に示すように、ウエットエッチング又はドライエッチングにより第２ハードマスク２７ａを除去する。ウエットエッチングの場合は、過酸化水素、アンモニア、及び水の混合溶液がエッチング液として用いられる。
続いて、図３１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１ハードマスク２６ａをマスクにしながら、アルゴンと塩素との混合ガスをエッチングガスとして用い、下地導電膜２１と導電性酸素バリア膜２２とをドライエッチングし、これらの膜をキャパシタQの下にのみ残す。
なお、このエッチングガスに対し第１ハードマスク２６ａもエッチングされるため、エッチングの終了時には第１ハードマスク２６ａは除去され、上部電極２５ａの上面が露出する。
次に、図３１（ｂ）に示すように、水素等の還元性物質からキャパシタQを保護するために、シリコン基板１の上側全面に、第１キャパシタ保護絶縁膜３９としてアルミナ膜を厚さ約２０nmに形成する。
そして、キャパシタQを形成する際のドライエッチング（図３１（ａ）参照）や、スパッタ法による第１キャパシタ保護絶縁膜３９の成膜時にキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中においてキャパシタ誘電体膜２４ａに対して回復アニールを施す。この回復アニールの条件は、炉内において基板温度を５５０℃〜７００℃、例えば６５０℃とし、約６０分間行われる。
その後に、第１キャパシタ保護絶縁膜３９の上に、CVD法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を第２キャパシタ保護絶縁膜４０とする。
次いで、図３２（ａ）に示すように、TEOSガスを反応ガスとするプラズマCVDにより、第２キャパシタ保護絶縁膜４０の上に第２層間絶縁膜４１として酸化シリコン膜を形成する。その反応ガスには、酸素ガスとヘリウムガスも含まれる。また、第２層間絶縁膜４１は、シリコン基板１の平坦面上で１５００nmの厚さを有する。
なお、酸化シリコン膜に代えて、絶縁性の無機膜を第２層間絶縁膜４１として形成してもよい。
その後に、CMP法により第２層間絶縁膜４１の表面を研磨して平坦化する。
次に、図３２（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第２層間絶縁膜４１の表面をN2Oプラズマに曝すことにより、第２層間絶縁膜４１内に残留する水分を除去すると共に、第２層間絶縁膜４１への水分の再吸収を防止する。
なお、この脱水処理としてN2プラズマ処理を行ってもよい。
次いで、カバー絶縁膜１０、第１、第２層間絶縁膜１１、４１、及び第１、第２キャパシタ保護絶縁膜３９、４０をパターニングすることにより、第２ソース／ドレイン領域８ｂの上のこれらの絶縁膜に第１ホール４１ｃを形成する。
そして、この第１ホール４１ｃ内にグルー膜とタングステン膜とを順に形成した後、第２層間絶縁膜４１上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１ホール４１ｃ内にのみ第２導電性プラグ５４として残す。
その第２導電性プラグ５４は、ビット線の一部を構成し、第２ソース／ドレイン領域８ｂと電気的に接続される。
ところで、第２導電性プラグ５４は、酸化され易いタングステンを主にして構成されるため、プロセス中で酸化されるとコンタクト不良を起こし易い。
そこで、第２導電性プラグ５４の酸化を防止するため、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面に酸窒化シリコン膜を厚さ約１００nmに形成し、この酸窒化シリコン膜を酸化防止絶縁膜５５とする。
次に、図３３（ａ）に示すように、第１、第２キャパシタ保護絶縁膜３９、４０、第２層間絶縁膜４１、及び酸化防止絶縁膜５５をパターニングすることにより、上部電極２５ａの上のこれらの絶縁膜に第２ホール４１ｄを形成する。
この第２ホール４１ｄを形成した後、ここまでの工程でキャパシタ誘電体膜２４ａが受けたダメージを回復させるため、酸素含有雰囲気中でアニールを行ってもよい。このようにアニールをしても、第２導電性プラグ５４の酸化は酸化防止絶縁膜５５によって防止される。
この後に、酸化防止絶縁膜５５をエッチバックして除去する。
続いて、図３３（ｂ）に示すように、第２層間絶縁膜４１と第２導電性プラグ５４のそれぞれの上面にスパッタ法で金属積層膜を形成し、この金属積層膜をパターニングして金属配線５７ａとビット線用の導電性パッド５７ｂとを形成する。
その金属積層膜は、例えば、厚さ６０nmのチタン膜、厚さ３０nmの窒化チタン膜、厚さ４００nmの銅含有アルミニウム膜、厚さ５nmのチタン膜、及び厚さ７０nmの窒化チタン膜をこの順に形成してなる。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態では、第１実施形態の第３導電性プラグ３６ａや下地絶縁膜１５を形成しないので、第１実施形態と比較して工程の簡略化が図られる。
更に、第２ソース／ドレイン領域８ｂ上でビット線の一部を構成する第２導電性プラグ５４が一段しかないので、二段の導電性プラグ３２ｂ、４７ｂを形成する第１実施形態よりも簡単な構造となる。
しかも、第１実施形態と同様に、MOCVD法で形成された第１強誘電体膜２４ｂに対して酸化性ガス含有雰囲気中でアニールを行うので、第１強誘電体膜２４ｂの膜中に含まれる水分や有機物等の不純物が除去され、スイッチング電荷量の増加、リーク電流の低減、疲労損失の低減、及びインプリント特性の向上を同時に図ることができる。
（５）第５実施形態
図３４〜図４０は、本実施形態に係る半導体装置の製造途中の断面図である。
その半導体装置は、プレーナ型のFeRAMであり、以下のようにして作成される。
まず、第１実施形態の図１（ａ）で説明したように、第１層間絶縁膜１１にコンタクトホールを形成し、各コンタクトホールの中に第１、第２導電性プラグ３２ａ、３２ｂを形成することにより、図３４（ａ）に示す断面構造を得る。
その第１、第２導電性プラグ３２ａ、３２ｂは、非常に酸化され易いタングステンを主に構成されているため、プロセス中で酸化されるとコンタクト不良を引き起こす。
そこで、次の工程では、図３４（ｂ）に示すように、上記の第１、第２導電性プラグ３２ａ、３２ｂを酸化雰囲気から保護するための酸化防止絶縁膜６５として、プラズマCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。更に、この酸化防止絶縁膜６５の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約１３０nmに形成し、それを絶縁性密着膜６６とする。
次いで、図３４（ｃ）に示すように、後述の強誘電体キャパシタの下部電極の結晶性を高め、最終的にはキャパシタ誘電体膜の結晶性を改善するために、スパッタ法によりアルミナ膜６７を厚さ約２０nmに形成する。
次に、図３５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、スパッタ法により貴金属膜、例えばイリジウム膜を厚さ約１５０nmに形成し、それを第１導電膜７１とする。
次いで、第１強誘電体膜７２ｂとして、PZT膜をMOCVD法により第１導電膜７１上に厚さ約１００nmに形成する。MOCVD法で形成された第１強誘電体膜７２ｂは、成膜の時点で既に結晶化しているので、結晶化を目的としたアニールを第１強誘電体膜７２ｂに対して行う必要は無い。
また、その第１強誘電体膜７２ｂの成膜方法としては、MOCVD法の他に、スパッタ法やゾル・ゲル法もある。更に、第１強誘電体膜７２ｂの材料は上記のPZTに限定されず、
(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造化合物や、ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つをPZTにドープした材料で第１強誘電体膜７２ｂを構成してもよい。
次に、図３５（ｂ）に示すように、MOCVD法による成膜時や、大気に曝されたことによって第１強誘電体膜７２ｂ中に取り込まれた水分や炭素等の不純物を除去するため、酸化性ガス含有雰囲気中において第１強誘電体膜７２ｂをアニールする。
そのアニールは、例えば、アルゴンガスと酸素との混合雰囲気内において、基板温度を５７５℃〜６５０℃、例えば６００℃とする常圧RTAにより行われる。そして、アルゴンガスと酸素の流量はそれぞれ５０sccm、２０００sccmに設定され、熱処理時間は３０秒〜１２０秒、例えば６０秒に設定される。
なお、このアニールでは、酸素ガスに代えて、オゾンガス又は二酸化窒素ガスを酸化性ガスとして使用してもよい。
続いて、図３６（ａ）に示すように、第２強誘電体膜７２ｃとしてスパッタ法によりアモルファス状態のPZT膜を厚さ約２０nmに形成し、その第２強誘電体膜７２ｃと第１強誘電体膜７２ｂとを強誘電体膜７２とする。
その第２強誘電体膜７２ｃはPZT膜に限定されない。例えば、ABO3型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、Crのいずれか一つ）を有する強誘電体材料で第２強誘電体膜７２ｃを構成してもよい。
更に、ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つをPZTにドープした材料で第２強誘電体膜７２ｃを構成してもよい。また、(Bi1-xRx)Ti3O12（Rは希土類元素で０＜x＜１）、SrBi2Ta2O9、及びSrBi4Ti4O15等のBi層状構造化合物で第２強誘電体膜７２ｃを構成してもよい。
次いで、図３６（ｂ）に示すように、強誘電体膜７２の上に、スパッタ法により酸化イリジウム膜を厚さ約２５０nmに形成し、それを第２導電膜７３とする。なお、第２導電膜７３は貴金属膜又は酸化貴金属膜で構成さればよく、上記の酸化イリジウム膜に代えて、イリジウム膜やプラチナ膜等の貴金属膜を第２導電膜７３として形成してもよい。
次に、図３７（ａ）に示すように、上記した第２導電膜７３、強誘電体膜７２、及び第１導電膜７１をこの順に別々フォトリソグラフィによりパターニングして、上部電極７３ａ、キャパシタ誘電体膜７２ａ、及び下部電極７１ａを形成し、これらで強誘電体キャパシタQを構成する。なお、第１導電膜７１は、下部電極７１ａのコンタクト領域CRがキャパシタ誘電体膜７２ａからはみ出るようにパターニングされる。
次に、図３７（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、水素等の還元性雰囲気からキャパシタQを保護し、キャパシタ誘電体膜７２ａの劣化を防止するための第１キャパシタ保護絶縁膜８０としてアルミナ膜をシリコン基板１０の上側全面に形成する。そのアルミナ膜は、例えばスパッタ法により厚さ約２０nmに形成される。
そして、エッチングやスパッタリング等によってここまでの工程でキャパシタ誘電体膜７２ａが受けたダメージを回復させるため、ファーネス内の酸素１００%の雰囲気中で基板温度６５０℃、処理時間９０分の条件で回復アニールを行う。
次に、TEOSガスを反応ガスとするプラズマCVD法により、第１キャパシタ保護絶縁膜８０の上に酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第２層間絶縁膜８１とする。その第２層間絶縁膜８１の上面には、キャパシタQの形状を反映した凹凸が形成される。そこで、この凹凸を無くすために、第２層間絶縁膜８１の上面をCMP法により研磨して平坦化し、第１キャパシタ保護絶縁膜８０の平坦面上での第２層間絶縁膜８１の厚さを約１０００nmにする。
その後、酸化シリコンよりなる第２層間絶縁膜８１の脱水処理として、第２層間絶縁膜８１の表面をN2Oプラズマに曝す。このようなN2Oプラズマ処理に代えて、炉の中で第２層間絶縁膜８１をアニールして脱水してもよい。
次いで、後の工程で発生する水素や水分からキャパシタQを保護するための第２キャパシタ保護絶縁膜８２として、第２層間絶縁膜８１の上にアルミナ膜をスパッタ法で厚さ約５０nmに形成する。更に、この第２キャパシタ保護絶縁膜８２の上に、プラズマCVD法で酸化シリコン膜を厚さ約２００nmに形成し、この酸化シリコン膜をキャップ絶縁膜８３とする。
次に、図３８（ａ）に示すように、キャップ絶縁膜８３の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の第１、第２窓８５ａ、８５ｂを備えた第１レジストパターン８５を形成する。
更に、平行平板型のプラズマエッチングチャンバを用い、第１、第２窓８５ａ、８５ｂを通じて各絶縁膜８０〜８３をドライエッチングすることにより、上部電極７３ａの上に第１ホール８１ａを形成すると共に、下部電極７１ａのコンタクト領域CR上に第２ホール８１ｂを形成する。
なお、このドライエッチングのエッチングガスは特に限定されないが、本実施形態ではC4F8、Ar、O2、及びCOの混合ガスを使用する。
その後に、第１レジストパターン８５は除去される。
次に、図３８（ｂ）に示すように、キャップ絶縁膜８３の上にフォトレジストを再び塗布し、それを露光、現像して、第１、第２導電性プラグ３２ａ、３２ｂのそれぞれの上にホール形状の第３、第４窓８７ａ、８７ｂを備えた第２レジストパターン８７を形成する。なお、第１、第２ホール８１ａ、８１ｂは、この第２レジストパターン８７により覆われる。
そして、第３、第４窓８７ａ、８７ｂを通じて各絶縁膜６６、８０〜８３とアルミナ膜６７をエッチングすることにより、各導電性プラグ３２ａ、３２ｂの上に第３、第４ホール８１ｃ、８１ｄを形成する。このようなエッチングは、C4F8、Ar、O2、及びCOの混合ガスをエッチングガスとする平行平板プラズマエッチング装置で行われ、酸化防止絶縁膜６５がこのエッチングにおけるストッパ膜となり、酸化防止絶縁膜６５上でエッチングは停止する。
この後に、第２レジストパターン８７は除去される。
次に、図３９（ａ）に示す断面構造を得るまでの工程について説明する。
まず、平行平板プラズマエッチングチャンバ内にシリコン基板１を入れ、エッチングガスとしてCHF3、Ar、及びO2の混合ガスをそのエッチング装置に供給する。これにより、第３、第４ホール８１ｃ、８１ｄの下の酸化防止絶縁膜６５がエッチング雰囲気に曝されて除去され、これらのホールの下に第１、第２導電性プラグ３２ａ、３２ｂが露出すると共に、第１、第２ホール８１ａ、８１ｂ内の異物が除去されて、上部電極７３ａと下部電極７１ａの上面が清浄化される。
このように、本実施形態では、キャパシタQ上の浅い第１、第２ホール８１ａ、８１ｂを形成する工程とは別の工程において、第１、第２ソース／ドレイン領域８ａ、８ｂ上の深い第３、第４ホール８１ｃ、８１ｄを形成する。
これに対し、全てのホール８１ａ〜８１ｄを同時に形成することも考えられる。しかし、これでは、深い第３、第４ホール８１ｃ、８１ｄに合わせてエッチング時間を設定しなければならず、第３、第４ホール８１ｃ、８１ｄよりも浅く短時間で開口する第１ホール８１ａの下の上部電極７３ａがエッチング雰囲気に長時間曝されることになる。これでは、上部電極７３ａの下のキャパシタ誘電体膜７２ａがエッチング雰囲気によって劣化するので好ましくない。
一方、本実施形態では、上記のように浅い第１、第２ホール８１ａ、８１ｂと深い第３、第４ホール８１ｃ、８１ｄとを別々に形成し、第３、第４ホール８１ｃ、８１ｄを形成する際には第１、第２ホール８１ａ、８１ｂが第２レジストパターン８７で覆われているので、キャパシタ誘電体膜７２ａが劣化するのを抑制することが可能となる。
更に、第１、第２導電性プラグ３２ａ、３２ｂは、本工程が終了するまで酸化防止絶縁膜６５によって覆われているので、各導電性プラグ３２ａ、３２ｂを構成するタングステンが酸化してコンタクト不良を起こすのが防止される。
次に、図３９（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第１〜第４ホール８１ａ〜８１ｄの内面とキャップ絶縁膜８３の上面とに、スパッタ法によりグルー膜として窒化チタン膜を厚さ約７５nmに形成する。そして、そのグルー膜の表面を清浄化するために、高周波電力でプラズマ化されたアルゴン雰囲気にグルー膜を曝し、グルー膜の上面をスパッタエッチングする。
そして、CVD法によりグルー膜の上にタングステン膜を形成し、そのタングステン膜で第１〜第４ホール８１ａ〜８１ｄを完全に埋め込む。
その後に、キャップ絶縁膜８３の上面上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を各ホール８１ａ〜８１ｄの中にのみ残す。第１、第２ホール８１ａ、８１ｂ内に残されたこれらの膜は、それぞれ上部電極７３ａと下部電極７１ａのコンタクト領域CRに電気的に接続される第３、第４導電性プラグ９０ａ、９０ｂとされる。また、第３、第４ホール８１ｃ、８１ｄ内に残されたこれらの膜は、第１、第２導電性プラグ３２ａ、３２ｂと電気的に接続される第５、第６導電性プラグ９０ｃ、９０ｄとされる。
次に、図４０に示す断面構造を得るまでの工程について説明する。
まず、キャップ絶縁膜８３と第３〜第６導電性プラグ９０ａ〜９０ｄのそれぞれの上に、厚さが約６０nmのチタン膜と厚さが約３０nmの窒化チタン膜をこの順にスパッタ法により形成し、これらをバリアメタル層とする。次いで、このバリアメタル層の上に、金属積層膜として、スパッタ法により銅含有アルミニウム膜、チタン膜、及び窒化チタン膜をこの順にそれぞれ厚さ約３６０nm、５nm、７０nmに形成する。
次いで、この金属積層膜の上に、不図示の酸窒化シリコン膜を反射防止膜として形成した後、フォトリソグラフィにより上記の金属積層膜とバリアメタル層とをパターニングして、一層目金属配線９２ａ、９２ｂと導電性パッド９２ｃとを形成する。
続いて、第４絶縁膜９３としてプラズマCVD法により酸化シリコン膜を形成した後、CMP法によりその第４絶縁膜９３を平坦化する。その後に、フォトリソグラフィにより第４絶縁膜９３をパターニングして導電性パッド９２ｃの上にホールを形成し、そのホール内にタングステン膜を主に構成される第７導電性プラグ９４を形成する。
この後は、２層目〜５層目金属配線や、これらの金属配線の間に層間絶縁膜を形成する工程に移るが、その詳細については省略する。
以上により、本実施形態に係るプレーナ型のFeRAMの基本構造が完成したことになる。
上記した本実施形態では、第１強誘電体膜７２ｂと第２強誘電体膜７２ｃによりキャパシタ誘電体膜７２ａを構成する。そして、その第１強誘電体膜７２ｂをMOCVD法で形成し、酸化性ガス含有雰囲気中で第１強誘電体膜７２ｂに対してアニールを行うので、第１実施形態と同様に、成膜時や大気に曝されたときに第１強誘電体膜７２ｃに取り込まれた有機物等の不純物が膜外に追い出される。その結果、キャパシタ誘電体膜７２ａの膜質が向上し、スイッチング電荷の増加、リーク電流の低減、疲労損失の低減、及びインプリント特性の向上を同時に図ることが可能になる。
以下に、本発明の特徴を付記する。
（付記１） 半導体基板の上方に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜の上に、結晶化された第１強誘電体膜を形成する工程と、
前記第１強誘電体膜をアニールする工程と、
前記アニールの後、前記第１強誘電体膜の上に、アモルファス材料又は微結晶材料よりなる第２強誘電体膜を形成する工程と、
前記第２強誘電体膜の上に第２導電膜を形成する工程と、
前記第１導電膜、前記第１強誘電体膜、前記第２強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記２） 前記第２強誘電体膜の膜厚は、前記第１強誘電体膜の膜厚の４０％以下であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３） 前記アニールは、酸化性ガス含有雰囲気中において行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記４） 前記酸化性ガスとして、酸素ガス、オゾンガス、及び二酸化窒素ガスのいずれかを使用することを特徴とする付記３に記載の半導体装置の製造方法。
（付記５） 前記アニールは常圧RTAで行われ、且つ、
前記アニール時の基板温度の下限は、前記第１強誘電体膜の成膜温度よりも４５℃低い温度であり、前記基板温度の上限は前記成膜温度よりも３０℃高い温度であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記６） 前記アニールは減圧RTAで行われ、且つ、
前記アニール時の基板温度の下限は、前記第１強誘電体膜の成膜温度よりも５５℃低い温度であり、前記温度範囲の上限は前記成膜温度よりも２０℃高い温度であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記７） 前記結晶化された第１強誘電体膜を形成する工程は、MOCVD法を用いて行われることを特徴とする付記１に記載の半導体装置の製造方法。
（付記８） 前記第２強誘電体膜として、アモルファス材料よりなる膜をスパッタ法で形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記９） 前記第２導電膜を形成する工程は、第１酸化金属膜を形成する工程と、該第１酸化金属膜の上に該第１酸化金属膜よりも酸素量が多い第２酸化金属膜を形成する工程と、該第２酸化金属膜の上に導電性向上膜を形成する工程とを有することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１０） 前記第１酸化金属膜を形成する工程の後であって前記第２酸化金属膜を形成する工程の前に、酸素含有雰囲気中において前記第１酸化金属膜をアニールする工程を更に有することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１） 前記第１酸化金属膜を形成する工程において、前記半導体基板を加熱するスパッタ法により結晶化した該第１酸化金属膜を形成し、且つ、
前記第２酸化金属膜を形成する工程において、基板温度を室温とするスパッタ法により該第２酸化金属膜をアモルファス状態に形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１２） 前記第１酸化金属膜及び前記第２酸化金属膜として、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかの酸化物で構成される膜を形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１３） 前記導電性向上膜として、イリジウム膜、プラチナ膜、及びSrRuO3膜のいずれかを形成することを特徴とする付記９に記載の半導体装置の製造方法。
（付記１４） 前記第１強誘電体膜として、ペロブスカイト構造又はBi層状構造を有する強誘電体材料よりなる膜を形成することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１５） 前記キャパシタを形成する工程において、該キャパシタをアレイ状に複数形成することを特徴とする付記１に記載の半導体装置。
（付記１６） 前記半導体基板に第１不純物拡散領域と第２不純物拡散領域とを形成する工程と、
前記第１不純物拡散領域上の前記第１層間絶縁膜に第１ホールを形成する工程と、
前記第１ホール内に第１導電性プラグを形成する工程とを更に有し、
前記キャパシタを形成する工程において、前記第１導電性プラグの上方に該キャパシタを形成し、前記下部電極と前記第１導電性プラグとを電気的に接続することを特徴とする付記１に記載の半導体装置の製造方法。
（付記１７） 前記第１層間絶縁膜と前記第１導電性プラグの上に下地絶縁膜を形成する工程と、
前記第１導電性プラグの上の前記下地絶縁膜に第２ホールを形成する工程と、
前記第２ホールに、前記第１導電性プラグと電気的に接続された第２導電性プラグを形成する工程と、
前記下地絶縁膜と前記第２導電性プラグのそれぞれの上に下地導電膜を形成する工程と、
前記下地導電膜の上に導電性酸素バリア膜を形成する工程とを更に有し、
前記第１導電膜を形成する工程において、前記導電性酸素バリア膜の上に該第１導電膜を形成することを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８） 前記第２導電性プラグを形成した後に、該第２導電性プラグと前記下地絶縁膜のそれぞれの上に平坦化用導電膜を形成する工程と、
前記平坦化用導電膜を平坦化する工程とを更に有し、
前記下地導電膜を形成する工程において、前記平坦化用導電膜の上に該下地導電膜を形成することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９） 前記第２不純物拡散領域上の前記第１層間絶縁膜に第３ホールを形成する工程と、
前記第３ホール内に第３導電性プラグを形成する工程と、
前記下地絶縁膜を形成する前に、前記第１層間絶縁膜、前記第１導電性プラグ、及び前記第３導電性プラグの上に、前記第２ホールが形成される酸化防止絶縁膜を形成する工程と、
前記キャパシタを形成した後に、該キャパシタを覆う第２層間絶縁膜を形成する工程と、
前記第３ホールの上の前記酸化防止絶縁膜、前記下地絶縁膜、及び前記第２層間絶縁膜に第４ホールを形成する工程と、
前記第４ホールに、前記第３導電性プラグと電気的に接続された第４導電性プラグを形成する工程とを更に有することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記２０） 前記キャパシタを形成する工程において、前記下部電極のコンタクト領域が前記キャパシタ誘電体膜からはみ出るように前記第１導電膜をパターニングし、
前記キャパシタを覆う第２層間絶縁膜と、
前記コンタクト領域の上の前記第２層間絶縁膜に第１ホールを形成する工程と、
前記上部電極の上の前記第２層間絶縁膜に第２ホールを形成する工程と、
前記第１ホールに、前記下部電極と電気的に接続された第１導電性プラグを形成する工程と、
前記第２ホールに、前記上部電極と電気的に接続された第２導電性プラグを形成する工程とを更に有することを特徴とする付記１に記載の半導体装置の製造方法。
図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図９（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１０（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１１は、本発明の第１実施形態に係る半導体装置のセル領域の拡大平面図である。 図１２は、本発明の第１実施形態において、アニール条件とキャパシタのスイッチング電荷量との関係について調査して得られたグラフである。 図１３は、図１２の場合と同一のキャパシタを５１５２個密集して形成してなるセル領域を５６個作成し、図１２と同じ調査を行って得られたグラフである。 図１４は、図１２の調査で使用したキャパシタのリーク電流密度を調査して得られたグラフである。 図１５は、図１３の調査で使用したキャパシタのリーク電流密度を調査して得られたグラフである。 図１６は、本発明の第１実施形態において、ストレスサイクルとスイッチング電荷量との関係を調査して得られたグラフである。 図１７は、本発明の第１実施形態において、１．０×１０9サイクル後の疲労損失を示すグラフである。 図１８は、本発明の第１実施形態において、ンプリント特性を調査して得られたグラフである。 図１９は、本発明の第１実施形態において、OS-Rateを調査して得られたグラフである。 図２０（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２１（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２２（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２３（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２４（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図２５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図２６は、本発明の第３実施形態に係る半導体装置の断面図である。 図２７（ａ）〜（ｃ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２８（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２９（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３０（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３１（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３２（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その６）である。 図３３（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の製造途中の断面図（その７）である。 図３４（ａ）〜（ｃ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３５（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３６（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３７（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３８（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３９（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その６）である。 図４０（ａ）、（ｂ）は、本発明の第５実施形態に係る半導体装置の製造途中の断面図（その７）である。
符号の説明
１…シリコン基板、２…素子分離絶縁膜、３…pウェル、４…ゲート絶縁膜、５…ゲート電極、６ａ、６ｂ…第１、第２ソース／ドレインエクステンション、７…絶縁性サイドウォール、８ａ、８ｂ…第１、第２ソース／ドレイン領域、１０…カバー絶縁膜、１１…第１層間絶縁膜、１４…酸化防止絶縁膜、１５…下地絶縁膜、２１…下地導電膜、２２…導電性酸素バリア膜、２３…第１導電膜、２３ａ…下部電極、２４…強誘電体膜、２４ａ…キャパシタ誘電体膜、２４ｂ…第１強誘電体膜、２４ｃ…第２強誘電体膜、２５…第２導電膜、２５ａ…上部電極、２５ｂ…酸化金属膜、２５ｃ…導電性向上膜、２５ｄ…第１酸化金属膜、２５ｅ…第２酸化金属膜、２６…第１マスク材料層、２６ａ…第１ハードマスク、２７…第２マスク材料層、２７ａ…第２ハードマスク、３２ａ、３２ｂ…第１、第２導電性プラグ、３５…グルー膜、３６…プラグ用導電膜、３６ａ…第３導電性プラグ、３９…第１キャパシタ保護絶縁膜、４０…第２キャパシタ保護絶縁膜、４１…第２層間絶縁膜、４２…第３キャパシタ保護絶縁膜、４３…キャップ絶縁膜、４７ａ、４７ｂ…第４、第５導電性プラグ、４９ａ、５７ａ…金属配線、４９ｂ、５７ｂ…導電性パッド、５０…平坦化用導電膜、５１…導電性密着膜、５４…第２導電性プラグ、５５…酸化防止絶縁膜、６５…酸化防止絶縁膜、６６…絶縁性密着膜、６７…アルミナ膜、７１…第１導電膜、７１ａ…下部電極、７２…強誘電体膜、７２ａ…キャパシタ誘電体膜、７２ｂ…第１強誘電体膜、７２ｃ…第２強誘電体膜、７３…第２導電膜、７３ａ…上部電極、８０…第１キャパシタ保護絶縁膜、８１…第２層間絶縁膜、８１ａ〜８１ｄ…第１〜第４ホール、８２…第２キャパシタ保護絶縁膜、８３…キャップ絶縁膜、８５…第１レジストパターン、８５ａ、８５ｂ…第１、第２窓、８７…第２レジストパターン、８７ａ、８７ｂ…第３、第４窓、９０ａ〜９０ｄ…第３〜第６導電性プラグ、９２ａ、９２ｂ…一層目金属配線、９２ｃ…導電性パッド。

Claims (9)

  1. 半導体基板の上方に第１層間絶縁膜を形成する工程と、
    前記第１層間絶縁膜の上に、第１導電膜としてイリジウム膜、プラチナ膜、酸化プラチナ膜、酸化イリジウム膜、及びSrRuO 3 膜のいずれかを形成する工程と、
    前記第１導電膜の上に、結晶化された第１強誘電体膜として、PZT膜、ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つがドープされたPZT膜、(Bi 1-x R x )Ti 3 O 12 膜（Rは希土類元素で０＜x＜１）、SrBi 2 Ta 2 O 9 膜、及びSrBi 4 Ti 4 O 15 膜のいずれかを形成する工程と、
    前記第１強誘電体膜をアニールする工程と、
    前記アニールの後、前記第１強誘電体膜の上に、アモルファス材料又は微結晶材料よりなる膜であって、ABO 3 型ペロブスカイト構造（A＝Bi、Pb、Ba、Sr、Ca、Na、K、及び希土類元素のいずれか一つ、B＝Ti、Zr、Nb、Ta、W、Mn、Fe、Co、及びCrのいずれか一つ）を有する強誘電体材料膜、ランタン、カルシウム、ストロンチウム、及びシリコンの少なくとも一つがドープされたPZT膜、(Bi 1-x R x )Ti 3 O 12 膜（Rは希土類元素で０＜x＜１）、SrBi 2 Ta 2 O 9 膜、及びSrBi 4 Ti 4 O 15 膜のいずれかを第２強誘電体膜として形成する工程と、
    前記第２強誘電体膜の上に、第２導電膜として、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかの酸化物からなる膜、又はこれらの酸化物からなる膜を積層してなる膜を形成する工程と、
    前記第１導電膜、前記第１強誘電体膜、前記第２強誘電体膜、及び前記第２導電膜をパターニングすることにより、下部電極、キャパシタ誘電体膜、及び上部電極を備えたキャパシタを形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  2. 前記第２強誘電体膜の膜厚は、前記第１強誘電体膜の膜厚の４０％以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記アニールは、酸化性ガス含有雰囲気中において行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記結晶化された第１強誘電体膜を形成する工程は、MOCVD(Metal Organic Chemical Vapor Deposition)法を用いて行われることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 前記第２強誘電体膜として、アモルファス材料よりなる膜をスパッタ法で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第２導電膜を形成する工程は、
    第１酸化金属膜としてイリジウム、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかの酸化物からなる膜を形成する工程と、
    該第１酸化金属膜の上に、該第１酸化金属膜よりも酸素量が多い第２酸化金属膜として、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかの酸化物からなる膜を形成する工程と、
    該第２酸化金属膜の上に、導電性向上膜として、イリジウム膜、プラチナ膜、及びSrRuO 3 膜のいずれかを形成する工程とを有することを特徴とする請求項１に記載の半導体装置の製造方法。
  7. 前記第１酸化金属膜を形成する工程の後であって前記第２酸化金属膜を形成する工程の前に、酸素含有雰囲気中において前記第１酸化金属膜をアニールする工程を更に有することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記第１酸化金属膜を形成する工程において、前記半導体基板を加熱するスパッタ法により結晶化した該第１酸化金属膜を形成し、且つ、
    前記第２酸化金属膜を形成する工程において、基板温度を室温とするスパッタ法により該第２酸化金属膜をアモルファス状態に形成することを特徴とする請求項６に記載の半導体装置の製造方法。
  9. 前記キャパシタを形成する工程において、該キャパシタをアレイ状に複数形成することを特徴とする請求項１に記載の半導体装置の製造方法。
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