JP2006302975A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】キャパシタのプロセスダメージ耐性を向上させる半導体装置及びその製造方法を提供すること。
【解決手段】 本発明の一形態の半導体装置は、半導体基板（１０１）と、前記半導体基板の上方に設けられた、誘電体膜（１１７）を下部電極（１１５）と上部電極（１１８、１１９）とで挟んでなるキャパシタと、を備え、前記上部電極は、結晶構造をなす第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む積層構造をなし、前記第１のＭＯｘ型導電性酸化膜の結晶粒径が５ｎｍ〜１００ｎｍである。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関し、特に強誘電体膜を用いたキャパシタを備える半導体装置及びその製造方法に関する。

近年、低消費電力化、微細化可能、動作スピード向上、エンデュランス向上、不揮発性、ランダムアクセス可能などの利点から、強誘電体薄膜を利用した不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の開発が進められている。ＦｅＲＡＭは、ＤＲＡＭのキャパシタ部分を強誘電体で置き換えたものに近く、特許文献１には、強誘電体キャパシタを備えた半導体装置が開示されている。

ＦｅＲＡＭでは、キャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）などの強誘電体薄膜を使用する。いずれも酸素八面体を基本構造とするペロブスカイト構造を基本とした結晶構造をもち、ＦｅＲＡＭの不揮発性記録に利用される残留分極をもつ。成膜プロセスは半導体メモリ作製プロセスと整合性がとれるスパッタ法、ＭＯＣＶＤ法、ゾルゲル法などが使用される。

これらＰＺＴなどの強誘電体キャパシタ薄膜は下部電極上で結晶化するため、下部電極の材料・結晶構造の影響が大きい。また、上部電極材料・構造もキャパシタ特性に与える影響が大きく、特に半導体メモリ作製プロセスでのキャパシタ劣化、キャパシタ特性の信頼性などに直接影響する。キャパシタのリーク特性、Ｃ−Ｖ特性、分極特性、電気特性の経時変化、保持特性、疲労特性などもすべて、電極材料と構造に密接に関連する。

しかしながら、キャパシタのサイズが従来の数ミクロン□からサブミクロン□へと微細化するにしたがって、キャパシタ加工用マスクＣＶＤ、キャパシタＲＩＥ加工、層間絶縁膜ＣＶＤなど、キャパシタへのプロセスダメージが大きくなり、上部電極の変更によるプロセスダメージ耐性の向上が望まれている。このように、強誘電体材料を利用したＦｅＲＡＭの高集積化のためには、キャパシタセル面積の減少に伴うプロセスダメージによるデバイス信頼性の低下を改善しなくてはならない。

キャパシタを加工するためのマスク膜であるＳｉＯ_２膜を形成するとき、キャパシタ絶縁膜とキャパシタ上部電極との界面に水素を主としたガスが進入し、還元や分解などのダメージが加えられ、特性を著しく劣化させる。従来のキャパシタ構造では、高集積化およびチップ・サイズの縮小に伴って、上記のダメージの与える影響が大きく、デバイスを動かすために必要な信号量が得られない問題が発生する。

なお、特許文献２には、強誘電体キャパシタの上部電極をＳＲＯと粒径を制御したアモルファスＩｒＯｘの積層にて形成した技術が開示されている。特許文献３には、強誘電体キャパシタの上部電極であるＩｒＯ_２の結晶粒径を制御し劣化を防止する技術が開示されている。特許文献４には、上部電極が複数回の成膜工程にて複数層のＩｒＯｘ層からなる構成が開示されている。
特開２００２−２８９８０９号公報 特開２００２−２６１２５１号公報 特開２００２−１１０９３４号公報 特許第３５４５２７９号公報

本発明の目的は、キャパシタのプロセスダメージ耐性を向上させる半導体装置及びその製造方法を提供することにある。

本発明の一形態の半導体装置は、半導体基板と、前記半導体基板の上方に設けられた、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタと、を備え、前記上部電極は、結晶構造をなす第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む積層構造をなし、前記第１のＭＯｘ型導電性酸化膜の結晶粒径が５ｎｍ〜１００ｎｍである。

本発明の他の形態の半導体装置の製造方法は、半導体基板の上方に、キャパシタを構成する下部電極膜を形成し、前記下部電極膜上に、前記キャパシタを構成する誘電体膜を形成し、前記誘電体膜上に、前記キャパシタを構成する上部電極膜となる第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）またはＡＢＯｘ型導電性酸化膜（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０）を形成し、前記第１のＭＯｘ型導電性酸化膜またはＡＢＯｘ型導電性酸化膜を加熱処理することで結晶化し、結晶化した前記第１のＭＯｘ型導電性酸化膜またはＡＢＯｘ型導電性酸化膜上に第２のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を形成する。

本発明によれば、キャパシタのプロセスダメージ耐性を向上させる半導体装置及びその製造方法を提供できる。

（第１の実施の形態）
図１は、本第１の実施の形態に係るＦｅＲＡＭのメモリセルの断面図である。図１において、ｐ型シリコン（Ｓｉ）基板１０１上には、溝型の素子分離（図示せず）が形成されており、ゲート絶縁膜１０３、ワード線となるゲート電極（例えば、ポリＳｉ膜１０４及びＷＳｉ_２膜１０５からなるポリサイド構造）、シリコン窒化膜からなるゲートキャップ膜及びゲート側壁膜１０６、及びソース・ドレイン拡散層１０２によってＭＯＳトランジスタが形成されている。

このトランジスタを取り囲むように形成された層間絶縁膜１０７（シリコン酸化膜）は平坦化され、さらにその上に層間絶縁膜１０８（シリコン酸化膜）,１０９（シリコン窒化膜）,及び１１０（シリコン酸化膜）が形成されている。これら層間絶縁膜１０７,１０８,１０９，及び１１０中に、トランジスタの活性化領域１０２とキャパシタのバリア層１１４とを接続するコンタクト・プラグ１１１及びＷプラグ１１３が形成されている。さらにプラグ１１３を取り囲むように拡散防止膜（コンタクトバリア膜）１１２が形成されている。

次に、キャパシタが層間絶縁膜１１０上に形成される。キャパシタは、バリア層（キャパシタバリア膜）１１４、下部電極１１５、ＳＲＯ膜１１６、キャパシタ誘電体膜１１７、第一の上部電極（ＳＲＯ膜：ＡＢＯｘペロブスカイト型導電性酸化物（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０））１１８、及び第二の上部電極（ＩｒＯｘ膜：ＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０））１１９で構成される。この時、第二の上部電極（ＩｒＯｘ膜）１１９の粒径をコントロールして形成する。また、第二の上部電極１１９上には、上部電極の加工のための第一のマスク膜１２０および第二のマスク膜１２１が、キャパシタ加工後に残る状態で形成される。

さらに、キャパシタ全体を囲むように水素防止膜１２２が形成される。その上に形成された層間絶縁膜（シリコン酸化膜）１２３中に、隣同士のキャパシタの上部電極間を接続するためのコンタクト１２４及び配線１２５が形成される。

本第１の実施の形態では、上部電極において、ＡＢＯｘ型のペロブスカイト構造を持つ導電性酸化物（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０）とＭＯｘ型の導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）との積層構造を用いている。ＡＢＯｘ型導電性酸化物は代表的にペロブスカイト構造をもつものであり、ＡはＰｂ、Ｂａ、Ｓｒ、Ｃａなどのアルカリ土類金属元素を主成分とするものであり、ＢにはＴｉ、Ｎｂ、Ｍｇ、Ｚｒ、Ｚｎ、Ｔａ、Ｗ、Ｍｎ、などを主成分とする金属元素をとる。ｘは代表的には３で、酸素の過剰・欠損状態により可変である。ＡＢＯｘ型導電性酸化物には、ＳｒＲｕＯ_３（ＳＲＯ）、ＬａＮｉＯ_３（ＬＮＯ）、（Ｌａ，Ｓｒ）ＣｏＯ_３、ＹＢＣＯ（超伝導体）などが挙げられる。以下、代表的材料であるＳＲＯとＩｒＯｘとの積層構造について述べる。

まず、ＳＲＯセラミックターゲットを使用したＤＣマグネトロンスパッタにより、１ｎｍ−５０ｎｍの厚さのＳＲＯ膜を室温にて成膜する。成膜の後に、ＲＴＯ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ）などにより５５０℃−６５０℃にて結晶化熱処理を行う。この場合、ＰＺＴ膜と上部電極との界面に十分な酸素を供給できるようにするために、上記の厚さの規定範囲となる。ＰＺＴと上部電極との界面での酸素欠損などの欠陥は、その後のキャパシタ作製プロセスでの還元性プロセスダメージ耐性、疲労特性劣化、リテンション劣化、インプリント劣化への影響が大きいため、ここで十分な酸素を供給しておく必要がある。

このＳＲＯ膜の上部にＩｒＯｘを成膜形成する。ここで形成されるＩｒＯｘ層は、粒径が５ｎｍ−１００ｎｍ、望ましくは１０ｎｍ−４０ｎｍのものであり、ＳＲＯの成膜時よりも高い酸素濃度（高酸素分圧）、低いスパッタリング・パワーにてスパッタ成膜する。その際、好ましくは、スパッタリング・パワーをスパッタリング・パワー密度０．１Ｗ／ｃｍ^２〜１Ｗ／ｃｍ^２の範囲、かつスパッタガス総流量中、Ｏ_２流量の占める割合を５０％以上１００％未満にする。スパッタリング・パワー密度が０．１Ｗ／ｃｍ^２よりも小さいと安定して放電がたたなくなり、かつ成膜速度が非常に遅くなるため現実的でない。また、１Ｗ／ｃｍ２よりも大きいと粒径が大きくなるとともに、ＩｒＯｘを形成するために多量の酸素導入が必要となり、膜特性（膜厚、抵抗など）のばらつきが拡大する。スパッタリング・パワー密度は、スパッタリング・パワー、雰囲気、ターゲット寸法等から求めることができる。例えば、ＳＲＯターゲットを用いたＤＣマグネトロンスパッタでは、直径３００ｍｍのターゲットに対して１ｋＷ、室温、０．５Ｐａ、アルゴン・酸素混合ガス、酸素流量比５０％の条件で実施する。一方、その上に形成するＩｒＯｘ層は、同じく直径３００ｍｍのＩｒターゲットを用いたＤＣマグネトロンスパッタにおいて、室温、０．２ｋＷ、Ａｒ／Ｏ_２＝２０／８０、０．５Ｐａの条件にて成膜する。ＩｒＯｘ層の構造において粒径をコントロールすることの効果などについては、後述する。

ＳＲＯとＰＺＴとの界面は、その前の段階のＳＲＯ結晶化の際に十分な酸素が界面に供給されており、その上のＩｒＯｘ層は、その後のハードマスクＣＶＤ成膜プロセス、キャパシタ加工ＲＩＥプロセス、還元性アニールなどによるキャパシタ劣化、水素拡散防止といった効果をもたせるものである。なお、ＳＲＯ膜の粒径であるが、結晶化処理を実施した後で２−１０ｎｍ程度の小さいものとなる。

ここでＩｒＯｘ膜を形成した後に５００℃にてＲＴＯ処理を行うことも可能である。この場合、ＩｒＯｘ表面にＲａ５ｎｍの凹凸が形成される。この熱処理により、ＩｒＯｘの緻密化が起こり、より還元性が増加するとともに、この凹凸による上部構造（Ａｌ_２Ｏ_３、ＳｉＯｘなどのハードマスク材料）との密着性が増加し、これ以降のプロセスでの膜はがれなどの欠陥を防止することができる。また、本凹凸はその上部構造に対しての表面積を増加することになり、ＣＶＤなどの還元性ダメージを抑制するための犠牲層としてはたらく面積を拡大し、ダメージを抑制することに効果的となる。なお、この凹凸は２ｎｍ未満だと密着性、還元プロセス耐性に効果がなく、４０ｎｍ以上となると上部電極表面の凹凸が大きすぎ、キャパシタ上部構造の凹凸を引き起こして、配線工程の阻害となってしまう。よって、この凹凸すなわち表面の粗さはＲａ＝２−２５ｎｍの範囲が好ましい。

変形例として、上記したＡＢＯｘ型導電性酸化物層の代わりにＭＯｘ型導電性酸化物層を形成し、上部電極をＭＯｘ型導電性酸化物とＭＯｘ型導電性酸化物との積層構造とすることもできる。この場合には、上記したＡＢＯｘ型導電性酸化物（ＳＲＯ）と同様に、第一の上部電極となる１ｎｍ−５０ｎｍの厚さのＭＯｘ型導電性酸化物層（ＩｒＯｘ等）を成膜し、その後にＰＺＴとの界面部分に十分な酸素を供給すべく熱処理を行う。熱処理温度は５５０−６５０℃である。なお、界面部へ供給されるべく酸素量に応じてＭＯｘ型導電性酸化物層の厚さが規定される。この場合は１ｎｍ−４０ｎｍ、好ましくは１５−３０ｎｍの厚さが望ましい。薄いとその後のＩｒＯｘ成膜によるダメージにて特性劣化を引き起こし、厚すぎるとＲＴＯなどで上部電極界面に酸素を供給しようとも酸素拡散が成膜されたＩｒＯｘ層により阻害されるためである。その上に形成される第二の上部電極となるＩｒＯｘ層の構造とプロセスは上記に示したものと同じである。

なお、上部電極の積層構造における第二の上部電極や第一の上部電極には、ＭＯ型導電性酸化物として以下の物質を使用することができる。このＭＯｘ型導電性酸化物には、貴金属酸化物であるＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ、ＲｈＯｘ、ＯｓＯｘおよびそれらの固溶体、混合物、あるいはこれらの貴金属酸化物を主成分として、一部ドーパントの形で別元素を加えたものなどが含まれる。貴金属酸化物以外では、ＲｅＯ_３、ＶＯｘ、ＴｉＯｘ、ＩｎＯｘ、ＳｎＯｘ、ＺｎＯｘ、ＮｉＯｘなどの導電性酸化物があげられ、これらもＭＯｘ型導電性酸化物として使用することが可能である。

図２（ａ）（ｂ）は、図１（ａ）に示したキャパシタ構造の第二の上部電極（ＩｒＯｘ膜）１１９の表面および断面のＳＥＭ像である。この膜の結晶構造は、従来例に見られるような柱状結晶ではなく、微結晶構造をしている事が一つの特徴になっている。また、粒径は約２０〜２５ｎｍ程度である。

図３は、第二の上部電極（ＩｒＯｘ膜）１１９を形成する方法に関する説明図である。第二の上部電極（ＩｒＯｘ膜）１１９は、Ｉｒターゲットを用いスパッタ中に酸素を添加する、所謂反応性スパッタ法により形成する。図３に示すように、このスパッタ成膜中のスパッタリング・パワーを変化させることにより、ＩｒＯｘの粒径をコントロールする事ができる。なお、図３に示すスパッタリング・パワーは、ＩｒＯｘの粒径を決めるための目安の一つであり、他のパラメータを調節することでも粒径をコントロールできる。ＩｒＯｘ層は、同じく直径３００ｍｍのＩｒターゲットを用いたＤＣマグネトロンスパッタにおいて、室温、０．２ｋＷ、Ａｒ／Ｏ_２＝２０／８０、０．５Ｐａの条件にて成膜する。

また図３は、さまざまな粒径のＩｒＯｘを第二の上部電極１１９に適用したときのキャパシタ特性、スイッチング・チャージ量（強誘電体膜の分極反転を行った際に流れる電荷の総量、図中Ｑｓｗと表記）を示している。従来例のＩｒＯｘの粒径が１００ｎｍよりも大きい場合は、Ｑｓｗが約１０μＣ／ｃｍ^２よりも低くなるが、本第１の実施の形態ではＩｒＯｘの結晶粒径をそれ以下に小さくコントロールすることで、スウィッチング・チャージ量が増加し、キャパシタ特性の劣化を防いでいることが解かる。

上述したＦｅＲＡＭ用のキャパシタに用いる第二の上部電極１１９のＩｒＯｘの結晶粒径としては、５ｎｍ−１００ｎｍ、望ましくは１０−４０ｎｍの範囲が求められる。ＦｅＲＡＭキャパシタを作製する際には、キャパシタ構成層（下部電極、強誘電体層、上部電極）の成膜の後に、デバイスとして最終製品形態とするまでの工程にて、いくつかの熱処理工程を経る。例えば、層間絶縁膜ＣＶＤ（３５０−４００℃）、キャパシタＲＩＥ加工（２５０−３５０℃）、配線プロセスでのアニール工程（２００−３００℃）、パシベーション成膜（３５０−４００℃）、トランジスタ特性回復用シンターアニール（２００−３５０℃）、ポリイミドキュア工程（３００−４００℃）、パッケージング工程（２５０−３５０℃）などである。また、場合によってはキャパシタ加工後、あるいはキャパシタへのコンタクト開孔後に４５０−６５０℃の酸素アニール工程を行い、キャパシタ特性を改善する。

上述したように、上部電極のＩｒＯｘの粒径は、１０ｎｍ−４０ｎｍの範囲が望ましい。下限の理由は、キャパシタ加工時に導入される還元性ダメージ（特に側面から）、層間絶縁膜ＣＶＤによる還元性ダメージを完全に抑制することは困難であり、かつ、ＩｒＯｘを室温成膜した場合の後工程での熱履歴により膜構造の変化をきたすため、４５０−６００℃の熱処理を成膜後に施すことが望ましいためである。

これらの熱処理を経ると、ＩｒＯｘは成膜後の構造からさらなる粒成長を起こし、最低でも５ｎｍ以上の粒径をもつ構造となる。一方で粒径が大きくなると、上部電極のＩｒＯｘの粒界を通して進む還元プロセスからの水素の侵入を防ぐ効果が低減する。さらに粒界の密度が小さくなり、サブミクロンのキャパシタに対してのＩｒＯｘの粒界密度のばらつきが大きくなり、セルによりキャパシタへのダメージ度が異なり特性ばらつきを生じてしまう。また、膜厚方向に対してもＩｒＯｘ膜の厚さよりも大きくなり、単一粒界面で上部電極のＩｒＯｘの上部と下部が接続される形となり、プロセスダメージに弱い構造となってしまう。

また、図３に示したように、上部電極ＩｒＯｘの粒径の増加に伴い、キャパシタを作製した際の分極量（残留分極量、分極反転電荷量、スイッチング・チャージ量など）のプロセス劣化が大きくなる。ＦｅＲＡＭとして動作させるためには、疲労・リテンション・インプリント特性も考慮して、２０μＣ／ｃｍ^２以上の分極量が望ましく、ＩｒＯｘの粒径が４０ｎｍ以下であれば２０μＣ／ｃｍ^２以上の分極量を確保することができる。

このように粒径の小さな微結晶構造のＩｒＯｘ膜を形成することで、第二のマスク膜１２１の成膜時に発生する還元性ガスのキャパシタへの進入を効率良く防ぐことが可能であり、これにより特性の劣化を防ぐことができる。

さらに、ＩｒＯｘの粒径をコントロールする手法として、スパッタ中に添加する酸素量を変化させる手法がある。酸素量を増やしていくと（酸素分圧を高くする）、スパッタリング・パワーと同様にＩｒＯｘの粒径を数ｎｍから１００ｎｍまでコントロールすることが可能であり、同様の効果を得ることができる。

本実施の形態におけるＦｅＲＡＭ用キャパシタの作製プロセスにおいて、上部電極のＩｒＯｘを成膜する際には、後工程での熱履歴を考慮して、成膜後に４００−６００℃の熱処理を施すことが望ましい。このプロセスによりＩｒＯｘの結晶性を向上させ、ＩｒＯｘ中の酸素固定、粒界部の安定化が可能となる。

また、本熱処理により、上部電極ＩｒＯｘの表面（上面）にその粒径に応じた凹凸が形成される。この場合、凹部分の底部と凸部分の頂部との間の距離は、１０ｎｍ−５０ｎｍの範囲にある。この凹凸形状により、上部電極の単位面積あたりのＩｒＯｘ膜の表面積が増加し、後の還元性プロセスに対しての効果が促進される。また、上部電極のＩｒＯｘとハードマスク、レジストマスクなどのキャパシタ加工用に使用するマスク材との密着性を向上させることができる。

プロセスによっては、ハードマスクに使用するＳｉ酸化膜のＣＶＤ成膜の際に、ＩｒＯｘ膜表面を還元してＩｒとし、酸化膜との接合性を劣化させて、その後の工程にて膜はがれの問題を生じることがあるが、本熱処理によりこの問題を防止することができる。

前述したように、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３などを代表とするような強誘電体膜を用いたＦｅＲＡＭや強誘電体を絶縁膜とした強誘電体キャパシタを適用した混載メモリの高集積化に伴って、キャパシタセルサイズの縮小が必要となる。このセルサイズの縮小により、バックエンドダメージの影響が大きい一方で、デバイスを問題なく動かすのに必要な信号量を確保しつつ、チップ内のキャパシタ占有面積を減少しなくてはならない。

本第１の実施の形態によれば、ＦｅＲＡＭや混載メモリにおけるキャパシタ構造において、キャパシタ上部電極のＩｒＯｘの粒径をコントロールすることで、小さなキャパシタ占有面積でも十分なキャパシタ信号量を得ることが可能になる。すなわち、強誘電体膜を用いたサブミクロンキャパシタの特性確保とプロセスダメージ耐性を高める半導体装置を提供できる。このように、半導体装置の製造工程におけるバックエンドダメージによるキャパシタ特性の劣化を減少させることができ、半導体装置の信頼性が向上する。
（第２の実施の形態）
本第２の実施の形態では、酸化物強誘電体を用いたキャパシタを備える半導体メモリ装置の構造と製造方法について述べる。

この方法では、ＩｒＯ_２などの貴金属酸化物からなる上部電極を、粒径などの微細構造が異なり酸素・水素透過性の異なる複数層から構成する。この上部電極構造をもつキャパシタは、強誘電体膜特性が確保でき、キャパシタ成膜後のＣＶＤ工程、ＲＩＥ工程、配線工程、シンター工程、パッケージング工程などで特性劣化を抑制することができる。それにより、最終的にＦｅＲＡＭの強誘電体キャパシタの分極特性の向上（信号量の増加）、リーク電流の低減、疲労特性の向上、リテンション特性の向上、インプリント特性の向上などの利点を有する。

以下に本第２の実施の形態における半導体メモリ装置の構造と製造プロセスの要点を述べる。

構造として、本半導体メモリ装置は上部電極が複数層からなる貴金属酸化物（ＩｒＯ_２など）で構成されている。貴金属酸化物からなる上部電極の構造として、貴金属酸化物層が粒径の異なる複数層から構成されている。また、貴金属酸化物からなる上部電極を構成する複数層の貴金属酸化物層において、強誘電体膜に近い方の貴金属酸化物の粒径が他の貴金属酸化物の粒径よりも大きい。例えば、界面近傍の層のＩｒＯｘの粒径が５０ｎｍ以上であり、上層部のＩｒＯｘの粒径が５ｎｍ−１００ｎｍ、望ましくは１０ｎｍ−４０ｎｍである。

製造プロセスとして、４０ｎｍ未満の膜厚の貴金属酸化物層（ＩｒＯｘなど）を室温で成膜し、酸素を含む雰囲気で熱処理して第１層目の貴金属酸化物層を形成し、その後に４０ｎｍ以上の膜厚の第２層目の貴金属酸化物層を、第１層目の成膜条件よりも酸素濃度が高いあるいは成膜速度、スパッタリング・パワーが低い状態にて形成する。ＩｒＯｘ層は、同じく直径３００ｍｍのＩｒターゲットを用いたＤＣマグネトロンスパッタにおいて、室温、０．２ｋＷ、Ａｒ／Ｏ_２＝５０／５０、０．５Ｐａの条件にて成膜する。

図４は、本第２の実施の形態に係る強誘電体キャパシタの構造を示す図である。以下、図４を基に、ＰＺＴ薄膜を用いた強誘電体メモリの製造工程について説明する。まず、通常のプロセスによりシリコン（Ｓｉ）基板（不図示）にトランジスタを作り込み、ＣＭＯＳ構造を形成する。トランジスタ領域に、ＰＳＧ、ＢＰＳＧなどの絶縁膜をＣＶＤ法にて形成し、ＣＭＰを用いてその表面を平坦化する。その上にＣＶＤ法にてＳｉ酸化膜およびＳｉＮ膜を形成し、下地基板とする。

ここで、キャパシタとトランジスタのアクティブエリア（ソース、ドレイン）との接続をＷや多結晶Ｓｉからなるプラグを用いて行うため、あらかじめプラグ２０１を形成しておく。プラグ２０１の形成にはブランケットＣＶＤ法とＣＭＰとを併用する。

強誘電体膜の形成あるいはその後のキャパシタ特性確保のための酸素中アニールプロセスにおいてプラグ表面が酸化することを防止する目的から、バリア金属層２０２を形成する。バリア金属層２０２にはＴｉＡｌＮ（Ｔｉ／Ａｌ＝０．７／０．３（モル比））を用いる。厚さは５０ｎｍである。なお、下部電極下の全面にバリア金属層を形成する必要はなく、プラグをリセスした状態でプラグ上にのみバリア層を形成してもよいし、下部電極形成時に下部電極下の全面にバリア層を形成してもよい。これにより、全体のプロセスが若干異なってくる。前者ではプラグ材料をウエットエッチングやドライエッチングによりリセスした後にスパッタ法などでプラグ部を全面覆う形で成膜を行い、その後のＣＭＰ工程にてプラグ部にのみバリア材料を残すかたちとなる。プラグの一部にバリア材料を使用することで、下部電極下のバリア膜の膜厚を小さくすることができ、全体のキャパシタ厚さを薄くすることで、微細キャパシタの加工性を容易にすることができる。

本第２の実施の形態では、ＤＣマグネトロンスパッタ法を用いて、プラグ２０１との接続面にバリア金属層２０２を成膜する。その上部に、下部電極のＩｒ層２０３をスパッタ法にて形成する。膜厚は１００ｎｍである。その上部に、酸素を導入したスパッタ法にてＩｒＯ_２膜２０４を５０ｎｍの厚さに成膜する。このスパッタ法は、ＤＣマグネトロンスパッタ法を用いて、Ａｒ／０２＝３０／７０、室温にて、１ｋＷのスパッタ電力を３００ｍｍ径のＩｒターゲットに導入して行う。

これらの成膜直後のＸ線回折図では、アモルファスに近い状態の構造が検出された。モフォロジーを観察すると、特徴的なグレインが見えない平坦な構造を示している。ここで、強誘電体膜であるＰＺＴ薄膜を形成する前に、５５０℃のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）などの熱処理プロセスを行い、ＩｒＯ_２の結晶性を上げてもよい。この場合には、柱状に成長した組織が観察され、Ｘ線回折によりＩｒＯ_２に結晶化していることが確認される。あるいは、ＩｒＯ_２膜２０４を２００−４００℃での高温スパッタにより形成してもよい。この場合は、成膜時にＩｒＯ_２結晶膜が形成される。この組織は、ＰＺＴ薄膜を下部電極上に形成した後にＲＴＡ結晶化を行った場合も同様である。

Ｉｒ層２０３は、酸素アニール工程に対してプラグ２０１へのバリア性を確保する役割を果たす。一方、界面でのＩｒＯ_２膜２０４はＰＺＴ膜２０７との拡散、反応を抑制し、熱処理によるプラグへの酸素拡散を防止する効果をもち、ＰＺＴ膜２０７の特性劣化を防止する。

厚さ約５０ｎｍのＩｒＯ_２膜２０４を形成した後に、Ｐｔ薄膜２０５をテンプレートとして成膜する。Ｐｔ薄膜２０５は、Ｉｒ層２０３の成膜と同様に、２００−４００℃程度の温度にてＤＣマグネトロンスパッタ法により形成する。Ｐｔ膜厚２０５の厚さは約１０−５０ｎｍである。酸素バリア膜としてＩｒ層２０３のみを使用する場合は、このテンプレートとしてのＰｔ膜２０５は挿入しない場合もある。Ｓｉプラグ２０１からのＳｉの拡散、Ｐｔとのシリサイド反応、Ｐｔテンプレートの形状劣化などが起こるためである。

Ｐｔ層２０５の上部に、下部電極としてＳＲＯ（ＳｒＲｕＯ_３）膜（ＳＲＯを主成分とする膜）２０６を形成する。ＳＲＯ膜２０６は、導電性ＳＲＯセラミックターゲットを使用して、ＤＣマグネトロンスパッタ法により形成する。典型的なスパッタ条件は、Ａｒ雰囲気、０．５Ｐａ、基板加熱なし、１ｋＷとし、約１０〜５０ｎｍの厚さのアモルファスＳＲＯを成膜する。スパッタ成膜の後にＲＴＡを用いて酸素雰囲気中５５０〜６５０℃にて加熱し、ＳＲＯ膜２０６を結晶化させる。

次に、スパッタ法を用いてＰＺＴ膜２０７を形成する。この場合、ＲＦマグネトロンスパッタ法を用いる。ここでは、Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成は、Ｐｂ_１．１０Ｌａ_０．０５Ｚｒ_０．４Ｔｉ_０．６Ｏ_３である。ＰＺＴセラミックターゲットは、密度の高いものはスパッタ速度が大きく水分などに対する耐環境性も良好であるため、理論密度９８％以上のセラミック焼結体を使用する。

スパッタ時には、プラズマによる基板温度の上昇や飛来粒子によるボンバードメントがあるために、Ｓｉ基板からのＰｂの蒸発や再スパッタが起こり、膜中のＰｂ量の欠損が生じやすい。ターゲット中の過剰Ｐｂはそれを補償し、かつＲＴＡ時のＰＺＴ膜２０７の結晶化を促進させるために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため、望ましい組成の量比のものを用いればよい。

電気特性がＰＺＴ膜２０７の組成などで不安定な場合には、アモルファスＰＺＴ膜の成膜条件を変更する。例えば、結晶化するＰＺＴ膜の構造・電気特性を改良するために、酸素を導入したスパッタ法を利用する。

本第２の実施の形態では、下地のＳＲＯ膜２０６上に、Ａｒガスのみを使用して、０．５〜２．０Ｐａのガス圧、１．０〜１．５ｋＷの電力にて、約５分間のＲＦマグネトロンスパッタによるアモルファスＰＺＴ膜形成を行う。膜厚は１００〜１５０ｎｍである。シード層には、ＳＲＯ膜やＰＺＴ膜ではなく、２〜５ｎｍ程度の薄いＴｉ膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用してもよい。また、ＰＺＴ成膜前に、ターゲット表面の状態、温度、チャンバー内環境を一定とするため、約１０分―３０分のプレスパッタを同じスパッタ条件にて行う。Ｐｂ量および結晶化後の構造・電気特性は、このプレスパッタにより大きく変化する。

バリア金属層２０２を介してプラグ２０１上に形成されたＩｒ系電極にアモルファスＰＺＴが成膜されたものに対して、ＲＴＡを使用してＰＺＴ膜２０７の結晶化を行う。得られた膜の結晶構造をＸ線回折にて調べたところ、ペロブスカイト相で（１１１）面から非常に強い反射が得られた。

次に、結晶化されたＰＺＴ膜２０７上に、上部電極として、まず第１層目のＩｒＯ_２膜（ＩｒＯ_２を主成分とする膜）２０８をＤＣマグネトロンスパッタにより形成する。成膜条件は、例えば０．５−１ｋＷのスパッタ電力、Ａｒ／Ｏ_２＝７０／３０−５０／５０程度、圧力０．５Ｐａとする。成膜は、室温もしくは１００℃以下が望ましい。１層目のＩｒＯ_２膜２０８を１０−３０ｎｍ成膜した後に、ＲＴＯを用いて４００−６００℃、望ましくは５００℃にてＩｒＯ_２の結晶化を行う。この熱処理プロセスは、ＩｒＯ_２の結晶化とともにＰＺＴ／ＩｒＯ_２の界面を形成する目的がある。熱処理条件によっては、キャパシタ特性を劣化させる可能性がある。上部電極は強誘電体との反応性が低いために、ＲＴＡなどの熱処理プロセスを介した場合でもリークが起こることが少ない。

次に、熱処理・結晶化した１層目のＩｒＯ_２膜２０８上に２層目のＩｒＯ_２膜２０９を形成する。この時のＩｒＯ_２膜２０９の膜厚は４０−１００ｎｍとする。その際、好ましくは、スパッタリング・パワーをスパッタリング・パワー密度０．１Ｗ／ｃｍ^２〜１Ｗ／ｃｍ^２の範囲、かつスパッタガス総流量中、Ｏ_２流量の占める割合を５０％以上１００％未満にする。スパッタリング・パワー密度が０．１Ｗ／ｃｍ^２よりも小さいと安定して放電がたたなくなり、かつ成膜速度が非常に遅くなるため現実的でない。また、１Ｗ／ｃｍ２よりも大きいと粒径が大きくなるとともに、ＩｒＯｘを形成するために多量の酸素導入が必要となり、膜特性（膜厚、抵抗など）のばらつきが拡大する。スパッタリング・パワー密度は、スパッタリング・パワー、雰囲気、ターゲット寸法等から求めることができる。成膜条件は、室温あるいは１００℃以下が望ましく、スパッタ電力０．１−０．５ｋＷ、Ａｒ／Ｏ_２＝５０／５０−０／１００程度、圧力０．５Ｐａ程度の条件を例えば用いることができる。ここで２層目のＩｒＯ_２膜２０９の成膜条件には、膜中により含有酸素量が増加する条件を用いることが重要である。スパッタ成膜を行う場合には、Ｉｒターゲットを用いた化成スパッタ（反応性スパッタ法）の場合で、スパッタ電力の低減、酸素流量の増加を行うと、成膜時のＩｒＯ_２膜中への酸素取り込み量が増加する。

また、ＩｒＯ_２膜２０９の成膜後に、第１の実施の形態と同様に４００−６００℃の熱処理を施すことが望ましい。このプロセスによりＩｒＯｘの結晶性を向上させ、ＩｒＯｘ中の酸素固定、粒界部の安定化が可能となる。さらに本熱処理により、上部電極ＩｒＯｘの表面（上面）にその粒径に応じた凹凸が形成される。

さらに、ＩｒＯ_２膜２０９の上にマスク材としての酸化Ｓｉ膜２１０をＣＶＤ法にて形成する。ＦｅＲＡＭ用キャパシタをＲＩＥ（反応性イオンエッチング）にて加工する際のマスク材としては、通常のフォトレジストをマスク材とする方法もあるが、ＲＩＥ加工時にレジストとの選択比を高くとれないこと、キャパシタの側面のテーパ角を増加させるための高温ＲＩＥの対応ができないことなどの理由により、ハードマスクを使用する場合が多い。

ハードマスク成膜後にフォトレジストを用いて、まずはハードマスクをキャパシタの加工マスク形状にＲＩＥ加工する。この場合、ＣＨＦ_３、ＣＦ_４などのハロゲン系のガスを用いて室温にてＲＩＥ加工する。次に、ハードマスクＲＩＥに使用したフォトレジストをアッシング工程にて除去し、ハードマスクを利用して上部電極のＩｒＯ_２膜２０９,２０８をＲＩＥ加工する。ＩｒＯ_２膜２０９,２０８のＲＩＥ加工には、ハロゲンガスを使用する。Ｃｌ_２、Ｏ_２、Ａｒなどの混合ガスを使用して、基板温度を２５０−４００℃と高温にして、上部電極のＩｒＯ_２膜２０９,２０８をＲＩＥ加工する。

次に、同じくＣｌ_２、ＣＦ_４、Ｏ_２、Ａｒなどのハロゲンガスをベースとした混合ガスを使用して、ＰＺＴ膜２０７を高温ＲＩＥ加工する。さらに、下部電極の構成材料であるＳＲＯ膜２０６、Ｐｔ膜２０５、ＩｒＯ_２膜２０４、Ｉｒ膜２０３を同様のプロセスにて高温ＲＩＥ加工する。ＳＲＯ膜２０６とＰｔ膜２０５には、Ｃｌ_２とＡｒの混合ガスを用いる。この際に、ハードマスク膜は厚さが減少するが、下部電極の加工が完了するまで形状を保つ作用をもつ。加工が完了した後に水リンスを行い、キャパシタ加工工程を完了する。

以下、バックエンド工程（配線工程）により、キャパシタ部、トランジスタ部、配線部をそれぞれ接続する。多層配線工程の詳細は省略するが、絶縁膜形成（ＣＶＤ、塗布・熱処理などによりＳｉＯｘ、低誘電率膜、有機膜などを形成、あるいはＳｉＮなどのバリア膜を形成）、接続孔・溝形成（酸化膜ＲＩＥなど）、バリア膜成膜（ＴｉＮ、Ｔａ、ＴａＮなどのスパッタ、ＣＶＤ成膜）、配線形成（Ａｌスパッタ、Ｃｕスパッタ、めっき、アニール処理など）、配線加工（Ａｌ ＲＩＥ、Ｃｕ ＣＭＰなど）などの一連の工程を含む。多層配線を形成した後にパシベーション膜としてＳｉＮをＣＶＤにて形成し、パッド部を開孔する。

本プロセスにて形成したＰＺＴ膜２０７の強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性にて調べた結果、２．５Ｖ印加時に分極量２Ｐｒ（残留分極×２）で約４０μＣ／ｃｍ^２を示し、８インチＳｉウエハの全面に同程度の分極量と抗電界をもつＰＺＴ膜であることが判った。抗電圧も０．６Ｖ程度と低い値が得られた。キャパシタのサイズで０．５−５０μｍ□のものであり、いずれも同等の残留分極量、スイッチング電荷量を取得することができた。

また、このＰＺＴキャパシタの疲労特性を評価した。５０μｍ×５０μｍの面積に相当するアレイで疲労特性を評価したところ、１×１０^１２サイクルまで分極量の変化がなく、リーク電流も２．５Ｖ印加時で１０^−７Ａ／ｃｍ^２オーダーと低い値であった。

（第３の実施の形態）
本第３の実施の形態では、強誘電体メモリ（ＦｅＲＡＭ）用キャパシタの形成方法について述べる。この方法では、通常のＣＭＯＳトランジスタを形成する工程を経て、強誘電体メモリ用キャパシタの形成工程に入る。

図５は、本第３の実施の形態に係る強誘電体キャパシタの構造を示す図である。まず、トランジスタのソース・ドレイン部分とのコンタクトを形成するためのプラグ３０１を作成する。この場合、ＳｉＯ_２を主体とした絶縁膜に、ＲＩＥを用いてコンタクト孔を形成する。次に、Ｔｉ／ＴｉＮを成膜し、ブランケットＷ−ＣＶＤによりＴｉＮ上にＷ成膜を行う。コンタクト孔を埋めた後に、コンタクト以外の部分のＷおよびバリア層であるＴｉ／ＴｉＮをＣＭＰにて除去する。

次に、密着層であるＴｉ膜３０２をスパッタ法にて１０ｎｍ成膜する。下部電極として、Ｉｒ膜３０３をスパッタ法にて形成する。Ｉｒ膜３０３は、強誘電体結晶膜、電極膜の成膜工程（酸素含有５００〜６５０℃）や、プロセスダメージからキャパシタを回復させるアニール工程（４５０〜６５０℃酸素中でアニール）時に、プラグの上面が酸化されコンタクト不良が起こることを抑制する効果をもつ。Ｉｒは、酸素バリア性が高い。Ｉｒ膜３０３の結晶性を向上させるために、２００〜４００℃の温度でスパッタ成膜することが好ましい。Ｉｒ膜３０３の厚さは、１００-１５０ｎｍ程度が適当である。

次に、ＭＯＣＶＤ法を用いてＰＺＴ結晶膜３０４を成膜する。ＭＯＣＶＤ法は電極構造に対してステップカバレッジが良好であること、組成制御性に優れること、大面積に均一な高品質膜が得られること、成膜速度が速いこと、強誘電体膜の薄膜化が可能なこと（低電圧動作が可能なこと）などの利点をもつ。ＭＯＣＶＤ法に用いるＰＺＴ用原料は、代表的なもので、ＰｂソースとしてＰｂ（ｄｐｍ）_２、ＺｒソースとしてＺｒ（ｄｐｍ）_４やＺｒ（Ｏ−ｔＣ_４Ｈ_９）_４、ＴｉソースとしてＴｉ（Ｏ−ｉＣ_３Ｈ_７）_４やＴｉ（Ｏ−ｉＣ_３Ｈ_７）_２（ｄｐｍ）_２などがあり、ＴＨＦ（テトラハイドロフラン）と混合することで溶液気化法として使用される。気化器の種類も多く、超音波で溶液を噴霧化するものや、熱板に溶液を吹き付けるもの、アトマイザーを利用するものなどを用いて、ソース原料の気化を行う。基板温度は原料にもよるが、６００℃前後が適当である。Ｎ_２ＯやＯ_２を酸化剤として同時に供給する。結晶化はＩｎ−ｓｉｔｕで起こり、前述したＩｒ膜３０３上にＰＺＴ＜１１１＞配向結晶膜を得ることができる。

結晶化したＰＺＴ膜３０４の上に、上部電極かつハードマスクであるＳＲＯ膜３０５を形成する。このＳＲＯ膜３０５は、下部電極のＩｒ膜３０３と同様、スパッタ法にてアモルファス膜を形成し、ＲＴＯプロセスにて６００〜７００℃で結晶化を行う。厚さは５〜５０ｎｍ程度が望ましい。

また、ＳＲＯ以外に次にあげる導電性の酸化物電極を形成しても同様の効果が得られる。

・ＳＲＴＯ（Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３：Ｔｉ０−５０ｍｏｌ％）
ＳＲＯとＳＴＯ（ＳｒＴｉＯ_３）との固溶体で、ＳＴＯの添加量が増加するにしたがって抵抗率も増加する。ＳＴＯ５０％程度までは電極材料として使用可能である。ＳＲＯと比較して耐還元性が高い。

・ＣａＲｕＯ_３他 （Ｓｒ，Ｘ）ＲｕＯ_３など
ＳＲＯと同様に導電性酸化物である。ＳＲＯをＳｒやＣａで置換した結晶構造をもつ。また、ＳｒをＢａやＣａにて一部置換した材料も電極材料として使用することが可能である。

・ＳｒＩｒＯ_３
化学量論組成にて低い抵抗率を示す導電性酸化物である。ＳＲＯ構成元素と下部電極に使用するＩｒとから形成される。

・ＢａＰｂＯ_３、ＢａＰｂ１−ｘＢｉｘＯ_３
抵抗率の温度係数が正の導電性酸化物である。Ｂｉを添加したものは超伝導性も示す。

・ＬＳＣＯ（（Ｌａ，Ｓｒ）ＣｏＯ_３）
ＳＲＯ、ＰＺＴと同じペロブスカイト構造をもつ導電性酸化物である。ＰＺＴキャパシタの電極としての使用例は多数ある。

・ＬＮＯ（ＬａＮｉＯ_３）
ＳＲＯ、ＰＺＴと同じペロブスカイト構造をもつ導電性酸化物である。ＰＺＴキャパシタの電極としての使用例は多数ある。

・その他、酸化物超伝導材料など
ＹＢＣＯ、Ｂｉ化合物などの酸化物高温超伝導材料を使用する。ＹｂａＣｕＯなどがある。

・半導体化ペロブスカイト酸化物
ＳＴＯを還元性雰囲気にて作製し半導体化したもの、あるいは還元熱処理により半導体化したものを使用する。あるいは、Ｌａ、Ｎｂなどのドナー元素の添加、Ｆｅ、Ａｌなどのアクセプター元素の添加により半導体化したものを使用する。母材は、ＳＴＯ以外にも、ＣａＴｉＯ_３、ＢａＴｉＯ_３やそれらの固溶体も使用可能である。

これらの材料は、本実施の形態におけるＩｒＯ_２上部電極とＰＺＴなどの強誘電体膜との間に挿入することにより、キャパシタ特性を向上することができる。膜の作製方法は、スパッタ法（ＤＣマグネトロンスパッタ、ＲＦマグネトロンスパッタ、ヘリコンスパッタ、イオンビームスパッタなど）以外にも、レーザアブレーション、ＥＢ蒸着などのＰＶＤ法、ゾルゲル法、ＭＯＤ法などのＣＳＤ法、ＭＯＣＶＤなどのＣＶＤ法などを利用することができる。結晶化方法も、高温で成膜するＩｎ−ｓｉｔｕ結晶化、成膜後にＲＴＰなどを利用して結晶化するＥｘ−ｓｉｔｕ結晶化法を用いる。また、これらの成膜方法は上部電極ＡＢＯｘによらず、下部電極形成、強誘電体膜形成、上部電極膜形成などにも利用することができることはいうまでもない。

次に、結晶化されたＰＺＴ膜３０４上のＳＲＯ膜３０５上に、上部電極として、まず第１層目のＩｒＯ_２膜（ＩｒＯ_２を主成分とする膜）３０６をＤＣマグネトロンスパッタにより形成する。成膜条件は、例えば０．５−１ｋＷのスパッタ電力、Ａｒ／Ｏ_２＝５０／５０−７０／３０程度、圧力０．５Ｐａとする。成膜は、室温もしくは１００℃以下が望ましい。１層目のＩｒＯ_２膜３０６を１０−３０ｎｍ成膜した後に、ＲＴＯを用いて４００−６００℃、望ましくは５００℃にてＩｒＯ_２の結晶化を行い、粒径を１００ｎｍ以上とする。

この熱処理プロセスは、ＩｒＯ_２の結晶化とともにＰＺＴ／ＩｒＯ_２の界面を形成する目的がある。熱処理条件によっては、キャパシタ特性を劣化させる可能性がある。上部電極は強誘電体との反応性が低いために、ＲＴＡなどの熱処理プロセスを介した場合でもリークが起こることが少ない。

次に、熱処理・結晶化した１層目のＩｒＯ_２膜３０６上に２層目のＩｒＯ_２膜３０７を形成する。この時のＩｒＯ_２膜３０７の膜厚は４０−１００ｎｍとし、粒径が５ｎｍ−１００ｎｍ、望ましくは１０ｎｍ−４０ｎｍとする。その際、好ましくは、スパッタリング・パワーをスパッタリング・パワー密度０．１Ｗ／ｃｍ^２〜１Ｗ／ｃｍ^２の範囲、かつスパッタガス総流量中、Ｏ_２流量の占める割合を５０％以上１００％未満にする。スパッタリング・パワー密度が０．１Ｗ／ｃｍ^２よりも小さいと安定して放電がたたなくなり、かつ成膜速度が非常に遅くなるため現実的でない。また、１Ｗ／ｃｍ２よりも大きいと粒径が大きくなるとともに、ＩｒＯｘを形成するために多量の酸素導入が必要となり、膜特性（膜厚、抵抗など）のばらつきが拡大する。スパッタリング・パワー密度は、スパッタリング・パワー、雰囲気、ターゲット寸法等から求めることができる。成膜条件は、室温あるいは１００℃以下が望ましく、スパッタ電力０．２−０．５ｋＷ、Ａｒ／Ｏ_２＝５０／５０−０／１００程度、圧力０．５Ｐａ程度の条件を例えば用いることができる。ここで２層目のＩｒＯ_２膜３０７の成膜条件には、膜中により含有酸素量が増加する条件を用いることが重要である。スパッタ成膜を行う場合には、Ｉｒターゲットを用いた化成スパッタ（反応性スパッタ法）の場合で、スパッタ電力の低減、酸素流量の増加を行うと、成膜時のＩｒＯ_２膜中への酸素取り込み量が増加する。

また、ＩｒＯ_２膜３０７の成膜後に、第１の実施の形態と同様に４００−６００℃の熱処理を施すことが望ましい。このプロセスによりＩｒＯｘの結晶性を向上させ、ＩｒＯｘ中の酸素固定、粒界部の安定化が可能となる。さらに本熱処理により、上部電極ＩｒＯｘの表面（上面）にその粒径に応じた凹凸が形成される。

さらに、ＩｒＯ_２膜３０７の上にマスク材としての酸化Ｓｉ膜３０８をＣＶＤ法にて形成する。ＦｅＲＡＭ用キャパシタをＲＩＥ（反応性イオンエッチング）にて加工する際のマスク材としては、通常のフォトレジストをマスク材とする方法もあるが、レジストの選択比を高くとれないこと、キャパシタの側面のテーパ角を増加させるための高温ＲＩＥの対応できないことなどの理由により、ハードマスクを使用する場合が多い。

通常、ＦｅＲＡＭ用の貴金属を使用したキャパシタをＲＩＥ加工する際には、Ｐｔ、Ｉｒなどの加工が難しいこと（蒸気圧の高いガス種の形成が難しい。キャパシタ側面に貴金属からなるフェンスが形成される。）から、キャパシタのテーパ角を小さくした形状に作成する。しかし、これでは微細なキャパシタを形成することが困難であるため、高密度ＦｅＲＡＭを実現するためには、より高テーパ角のキャパシタ加工が必要である。このためには、高温ＲＩＥを用いることが一つの方法である。

ハードマスク成膜後にフォトレジストを用いて、まずはハードマスクをキャパシタの加工マスク形状にＲＩＥ加工する。この場合、ＣＨＦ_３、ＣＦ_４などのハロゲン系のガスを用いて室温にてＲＩＥ加工する。次に、ハードマスクＲＩＥに使用したフォトレジストをアッシング工程にて除去し、ハードマスクを利用して上部電極のＩｒＯ_２膜３０７,３０６をＲＩＥ加工する。ＩｒＯ_２膜３０７,３０６のＲＩＥ加工には、ハロゲンガスを使用する。Ｃｌ_２、Ｏ_２、Ａｒなどの混合ガスを使用して、基板温度を２５０−４００℃と高温にして、上部電極のＩｒＯ_２膜３０７,３０６をＲＩＥ加工する。

次に、同じくＣｌ_２、ＣＦ_４、Ｏ_２、Ａｒなどのハロゲンガスをベースとした混合ガスを使用して、ＰＺＴ膜３０４を高温ＲＩＥ加工する。さらに、下部電極の構成材料であるＩｒ膜３０３を同様のプロセスにて高温ＲＩＥ加工する。Ｔｉ膜３０２には、Ｃｌ_２とＡｒの混合ガスを用いる。この際に、ハードマスク膜は厚さが減少するが、下部電極の加工が完了するまで形状を保つ作用をもつ。加工が完了した後に水リンスを行い、キャパシタ加工工程を完了する。

以下、バックエンド工程（配線工程）により、キャパシタ部、トランジスタ部、配線部をそれぞれ接続する。多層配線工程の詳細は省略するが、絶縁膜形成（ＣＶＤ、塗布・熱処理などによるＳｉＯｘ、低誘電率膜、有機膜などを形成、あるいはＳｉＮなどのバリア膜を形成）、接続孔・溝形成（酸化膜ＲＩＥなど）、バリア膜成膜（ＴｉＮ、Ｔａ、ＴａＮなどのスパッタ、ＣＶＤ成膜）、配線形成（Ａｌスパッタ、Ｃｕスパッタ、めっき、アニール処理など）、配線加工（Ａｌ ＲＩＥ、Ｃｕ ＣＭＰなど）などの一連の工程を含む。多層配線を形成した後にパシベーション膜としてＳｉＮをＣＶＤにて形成し、パッド部を開孔する。

本プロセスにて形成したＰＺＴ膜３０４の強誘電性を電荷量Ｑ−印加電圧Ｖのヒステリシス特性にて調べた結果、２．５Ｖ印加時に分極量２Ｐｒ（残留分極×２）で約４０μＣ／ｃｍ^２を示し、８インチＳｉウエハの全面に同程度の分極量と抗電界をもつＰＺＴ膜であることが判った。抗電圧も０．６Ｖ程度と低い値が得られた。キャパシタのサイズで０．５−５０μｍであり、いずれも同等の残留分極量、スイッチング電荷量を取得することができた。

また、このＰＺＴキャパシタの疲労特性を評価した。５０μｍ×５０μｍの面積に相当するアレイで疲労特性を評価したところ、１×１０^１２サイクルまで分極量の変化がなく、リーク電流も２．５Ｖ印加時で１０^−７Ａ／ｃｍ^２オーダーと低い値であった。

なお、強誘電体膜はＰＺＴ膜以外に、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）やそのＮｂ添加物、ＢＬＴ（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２、様々な添加元素を加えたＰＺＴ、ＰＬＺＴなどの強誘電体複合酸化物を含む。下部電極は、Ｉｒ以外に、Ｐｔ、Ｒｕ、ＲｕＯ_２、ＩｒＯ_２あるいはそれらの積層構造、または混合物などを使用できる。膜厚についてもプラグが酸化されないプロセスであれば限定するものではない。

また、上部電極を構成する貴金属酸化物材料についても、ＩｒＯ_２に限定するものではなく、ＲｕＯ_２、ＲｈＯ_２、ＰｔＯｘ（ＭＯｘ型導電性酸化物）などの貴金属酸化物、あるいはこれらの混合物、それらの材料を主成分とするもの、Ｐｔなどとの混合物など、同様の効果が期待できるものもあげることができる。

上記第２及び第３の実施の形態によれば、ＦｅＲＡＭの大容量化、高集積化に適用するキャパシタの微細化に対して、キャパシタ単膜特性を劣化させることなく、ＣＶＤ工程、ＲＩＥ工程、シンター工程などのプロセスによるダメージ耐性を向上させることができる。最近のＦｅＲＡＭ用キャパシタには、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３）やＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）が強誘電体薄膜として用いられ、下部電極にＰｔ、Ｉｒ、ＩｒＯ_２、Ｒｕ、ＲｕＯ_２などの貴金属、貴金属酸化物、導電性酸化物が用いられ、上部電極にはＰｔ、Ｉｒ、ＩｒＯ_２、Ｒｕ、ＲｕＯ_２、ＳｒＲｕＯ_３、ＬａＮｉＯ_３、（Ｌａ、Ｓｒ）ＣｏＯ_３などの貴金属、貴金属酸化物、ペロブスカイト構造に代表される導電性複合酸化物などが使用されている。ＩｒＯ_２はＰＺＴ膜の上部電極として広く用いられているが、上記実施の形態ではこのＩｒＯ_２の成膜方法を工夫することで初期キャパシタ特性（ＰＺＴキャパシタの単膜特性）、ＣＶＤ工程、ＲＩＥ工程、シンター工程などのプロセスによるダメージ耐性を向上させている。

より具体的には、ＩｒＯ_２の上部電極を、一括成膜ではなく多段ステップにより複数層からなるＩｒＯ_２膜として形成する。構造としては、ＩｒＯ_２上部電極膜が粒径の異なる複数層から構成されることでプロセスのダメージ耐性を確保する。また、キャパシタ単膜特性を向上させるために、ＰＺＴとＩｒＯ_２との界面に十分に酸素を供給できる状態でＩｒＯ_２を成膜し界面形成する。これらのプロセスにより、キャパシタサイズがサブミクロンの微細キャパシタへ適用可能なＩｒＯ_２上部電極が形成される。

このように上記第２及び第３の実施の形態では、強誘電体膜上に用いられる上部電極の貴金属酸化物が粒径の異なる複数層からなる構造を採用し、強誘電体膜に近い方の第１層貴金属酸化物膜を形成した後に熱処理して良好な電極界面を形成し、その後に異なる成膜条件にて第２層貴金属酸化物層を形成する。

このように上部電極を構成する貴金属酸化物（ＩｒＯ_２など）の成膜方法を工夫することで、初期キャパシタ特性（ＰＺＴキャパシタの単膜特性）や、ＣＶＤ工程、ＲＩＥ工程、シンター工程などのプロセスによるダメージ耐性を向上させることができる。これにより、サブミクロンサイズの微細キャパシタへ適用可能なＩｒＯ_２上部電極が形成され、強誘電体膜を用いたサブミクロンキャパシタの特性確保とプロセスダメージ耐性を高める半導体装置を提供することができる。

本発明の実施の形態によれば、以下の半導体装置及びその製造方法を提供できる。

（１）半導体基板と、
前記半導体基板の上方に設けられた、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタと、を備え、
前記上部電極は、結晶構造をなす第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む積層構造をなし、前記第１のＭＯｘ型導電性酸化膜の結晶粒径が５ｎｍ〜１００ｎｍであることを特徴とする半導体装置。

（２）前記積層構造は、前記第１のＭＯｘ型導電性酸化膜と、前記第１のＭＯｘ型導電性酸化膜の下方に設けられた結晶構造をなすＡＢＯｘ型導電性酸化膜（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０）とを有することを特徴とする（１）に記載の半導体装置。

（３）前記ＡＢＯｘ型導電性酸化膜の結晶粒径は、前記第１のＭＯｘ型導電性酸化膜の結晶粒径よりも小さいことを特徴とする（２）に記載の半導体装置。

（４）前記積層構造は、前記第１のＭＯｘ型導電性酸化膜と、前記第１のＭＯｘ型導電性酸化膜の下方に設けられた結晶構造をなす第２のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）とを有することを特徴とする（１）に記載の半導体装置。

（５）前記第２のＭＯｘ型導電性酸化膜の結晶粒径は、前記第１のＭＯｘ型導電性酸化膜の結晶粒径よりも大きいことを特徴とする（４）に記載の半導体装置。

（６）前記第１のＭＯｘ型導電性酸化膜の表面は表面粗さＲａ＝２−２５ｎｍの範囲の凹凸形状をなす（１）乃至（５）のいずれかに記載の半導体装置。

（７）（１）乃至（６）のいずれかに記載の半導体装置の前記第１のＭＯｘ型導電性酸化膜を、金属Ｍからなるターゲットを用いた反応性スパッタ法にて形成し、その際のスパッタリング・パワーが０．１Ｗ／ｃｍ^２〜１Ｗ／ｃｍ^２の範囲、かつスパッタガス総流量中、Ｏ_２流量の占める割合を５０％以上１００％未満にすることを特徴とする半導体装置の製造方法。

（８）半導体基板の上方に、キャパシタを構成する下部電極膜を形成し、
前記下部電極膜上に、前記キャパシタを構成する誘電体膜を形成し、
前記誘電体膜上に、前記キャパシタを構成する上部電極膜となる第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）またはＡＢＯｘ型導電性酸化膜（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０）を形成し、
前記第１のＭＯｘ型導電性酸化膜またはＡＢＯｘ型導電性酸化膜を加熱処理することで結晶化し、
結晶化した前記第１のＭＯｘ型導電性酸化膜またはＡＢＯｘ型導電性酸化膜上に第２のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を形成することを特徴とする半導体装置の製造方法。

（９）前記第１のＭＯｘ型導電性酸化膜またはＡＢＯｘ型導電性酸化膜を形成する際の酸素濃度よりも、前記第２のＭＯｘ型導電性酸化膜を形成する際の酸素濃度が高いことを特徴とする（８）記載の半導体装置の製造方法。

なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。

第１の実施の形態に係るＦｅＲＡＭのメモリセルの断面図。 第１の実施の形態に係るキャパシタ構造の第二の上部電極（ＩｒＯｘ膜）１１９の表面および断面のＳＥＭ像。 第１の実施の形態に係る第二の上部電極（ＩｒＯｘ膜）１１９を形成する方法に関する説明図。 第２の実施の形態に係る強誘電体キャパシタの構造を示す図。 第３の実施の形態に係る強誘電体キャパシタの構造を示す図。

符号の説明

１０１…ｐ型シリコン基板 １０２…ソース・ドレイン領域 １０３…ゲート絶縁膜 １０４…ゲート電極（ポリＳｉ膜） １０５…ゲート電極（ＷＳｉｘ膜） １０６…ゲート側壁膜 １０７…層間絶縁膜 １０８…層間絶縁膜 １０９…層間絶縁膜 １１０…層間絶縁膜 １１１…キャパシタコンタクト １１２…拡散防止膜 １１３…キャパシタコンタクト １１４…バリア層 １１５…キャパシタ下部電極 １１６…ＳＲＯ膜 １１７…キャパシタ誘電体膜 １１８…第一のキャパシタ上部電極 １１９…第二のキャパシタ上部電極 １２０…第一のマスク膜 １２１…第二のマスク膜 １２２…水素防止膜 １２３…層間絶縁膜 １２４…コンタクト １２５…配線 ２０１…プラグ ２０２…バリア金属層 ２０３…Ｉｒ層 ２０４…ＩｒＯ_２膜 ２０５…Ｐｔ薄膜 ２０６…ＳＲＯ膜 ２０７…ＰＺＴ膜 ２０８…ＩｒＯ_２膜 ２０９…ＩｒＯ_２膜 ２１０…酸化Ｓｉ膜 ３０１…プラグ ３０２…Ｔｉ膜 ３０３…Ｉｒ膜 ３０４…ＰＺＴ結晶膜 ３０５…ＳＲＯ膜３０５ ３０６…ＩｒＯ_２膜 ３０７…ＩｒＯ_２膜 ３０８…酸化Ｓｉ膜

Claims (5)

1. 半導体基板と、
   前記半導体基板の上方に設けられた、誘電体膜を下部電極と上部電極とで挟んでなるキャパシタと、を備え、
   前記上部電極は、結晶構造をなす第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む積層構造をなし、前記第１のＭＯｘ型導電性酸化膜の結晶粒径が５ｎｍ〜１００ｎｍであることを特徴とする半導体装置。
2. 前記積層構造は、前記第１のＭＯｘ型導電性酸化膜と、前記第１のＭＯｘ型導電性酸化膜の下方に設けられた結晶構造をなすＡＢＯｘ型導電性酸化膜（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０）とを有することを特徴とする請求項１に記載の半導体装置。
3. 前記積層構造は、前記第１のＭＯｘ型導電性酸化膜と、前記第１のＭＯｘ型導電性酸化膜の下方に設けられた結晶構造をなす第２のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）とを有し、
   前記第２のＭＯｘ型導電性酸化膜の結晶粒径は、前記第１のＭＯｘ型導電性酸化膜の結晶粒径よりも大きいことを特徴とする請求項１に記載の半導体装置。
4. 請求項１乃至３のいずれかに記載の半導体装置の前記第１のＭＯｘ型導電性酸化膜を、金属Ｍからなるターゲットを用いた反応性スパッタ法にて形成し、その際のスパッタリング・パワー密度が０．１Ｗ／ｃｍ^２〜１Ｗ／ｃｍ^２の範囲、かつスパッタガス総流量中、Ｏ_２流量の占める割合を５０％以上１００％未満にすることを特徴とする半導体装置の製造方法。
5. 半導体基板の上方に、キャパシタを構成する下部電極膜を形成し、
   前記下部電極膜上に、前記キャパシタを構成する誘電体膜を形成し、
   前記誘電体膜上に、前記キャパシタを構成する上部電極膜となる第１のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）またはＡＢＯｘ型導電性酸化膜（ＡとＢは金属元素、Ｏは酸素元素、ｘ＞０）を形成し、
   前記第１のＭＯｘ型導電性酸化膜またはＡＢＯｘ型導電性酸化膜を加熱処理することで結晶化し、
   結晶化した前記第１のＭＯｘ型導電性酸化膜またはＡＢＯｘ型導電性酸化膜上に第２のＭＯｘ型導電性酸化膜（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を形成することを特徴とする半導体装置の製造方法。

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