JP2002190578A

JP2002190578A - 半導体装置およびその製造方法

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Publication number: JP2002190578A
Application number: JP2000388758A
Authority: JP
Inventors: Koji Yamakawa; 川晃司山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-21
Filing date: 2000-12-21
Publication date: 2002-07-05

Abstract

(57)【要約】【課題】高密度大容量化に適したキャパシタ構造を得
ることを可能にする。【解決手段】半導体基板上に形成された第１の電極４
と、この第１の電極上に形成された第１の強誘電体層６
と、この第１の強誘電体層上に形成された第２の電極８
と、この第２の電極上に形成された第２の強誘電体層１
０と、この第２の強誘電体層上に形成された第３の電極
１２とを有する強誘電体キャパシタ１を備えたことを特
徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に強誘電体薄膜キャパシタの構造およびその製造
方法に関するものである。

【０００２】

【従来の技術】情報通信の発達により、近年、携帯電
話、インターネットに代表される電子機器のポータブル
化、ネットワーク化、低コスト化が進んでいる。画像情
報、動画情報など、これらの機器で扱う情報量も拡大し
ており、電子機器に使用されるメモリの容量の拡大が以
前にも増して要求されている。半導体メモリの高集積化
のためには、その中で電荷を蓄積する役割を果たすキャ
パシタの微細化が必要である。例えば揮発性メモリであ
るＤＲＡＭ（Dynamic Random Access Memory）の高
集積化においては、メモリ容量が３年で４倍のスピード
で高密度化しており、ギガビットの容量のものが開発さ
れてきている。

【０００３】近年、強誘電体薄膜を利用した不揮発性メ
モリである強誘電体メモリの開発が進んでいる。強誘電
体メモリはＤＲＡＭのキャパシタ絶縁膜を強誘電体で置
き換えたもので、以下のような特徴をもち次世代メモリ
として期待されている。

【０００４】書き込み、消去が高速であり、セルを小
型化することでＤＲＡＭなみの１００ｎｓ以下の書き込
み時間が可能、不揮発性メモリで、ＳＲＡＭと異なり電源が不要、書き換え可能回数が大きく、強誘電体材料（ＳＢＴな
ど）、電極材料（ＩｒＯ _２、ＲｕＯ_２、ＳｒＲｕＯ_３な
ど）を工夫することで１０^１２回以上の書き換えが可
能、高密度高集積化ができ、ＤＲＡＭと同等の集積度が得
られ、内部の書き込み電圧を２Ｖ以下とすることができ、低
消費電力化が可能、フラッシュメモリと異なりビット書き換え、ランダム
アクセスが可能、などの特徴をもつ。

【０００５】これらの利点を利用して、エアコンの温湿
度センサ、各種電子機器の製造プロセスのモニター用Ｔ
ＡＧ、ＴＶゲームのリジューム機能、アーケードゲーム
の記憶装置、ＴＶやビデオの設定記憶、コピー、ＦＡ
Ｘ、プリンタの感光ドラムの使用状況モニタ、衛星放
送、ケーブルＴＶのセットトップボックス、自動車のエ
ンジンコントロール、ラジオの周波数プリセット、ＲＦ
−ＩＤ（Radio Frequency-Identification)を用いた電
子キー、ノイズの多い工業用製品のラインの製造プロセ
スモニタ、電力積算計、工業用液体、気体流量計セン
サ、大型タンクの液面計、ＡＶパソコン、ＰＣカード、
ファイルメモリ、携帯端末器など、多分野、多方面にわ
たっての応用が実用化あるいは検討されている。

【０００６】強誘電体メモリではキャパシタ部分にＰＺ
Ｔ（Ｐｂ（Ｚｒ_ＸＴｉ_１−ｘＯ_３）、ＢＩＴ（Ｂｉ_４Ｔ
ｉ_３Ｏ_１２）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）などの
強誘電体薄膜を使用する。いずれも酸素八面体を基本構
造とするペロブスカイト構造を基本とした結晶構造をも
つ。現在ＤＲＡＭ用キャパシタ材料として検討されてい
る常誘電体ＢＳＴも同様に、酸素八面体を基本構造とす
る結晶構造をもつ。

【０００７】これらの材料は従来のＳｉ酸化膜と異な
り、アモルファス状態で使用することができない。よっ
て結晶化するための工程、例えば高温での結晶化熱処
理、高温でのＩｎ−ｓｉｔｕ結晶化（同時結晶化）プロ
セス等が必要となる。材料にもよるが、一般的に４００
−７００℃の温度が結晶化で必要となる。成膜方法とし
てはレーザアブレーション法、真空蒸着法、ＭＢＥ(Mol
ecular Beam Epitaxy)法など各種の方法が研究されてい
るが、実用化されているものでは、ＭＯＣＶＤ(Metal O
rganic Chemical Vapor Deposition)法、スパッタ法、
溶液法（ＣＳＤ(Chemical Solution Deposition)法）が
ある。ＭＯＣＶＤ法、スパッタ法は成膜温度により、Ｉ
ｎ−ｓｉｔｕ結晶化とＥｘ−ｓｉｔｕ結晶化プロセスの
両方がある。以下では,従来の強誘電体薄膜キャパシタ
構造およびその製造方法を例にとって説明する。

【０００８】強誘電体は自発分極をもち、その自発分極
が電界により向きを反転することが可能である特徴をも
つ。そして、電界を印加しない状態でも分極値をもち
（残留分極）、その値（分極の向き）が電界を０とする
前の状態に依存する。ヒステリシス曲線において分極０
となる時の電界値を抗電界と呼ぶ。印可する電界の向き
で＋、−の電荷を電極表面に誘起することができ、この
状態をメモリ素子の０、１に対応させる。ＤＲＡＭと同
じ１トランジスタ／１キャパシタ構造をとることができ
るが、現状では信頼性を向上させるために２トランジス
タ／２キャパシタ構造のものが採用されている。

【０００９】強誘電体材料には次に揚げるような特性、
仕様が要求される。

【００１０】反転分極量（スイッチング電荷）が大き
いこと。これはデバイスの構造、センシングする際の設
定電圧値、分極値の安定性などにもよるが、一般に１０
μＣ／ｃｍ^２が必要とされている。

【００１１】比誘電率が小さいこと。スイッチング電
流に対して、非スイッチング電流値が小さく、Ｓ／Ｎ比
を抑えることが出来る。

【００１２】分極値の書き換えサイクルによる減少
（疲労劣化）が少ないこと。疲労特性では強誘電体の材
料そのものを変える、あるいは電極材料を酸化物系のも
のとすることで、１０^１２回以上の特性が得られてい
る。

【００１３】分極反転速度が速いこと。キャパシタの
小型化により、スイッチング特性が正味のドメイン反転
速度ではなく、電極配線抵抗、浮遊容量などに主として
左右されることが示されている。

【００１４】リーク電流が１０^−６Ａ／ｃｍ^２以下。
キャパシタに蓄積した電荷の有無を利用するＤＲＡＭと
比較すると、強誘電体メモリでは残留分極値を利用する
ため、基準となるリーク電流値はＤＲＡＭの場合よりも
高くて問題ない。

【００１５】データ保持特性が１０年以上である。

【００１６】実際に使用されている強誘電体材料は、Ｐ
ＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘＯ_３）薄膜、ＳＢＴ（Ｓ
ｒＢｉ_２Ｔａ_２Ｏ_９）薄膜である。前者のＰＺＴは、結
晶化温度が６００℃程度であること、分極値が大きく残
留分極値で２０μＣ／ｃｍ^２程度であること、抗電界が
比較的小さく低電圧で分極反転が可能なこと、Ｚｒ／Ｔ
ｉ組成比により結晶化温度の他に、グレインサイズ、グ
レイン形状などの構造特性、分極量、抗電界、疲労特
性、リーク電流などの強誘電特性が制御可能なこと、Ａ
ＢＯ_３ペロブスカイト構造のもつ元素許容性からＡサイ
トと呼ばれるＰｂをＳｒ、Ｂａ、Ｃａ、Ｌａなどの元素
で、Ｂサイトと呼ばれるＺｒ・ＴｉをＮｂ、Ｗ、Ｍｇ、
Ｃｏ、Ｆｅ、Ｎｉ、Ｍｎなどの元素で置換することが可
能であり、それが結晶構造、構造特性、強誘電特性に大
きく影響することなどが利点としてあげられる。

【００１７】もともとＰＺＴはアクチュエータ、超音波
振動子、超音波モータ、ハイドロフォン、圧電トランス
などのトランスデューサへの応用、積層セラミックコン
デンサなど受動部品への応用、赤外線センサなどセンサ
への応用、さらには構造相転移、ドメイン挙動、圧電、
焦電、強誘電体としての基本特性、ミクロな挙動など多
くの研究がこれまでになされており、ＰＺＴの材料設
計、特性改善、構造・電気特性の解明などのデータベー
スとして豊富であることも一つの利点といえる。

【００１８】また、ＰＺＴはその圧電、焦電、強誘電特
性にすぐれることから早くから薄膜化の検討がなされて
きており、スパッタ法、ゾルゲル法などの手法で研究例
も多い。これらの背景からＰＺＴは最初に強誘電体メモ
リとして実用化された材料である。欠点である書き込み
回数の増加にともなう分極量の減少（疲労特性）は、疲
労特性そのものが電界により加速される特徴をもつた
め、最近の動作電圧の低電圧化、当初使用されていたＰ
ｔ電極からＩｒＯ_ｘなど酸化物電極の採用による疲労特
性の改善もなされている。

【００１９】一方、後者のＳＢＴは、ＰＺＴのもつ疲労
特性の改善、膜の低電圧駆動を達成するために開発され
た材料である。ＳＢＴはＢｉ層状化合物(Aurivillius P
hase)の一種で強誘電性の起源となる酸素八面体からな
る擬似ペロブスカイト構造層をＢｉ_２Ｏ_２層を挟む結晶
構造をもつ。この構造により主たる分極軸はｃ軸と垂直
な面内にありｃ軸方向の分極は無か、あっても小さい値
となる。擬似ペロブスカイト構造中の酸素八面体の数に
よってその分極が発現する。強い異方性があるためこれ
までセラミックとしてはほとんど研究がなされていなか
ったが,ＭＯＤ(Metal Organic Decomposition)法で薄膜
形成が可能で、形成された多結晶のＳＢＴ膜が強誘電性
を示すことから開発がなされ、疲労特性が良好であり、
低電圧化が可能であることが確認されてさらに開発が加
速されている。

【００２０】ＰＺＴ膜の疲労はＰｔ電極界面に形成され
る酸素空孔が主たる原因とされている。この酸素空孔の
発生理由の一つがＰｂ元素の揮発性、拡散容易性であ
る。Ｐｂはペロブスカイト構造の一部であるために酸素
空孔が形成されると近傍の陽イオンあるいは正電荷欠陥
と双極子を形成し、スイッチング電荷の減少を引き起こ
す。ＳＢＴは揮発性元素であるＢｉがなくなっても電荷
を補償する酸素空孔自体はＢｉ酸化物層に形成されるた
め直接ペロブスカイト構造での影響は少ない。また、価
数の変化しやすいＴｉをもたないことも有効とされてい
る。

【００２１】ＳＢＴはＰＺＴと比較して分極量が小さい
のが、Ｔａの一部をＮｂで置換することで分極量を増大
させることも可能である。最近はＳＢＴをキャパシタと
して集積化したデバイスも試作されている。ＳＢＴはＭ
ＯＤ法の他、ゾルゲル法、スパッタ法、レーザアブレー
ション法などでも形成されている。

【００２２】ＰＺＴ膜もＭＯＤ法、レーザアブレーショ
ン法、イオンビームスパッタ法、熱ＣＶＤ法、ＭＯＣＶ
Ｄ法、レーザＣＶＤ法などで形成されているが、製品と
してはゾルゲル法、スパッタ法が中心である。スパッタ
法では基板上に直接結晶化したペロブスカイトＰＺＴ膜
を形成するためには約５００℃以上の高温が必要である
が、低融点元素のＰｂの蒸気圧が高いこと、スパッタ率
が高いことなどの理由から、高温で容易に基板から蒸
発、再スパッタする。結晶化温度である５００℃以上で
はＰｂはほとんど基板へ留まらず組成制御が困難であ
る。通常はＰｂあるいはＰｂＯのターゲットを別に用意
し、同時にスパッタして過剰量のＰｂを供給するなどの
工夫がなされるが、大きい基板に均一に組成制御して膜
形成することは難しい。

【００２３】室温ではＰｂの蒸発、再スパッタの影響が
小さいため、比較的容易にターゲットに近い組成のＰＺ
Ｔ膜が形成可能である。ただし室温においてもプラズマ
からのイオン、スパッタ粒子などによる運動量によって
基板やシールド部が高温となりやすく、蒸発、再スパッ
タの影響は注意する必要がある。各部の電位によっても
Ａｒイオンの衝撃が異なるため組成が変化する。

【００２４】電子部品に使用する強誘電体膜を形成する
プロセスをＰＺＴ強誘電体膜を用いた強誘電体メモリの
例で説明する。トランジスタを形成するプロセスを経た
Ｓｉ基板に絶縁膜を形成し、下地電極として１５０ｎｍ
厚のＰｔ電極をＤＣマグネトロンスパッタにより形成す
る。Ｐｔは酸化膜と密着性が良好ではないため、接合層
としてＴｉ（２０ｎｍ）をＰｔ成膜前に連続スパッタに
て形成する。

【００２５】次に、下地電極上にＰＺＴ膜をＲＦマグネ
トロンスパッタにより形成する。上記の理由から基板温
度を上げず室温にて成膜する。１２インチのセラミック
ＰＺＴターゲットに対して１．０〜１．５ｋＷでスパッ
タを行なう。スパッタガスはＡｒで０．５〜２．０Ｐａ
の圧力範囲で成膜した。約５分間のスパッタ時間で２５
０〜３００ｎｍの膜厚のＰＺＴアモルファス膜が得られ
る。ＰＺＴ成膜前に約１時間のプレスパッタを成膜する
スパッタ条件にて行なう。アモルファス状態のＰＺＴ膜
はＲＴＡ(Rapid Thermal Anneal)プロセスによりペロブ
スカイト相に結晶化する。６００℃以上の温度で数秒で
結晶化が可能である。管状炉などでも結晶化できるが、
ＲＴＡの方がサーマルバジェットが小さく下地電極、電
極とＰＺＴ膜の拡散、反応を抑えることができ、界面の
平滑性には適する。

【００２６】また、ＰＺＴの結晶化には異相として非強
誘電相のパイロクロア型酸化物があるが、この相は結晶
化の昇温速度を小さくした場合や、Ｚｒ／Ｔｉ比が大き
い場合に形成されやすい。パイロクロア相が第二相とし
てできた場合には、分極量が小さくなるだけでなく、Ｐ
ＺＴ膜の信頼性にも影響を及ぼす。

【００２７】結晶化したＰＺＴ膜に関して、さらに上部
電極であるＰｔ膜をＤＣマグネトロンスパッタにより形
成してキャパシタ構造を作製する。上部電極パターンは
ＲＩＥ(Reactive Ion Etching)装置を用いて、Ａｒと弗
化炭素系のガス中でエッチング行い微細パターンを形成
する。なお、電極としての密着性を向上させるために６
００℃で酸素中１時間のアニール処理を行う。このよう
にして形成したＰＺＴ膜はＰｂ_{１．１５−１．２０}Ｌａ
_０．０５（Ｚｒ_０．４Ｔｉ_０．６）Ｏ_３の膜組成を持
ち、スパッタ時のスパッタ電力とガス圧を変えることで
Ｐｂ量を１０％以内の範囲で変化させることができる。
このＰｂ量により特性が変動する。

【００２８】形成した１００〜３００ｎｍｍの柱状組織
のＰＺＴ膜の電気特性は、ＰＺＴ膜組成、微細構造によ
り、リーク電流が大きい、疲労特性が悪い、分極量の小
さい、抗電界が大きいなどの問題が発生する。ＰＺＴ膜
表面の凹凸が大きい場合は、ＲＩＥ時に加工表面の凹凸
が大きくなる。ＰＺＴ、Ｐｔ膜のＲＩＥではイオンによ
り物理的エッチング効果が大きいため膜表面の凹凸がエ
ッチング後の形状に大きく影響する。このため、ＰＺＴ
成膜前にＰｂＴｉＯ_３やＴｉなどのシード層を形成し、
結晶化プロセス工程を最適化する必要がある。

【００２９】一方、ゾルゲル法やＭＯＤ法などの溶液法
（ＣＳＤ法）にて形成するＰＺＴ成膜プロセスでは、原
料の性状、取り扱い容易性、安定性や、他の物資との混
合した時の反応性から、Ｐｂ、Ｔｉ、ＺｒなどのＰＺＴ
膜構成元素の原料をまず選択する。Ｐｂでは酢酸鉛３水
和物、Ｚｒにはジルコニウムテトラプロポキシド，Ｔｉ
にはチタンテトライソポロポキシドを利用する場合が多
く、溶剤に２メトキシエタノールを使用して約０．２Ｍ
の溶液をまず調製する。この溶液は水分を十分に取り除
くことで長期保存が可能である。一般には酢酸鉛の水和
物の水成分を蒸留により除去する。成膜する時はこの溶
液に水を加えて縮重合反応を起こさせるが、脱水反応お
よび脱アルコール反応によってＭ−Ｏ−Ｍの架橋構造が
形成される。この際に加えた水の量、反応時間（保持時
間）、ｐＨ、温度、濃度などによりこの架橋状態が変化
する。スパッタの場合と同様に異なったアモルファス状
態を形成することになるため、ＰＺＴペロブスカイト構
造に結晶化した後に配向性、結晶粒の性状、強誘電特
性、リーク電流、疲労特性などが変化する。

【００３０】ＭＯＤ法でも同様である。Ｐｂ、Ｚｒ、Ｔ
ｉの２エチルヘキサン酸などを使用し、有機溶剤のキシ
レンを用いてＰＺＴのＭＯＤ用溶液を調製する。ＭＯＤ
法の場合は加水分解反応は起こさず、その状態（混合状
態）にて基板上に塗布する。基板上に成膜した後に２５
０℃程度の低温で乾燥、脱溶剤を実施し、アモルファス
状態のＰＺＴ膜となる。ＭＯＤ法では原料がＣ、Ｈ、Ｏ
を多く含む構造であるため結晶化時の膜の収縮が大き
く、数１００ｎｍの厚い膜を形成するには塗布と結晶化
工程を繰り返すなどの方法で行なう。結晶化はスパッタ
と同様にＲＴＡを使用する場合が多い。７５０℃、５分
程度の熱処理でペロブスカイト単一相が得られる。この
ような溶液法を用いたＰＺＴ膜は結晶粒が１００〜数１
００ｎｍと小さく、スパッタで成膜された膜のような柱
状組織を示さない粒状組織がみられる場合が多い。

【００３１】一方、ＭＯＣＶＤ法により、ＰＺＴ、ＳＢ
Ｔ膜などを形成する場合には、条件を最適化することで
立体形状キャパシタを形成するためのステップカバレッ
ジ性が良好なものを得ることができる。しかしこれら強
誘電体、誘電体材料のＭＯＣＶＤ技術には困難な点が多
い。例えば、膜組成を制御することが難しい。複合酸化
物を構成する元素でＢｉ、Ｓｒ，Ｂａなどは蒸気圧の高
いソース原料がないために液体供給を併用した方法など
をとる必要がある。また、各元素のソースの特性が異な
ることから最適成膜条件を設定することが難しい。原料
の供給量と膜組成が必ずしも比例しない状況もある。ま
た、添加物を加える際にはさらにソースの選択をしなく
てはいけないため困難さが増加する。Ｉｎ−ｓｉｔｕで
結晶化した膜を得るプロセスでは基板の表面（電極表
面）の状態、組成によりその上に形成される膜の組成や
特性が変化する。

【００３２】近年、以上で説明したような成膜方法を利
用して高密度の強誘電体メモリを作製すべくＣＯＰ(Cap
acitor On Plug)構造が考えられる。これはトランジス
タのアクティブエリアから接続されるＷやＳｉからなる
プラグ構造がキャパシタ直下にあるもので、セルサイズ
を小さくすることができる。平面キャパシタであれば前
述したスパッタ法、塗布法、ＭＯＣＶＤ法が利用でき、
立体キャパシタ構造を用いる場合にはＭＯＣＶＤ法など
を利用すればよい。しかしながらこの構造では、キャパ
シタを作製する時、あるいはキャパシタを集積化する時
のＲＩＥ加工、絶縁膜ＣＶＤなどのダメージを回復させ
るための熱処理の時に、直下のプラグ材料の表面が酸化
されてコンタクト抵抗が高くなる、ひどい場合には剥離
が生じるなどの問題がある。これを回避するために、Ｔ
ｉＡＩＮ、ＴｉＮ、ＴａＳｉＮなどのバリア層の形成、
ＩｒＯ_２、Ｉｒ、ＲｕＯ_２、Ｒｕなどの電極材料が試み
られている。

【００３３】また、前述したような立体キャパシタ形成
の試みもなされている。ＭＯＣＶＤでの膜形成において
も組成制御性、ステップカバレッジの良好な低温で成膜
し、後の熱処理において誘電体膜、強誘電体膜を結晶化
する方法が行われている。また、キャパシタのＲＩＥ加
工ダメージの低減を目的としてダマシンプロセスを利用
したキャパシタ作製プロセスなどが提案されている。

【００３４】一方、強誘電体メモリをさらに高密度化す
るためのＩＴｒタイプの強誘電体メモリも開発が進めら
れている。古くはＴｒのゲート上に直接Ｂｉ_４Ｔｉ_３Ｏ
_１２などの強誘電体を形成したものが研究開発された
が、Ｓｉとの界面に酸化物界面層が形成されること、特
定の材料のみしか結晶化できないこと、界面の反応を制
御することができないこと、などの阻害要因があり実現
できなかった。

【００３５】また、ＰＺＴなどの材料ではＳｉＯ_２上で
結晶化することが困難である。これを回避するためにＳ
ｉＯ_２上に金属電極膜を介してＰＺＴ膜を形成する方法
や、ゲート絶縁膜材料にＳｉＯ_２以外の材料であるＺｒ
Ｏ_２、ＨｆＯ_２、その他ＺｒＳｉＯ_３などのシリケート
膜を使用したりする工夫が検討されている。

【００３６】しかしながら、メモリセルが１トランジス
タタイプの強誘電体メモリは誘電体薄膜と直列に接続さ
れた構造であるために強誘電体キャパシタの保持特性が
悪い問題がある。メモリセルが通常の１トランジスタ／
１キャパシタタイプや２トランジスタ／２キャパシタタ
イプのメモリでも信頼性を確保する上で良好な保持特性
が必要である。

【００３７】これらの保持特性は、強誘電体キャパシタ
の飽和特性（動作電圧において十分に分極が飽和してい
るかどうか）、電極界面、強誘電体膜内部の欠陥の量
（酸素やＰｂの空孔、不純物、プロセスダメージによる
電子トラップなど）、内部電界分布などに影響される。
特に強誘電体キャパシタを微細化し高密度大容量のメモ
リとしてゆく場合は、集積化プロセスでの加工、層間絶
縁膜形成、その他のプラズマ工程により分極特性を劣化
させやすい。

【００３８】また、強誘電体キャパシタは微細化も困難
である。キャパシタはＲＩＥにより形成するが、Ｐｔな
どの電極材料は蒸気圧の高いＰｔの化合物がないことか
ら加工時にフェンス状の付着物が形成される。これを防
止するためにキャパシタ側壁にテーパをつけ、エッチン
グしながら加工する方法がとられるが、この場合には微
細キャパシタを形成しにくい。

【００３９】また、強誘電体キャパシタを微細化するに
は膜厚も小さくする必要がある。現在の製品レベルでは
２５０ｎｍ以上の膜が使用されているが、１００ｎｍ程
度に薄膜化してゆく場合には界面の影響が大きくなり、
保持特性が劣化する傾向にある。信頼性を確保するため
には、膜厚を減少させ、微細化することが困難である。

【００４０】本発明は、上記事情を考慮してなされたも
のであって、高密度大容量化に適したキャパシタ構造を
もつ半導体装置およびその製造方法を提供することを目
的とする。

【００４１】

【課題を解決するための手段】本発明による半導体装置
は、半導体基板上に形成された第１の電極と、この第１
の電極上に形成された第１の強誘電体層と、この第１の
強誘電体層上に形成された第２の電極と、この第２の電
極上に形成された第２の強誘電体層と、この第２の強誘
電体層上に形成された第３の電極とを有する強誘電体キ
ャパシタを備えたことを特徴とする。

【００４２】なお、前記第１乃至第３の電極は、独立に
電圧を付加することが可能な構成となっていることが好
ましい。

【００４３】また、本発明による半導体装置の製造方法
は、素子が形成された半導体基板上に絶縁膜を介して第
１の電極を形成する工程と、前記第１の電極を覆うよう
に第１の強誘電体層を形成する工程と、前記第１の強誘
電体層上に第２の電極を形成する工程と、前記第２の電
極を覆うように第２の強誘電体層を形成する工程と、前
記第２の強誘電体層上に第３の電極を形成する工程と、
を備えたことを特徴とする。

【００４４】

【発明の実施の形態】以下に、本発明の実施形態を図面
を参照して説明する。

【００４５】（第１の実施形態）本発明による半導体装
置の第１の実施形態の構成を図１に示す。この実施形態
の半導体装置は強誘電体キャパシタ１を有している。こ
の強誘電体キャパシタ１は、下部電極４と、第１誘電体
膜６と、中間電極８と、第２誘電体膜１０と、上部電極
１２とを備えている。第１および第２誘電体膜６，１０
は強誘電体（例えばＰＺＴ）から構成されている。下部
電極４は、半導体基板の素子領域を覆うように形成され
た絶縁膜５０上にバリアメタル層３を介して設けられて
おり、上記素子領域に形成された素子（例えば、半導体
メモリのセルを構成するトランジスタまたはパストラン
ジスタ）にコンタクト１４を介して電気的に接続された
構成となっている。そして、下部電極４上には第１誘電
体膜６が形成され、この第１誘電体膜６上に、下部電極
４を覆うように中間電極８が形成された構成となってい
る。また、中間電極８を覆うように第２誘電体膜１０が
形成され、この第２誘電体膜１０上に、下部電極４を覆
うように上部電極１２が形成された構成となっている。

【００４６】中間電極８及び上部電極１２は、それぞれ
絶縁膜５０下に形成された配線にコンタクト１６および
コンタクト１８を介して電気的に接続された構成となっ
ている。

【００４７】次に、上記実施形態に係る強誘電体キャパ
シタ１の製造方法について説明する。まず、Ｓｉ基板に
通常プロセスによりトランジスタを作り込みＣＭＯＳ構
造を形成する。次に、トランジスタが形成された領域を
覆うようにＰＳＧ(Phospho-Silicate Glass)、ＢＰＳＧ
(Boro-Phospho-Silicate Glass)などの絶縁膜５０をＣ
ＶＤ(Chemical Vapor Deposition)法を用いて形成し、
その後、ＣＭＰ(Chemical Mechanical Deposition)法を
用いて上記絶縁膜５０の表面を平坦化する。続いて、上
記絶縁膜５０上にＣＶＤ法にてＳｉ酸化膜（図示せず）
およびＳｉＮ膜（図示せず）を形成し下地基板とする。
ここでキャパシタとトランジスタの活性領域（ソース、
ドレイン）との接続をＷや多結晶Ｓｉからなるプラグ
（コンタクト１４）を用いて行うため、予めプラグを形
成しておく。プラグ材料はＴｉＮをＣＶＤにて埋め込ん
だものでもよい。プラグの形成はブランケットＣＶＤ法
とＣＭＰとを併用する。

【００４８】次に、強誘電体の形成あるいはその後のキ
ャパシタ特性確保のための酸素中アニールプロセスにお
いて、プラグ表面が酸化することを防止する目的からバ
リアメタル層３を形成する。バリアメタル層３にはＴｉ
ＡｌＮ（Ｔｉ／Ａｌ＝０．９／０．１（モル比））を用
いた。厚さは５０ｎｍである。

【００４９】下部電極４下の全面にバリアメタル層３を
形成する必要はなく、プラグ１６をリセスした状態でプ
ラグ上にのみバリア層を形成しても良いし、下部電極下
全面に下部電極形成時に作製してもよい。それにより全
体のプロセスが若干異なってくる。

【００５０】次に、ＤＣマグネトロンスパッタ法を用い
てプラグ１４との接続面にこのバリアメタル層３を成膜
する。その後、バリアメタル層３上に下部電極となる厚
さ約５０ｎｍのＩｒまたはＲｕからなる膜４をスパッタ
法にて形成する。なお、ＩｒまたはＲｕからなる膜４は
ＰＺＴキャパシタ用電極として使用すると界面部分に導
電性酸化物層が形成され、ＰＺＴの疲労特性（分極反転
を繰り返した時の分極量の劣化現象）が向上する。この
ため、酸素を導入したスパッタを用いて酸化物層をＩｒ
またはＲｕからなる下部電極４に形成してもよい。ま
た、Ｐｔやペロブスカイト型導電性酸化物電極を使用す
ることも可能である。また、これらの積層構造を用いて
も良い。

【００５１】次に、形成した下部電極４をＲＩＥを用い
てエッチングする。Ｒｕ系電極の場合はＳｉＯ_２などの
ハードマスクを用い、Ｉｒ、Ｐｔ系の電極の場合はレジ
ストもしくはハードマスクを使用する。ハードマスクの
形成はＣＶＤ法などを用いれば良い。貴金属系のＲＩＥ
はＲｕ、ＲｕＯ_２を除いて蒸気圧の高い化合物がないた
めに、Ａｒと塩素系ガスとの混合ガスを用いて行う。Ｒ
ｕ系電極の場合は酸素プラズマ下で容易にＲｕＯ_４が形
成されるため、酸素ガスをベースとしたガス系にてＲＩ
Ｅ加工を行う。貴金属膜とＳＲＯ（ＳｒＲｕＯ_３）、Ｌ
ＳＣＯ（（Ｌａ，Ｓｒ）ＣｏＯ_３）、ＬａＮｉＯ_３など
の導電性酸化物との積層構造電極の場合は、貴金属のＲ
ＩＥが機械的エッチングに近いモードであるため、同じ
ようなＲＩＥ条件にて加工が可能である。

【００５２】次に、Ｉｒ膜またはＲｕ膜を形成した後に
スパッタ法を用いてＰＺＴからなる第１誘電体膜６を形
成する。この第１誘電体膜６を形成するスパッタ法とし
てＲＦマグネトロンスパッタ法を採用した。ここではＰ
ｂ量を１０％程度多くしたＰＺＴセラミックターゲット
を使用する。ターゲットの組成はＰｂ_１．１０Ｌａ_０
_．０５Ｚｒ_０．４Ｔｉ_０．６Ｏ_３である。ＰＺＴセラミ
ックターゲットは密度の高いものがスパッタ速度が大き
く、水分などに対する耐環境性も良好であるため、理論
密度９８％のセラミック焼結体を使用した。スパッタ時
にはプラズマにより基板温度の上昇や飛来粒子による衝
撃があるために、Ｓｉ基板からのＰｂの蒸発や再スパッ
タが起こり膜中のＰｂ量の欠損が生じやすい。このた
め、ターゲット中の過剰Ｐｂはそれを補償するために加
えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組
成とほぼ同じ量で膜６に取り込まれるため、望む組成の
量比のものを用いればよい。電気特性がＰＺＴ膜６の組
成などで不安定な場合には、アモルファスＰＺＴ膜６の
下部にシード層（図示せず）を形成する。例えば結晶化
するＰＺＴ膜の構造・電気特性を改良するために、酸素
を導入したスパッタ法を利用する。最初にＡｒを導入し
た雰囲気でスパッタ成膜して、後に酸素を添加したＡｒ
中スパッタによりＰＺＴシード層を形成する。スパッタ
条件は、ターゲット−基板間距離が６０ｍｍ、回転式の
マグネットを用いて、１２インチのセラミックＰＺＴタ
ーゲットに対し１．０〜１．５ｋＷでスパッタを行う。
ガス圧は０．５〜２．０ＰａでＡｒに酸素を２０％導入
した条件で１５〜３０秒成膜し２〜５ｎｍ厚さのＰＺＴ
アモルファスシード層を形成する。下地のＩｒまたはＲ
ｕ膜４上にはＡｒガスのみを使用してガス圧が０．５〜
２．０Ｐａ、１．０〜１．５ｋＷの電力にて約５分間Ｒ
ＦマグネトロンスパッタによるアモルファスＰＺＴ膜６
の形成を行う。膜厚は１００〜１５０ｎｍである。シー
ド層にはＰＺＴ膜ではなく、２〜５ｎｍ程度の薄いＴｉ
膜、Ｚｒ膜、Ｎｂ膜、Ｔａ膜などを使用してもよい。Ｐ
ＺＴ成膜前にターゲット表面の状態、温度、チャンバー
内環境を一定とするため約１時間のプレスパッタを同じ
スパッタ条件にて行った。Ｐｂ量および結晶化後の構造
・電気特性はこのプレスパッタにより大きく変化してし
まう。バリアメタル層３を介してプラグ１４上に形成さ
れたＩｒまたはＲｕからなる下部電極４にアモルファス
ＰＺＴが成膜されたものに、ＲＴＡ（Rapid Thermal An
neal）を使用してＰＺＴ膜の結晶化を行う。温度は５５
０〜７００℃で１０秒以上の温度保持を行った。得られ
た膜をＸ線回折にて結晶構造を調べたところ、ペロブス
カイト相で（１００）面からの非常に強い反射が得られ
た。微細構造の観察結果では、０．５μｍ径以下のＰＺ
Ｔ粒子がＩｒおよびＲｕ上に形成されている。

【００５３】引き続き、中間電極８へのコンタクトを形
成するために、ＲＩＥを用いて第１ＰＺＴ膜６およびそ
の下地のＳｉＯ_２膜５０にコンタクトホールを形成す
る。マスクはレジストおよびＳｉＮ、ＳｉＯ_２などのハ
ードマスクである。なお、ＰＺＴ膜６上に直接ハードマ
スクを形成するとＣＶＤ成膜時の活性水素によりＰＺＴ
膜表面が還元し、特性が劣化する可能性がある。これを
回避するため、ＰＺＴ膜６上にＡｌ_２Ｏ_３、ＴｉＯ_２、
ＭｇＯなどの水素バリア用の薄膜を形成する、もしくは
Ｏ_３−ＴＥＯＳを用いた熱ＣＶＤやＳＯＧなどの塗布技
術にて成膜を行う。ＰＺＴ膜６および酸化膜のＲＩＥは
Ａｒとフッ素系ガスで実施する。

【００５４】このようにして形成したコンタクトホール
へプラグ接続材料１６を埋め込む。ＰＺＴキャパシタへ
のダメージが小さい場合には直接、Ｒｕ、ＴｉＮ、Ｗ、
Ａｌなどの材料を、ＣＶＤ、スパッタ、または塗布法で
成膜する。ＰＺＴとプラグ材料の間の拡散・反応により
キャパシタ特性が劣化する場合は、コンタクトホールの
側壁にＡｌ_２Ｏ_３、ＳｉＮ、ＳｉＯ_２、ＴｉＯ_２、Ｚｒ
Ｏ_２などの膜を形成すればよい。但しこの工程を採用す
る時はコンタクト底面に絶縁膜が形成されるため、再度
エッチバックなどの方法で底部のコンタクトを確保する
必要がある。プラグ材料１６を埋め込んだ後に、ＣＭＰ
法によりプラグの表面部分、ＰＺＴ膜６の上面を平坦化
する。なお、第１強誘電体層６を先にＲＩＥ加工しても
よい。この場合はプラグ接続部１６の前にＰＺＴ膜６を
上記と同様の手法でマスクを形成しキャパシタ形状に加
工する。キャパシタ上部を平坦化する際にはＰＺＴ膜６
上に一旦ＳｉＯ_２からなる絶縁膜を形成するとよい。こ
の構造ではプラグ接続部１６の周辺部が酸化膜となる。

【００５５】この上に下部電極と同様のプロセスで中間
電極８を形成する。上層の強誘電体膜の結晶化工程で酸
素中の加熱工程があるために、下部電極４と同様に耐酸
素拡散性、耐酸化性のあるＩｒなどの金属が望ましい。
中間電極を形成する前に、ＰＺＴ膜６の上部に導電性酸
化物層を形成すると疲労特性やリテンション特性が向上
する。この工程は第１強誘電体膜６の結晶化後の行えば
よい。中間電極８上には前述したように導電性酸化物層
を形成することも可能である。以下、下部電極成膜、下
部電極RIE加工、第１強誘電体層成膜・結晶化、コンタ
クトホール形成、（コンタクト側壁処理など）、コンタ
クトプラグ充填、ＣＭＰ、上部電極形成、上部電極RIE
加工、からなる工程を再度、中間電極８／第２強誘電体
層１０／上部電極層１２の間で繰り返せばよい。以上の
プロセスにより図に示すような多層キャパシタ構造が形
成される。

【００５６】２層キャパシタそれぞれの強誘電性を電荷
量Ｑと印加電圧Ｖのヒステリシス特性によって調べた結
果、２．５Ｖ印加時に分極量２Ｐｒ（残留分極×２）で
約３０μＣ／ｃｍ²を示し、８インチＳｉウエハの全面
に同程度の分極量と抗電界をもつＰＺＴ膜であることが
判った。抗電圧も０．６Ｖ程度と低い値が得られた。こ
の試料の疲労特性を評価した。疲労特性評価は５０μｍ
×５０μｍの面積に相当するアレイで評価した所、１０
^１２サイクルまで分極量の変化がなく、リーク電流も３
Ｖ印加時で１０^-8Ａ／ｃｍ²オーダーと低い値であっ
た。

【００５７】キャパシタ上部電極からのコンタクトは通
常のＬＳＩ作製プロセスを用いる。すなわち絶縁膜とＲ
ＩＥ、配線成膜工程を繰り返すことでキャパシタからの
配線の引き出しを行う。

【００５８】上述の製造方法により形成したキャパシタ
は、三つの電極４，８，１２からなる２層キャパシタ構
造をもち、それぞれの電極４，８，１２に接続されたパ
ストランジスタより電極電圧を独自に制御することがで
きる。例えば、中間電極８に＋の電圧を付加し下部電極
４および上部電極１２に−の電圧を付加すると、図２に
示すように、第１誘電体膜６および第２誘電体膜１０に
矢印に示す方向の状態の分極が生じる。

【００５９】また、２層のキャパシタの分極が両方とも
下部電極４方向の状態で書き込みが行われた場合、例え
ば下部電極４に０Ｖの電圧を付加し中間電極６に＋の電
圧を付加し上部電極１２に中間電極６に付加する電圧よ
りも高い電圧を印可した場合、その後、下部電極４を
＋、中間電極８を−とすることで下方キャパシタのみ反
転電流を供給できる構成となっている。上部電極１２を
−、中間電極８を＋とした場合は同様の反転電流を取り
出せるが、電極が異なることになる。

【００６０】また、それぞれの電極に与える電圧のタイ
ミングをずらす、あるいは電圧レベルを３つとすること
で、さらに多くのパターンの電流取り出しが可能とな
る。

【００６１】同様の構成にて一度に二つのキャパシタを
反転させる場合と、ひとつのキャパシタを反転させる場
合、ひとつのキャパシタも反転させない場合で、それぞ
れ電流値が異なることから、多値化をすることもでき
る。多値化することでキャパシタサイズを微細化するこ
となく高密度のメモリが実現できる。

【００６２】なお、図３に示すように、中間電極８をフ
ローティングとすることで、第１および第２誘電体膜
６，１０に生じる分極を安定化することができる。図３
においては、下部電極４に−の電圧を付加し上部電極１
２に＋の電圧を付加した場合を示している。

【００６３】本実施形態においては、２層積層構造の強
誘電体キャパシタを例にとって説明したが、図４に示す
ように、３層積層構造の強誘電体キャパシタであっても
良い。すなわち、本実施形態の２層積層構造の強誘電体
キャパシタの上部電極上に第３誘電体膜３２を形成し、
この第３誘電体膜３２上に最上部電極３４を形成した構
成であっても良い。また、４層以上の積層構造であって
も良い。

【００６４】さらに、本発明は多層構造以外に、図５
（ａ）に示すように平面キャパシタ上に下部電極２１を
共通として誘電体膜２３上に上部電極２５ａ，２５ｂを
多数設ける構造、さらにはその構造を多層化した構造す
なわち、図５（ｂ）に示すように、中間電極３９を共通
として、この中間電極３９の上方向に誘電体膜４１を介
して複数の上部電極４３ａ，４３ｂを設けるとともに、
中間電極３９の下方に誘電体膜３７を介して複数の下部
電極３５ａ，３５ｂを設けるように構成しても良い。キ
ャパシタを作製するプロセスが異なるが、いずれも個々
の電極に印加される電圧を制御できるようにトランジス
タに接続されている。

【００６５】（第２の実施形態）次に、本発明の第２の
実施形態を図６を参照して説明する。この実施形態は、
２層構造の強誘電体キャパシタであって、その製造工程
断面図を図６に示す。

【００６６】まず、図６（ａ）に示すように、トランジ
スタなどを形成する通常のＣＭＯＳプロセスを経たＳｉ
ウエハ上にＳｉＮ、ＳｉＯ_２などの絶縁膜５２をＣＶＤ
法により形成し、キャパシタ形成用の下地とする。その
後、絶縁膜５２上にＴｉＯ_２やＡｌ_２Ｏ_３などのＰｂ反
応防止層（図示せず）を形成する。成膜方法はスパッ
タ、塗布などのいずれの方法でもよい。続いて、後述の
下部電極と、絶縁膜５２下に形成されているトランジス
タとの接続のために、Ｐｂ反応防止層および絶縁膜５２
にコンタクト５４を形成する。このコンタクト５４を覆
うように反応防止層上にＴｉの接合層（バリアメタル層
（図示せず））を介して下部電極となるＰｔからなる層
５６を成膜する（図６（ａ）参照）。成膜はＤＣスパッ
タ法を用いる。その後、パターニングしたレジストをマ
スクとしてＰｔ／Ｔｉ膜５６をドライエッチングにより
加工し、下部電極５６を形成する。エッチングはＡｒと
Ｃｌ系の混合ガスを用いる。レジストとＰｔとのエッチ
ング時の選択比が小さいために、厚いレジストを用い
る。Ｐｔ、Ｔｉ膜は典型的な厚さで、それぞれ１００ｎ
ｍ、１０ｎｍである。強誘電体キャパシタ膜（ＰＺＴな
ど）の疲労特性を向上させる目的で、Ｐｔの上にＳＲＯ
（ＳｒＲｕＯ_３）、ＩｒＯ_２、ＲｕＯ_２を用いても良
い。また、Ｐｔの替わりにＩｒ、Ｉｒ／ＩｒＯ_２積層
膜、Ｒｕ、Ｒｕ／ＲｕＯ_２積層膜などを使用してもよ
い。Ｒｕ系の場合はＳｉＯ_２などのハードマスク材を使
用してＲＩＥ(Reactive Ion Etching)を行う。

【００６７】次に、下部電極５６上に例えばＰＺＴから
なる誘電体膜５８をＲＦスパッタ法やゾルゲル、ＭＯＤ
(Metal Organic Decomposition)法などの塗布法を用い
て形成する（図６（ａ）参照）。いずれの場合も成膜し
た状態ではアモルファスのため、成膜後にＲＴＡ(Rapid
Thermal Anneal)により結晶化を行う。この結晶化は酸
素中雰囲気で５００〜６５０℃の温度に数１０秒間加熱
することで行う。ＴｉＯ_２やＡｌ_２Ｏ_３の上は強誘電性
ペロブスカイト構造に結晶化しにくいが、キャパシタと
して使用しない部分であるために問題はない。その後、
再度レジストマスクなどを使用してＰＺＴ膜５８を加工
する。キャパシタとして使用する以外の部分（その上に
上部電極を形成するため、下部電極と短絡しないように
する必要はある）はＲＩＥによりＰＺＴ膜を除去する
（図６（ａ）参照）。ＰＺＴ膜５８のドライエッチング
にはＡｒとＦ系の混合ガスを使用する。例えば、Ａｒ＋
ＣＦ _４などである。

【００６８】次に、図６（ｂ）に示すように、強誘電体
層５８上に中間電極６０となる膜を形成する。中間電極
６０の材料としては、Pｔが代表的なものであるが、前
述したようにキャパシタの疲労特性を改善させる目的で
導電性酸化物層を介在させてもよい。また、Ｉｒ、Ｉｒ
／ＩｒＯ_２積層膜、Ｒｕ、Ｒｕ／ＲｕＯ_２積層膜などを
使用してもよい。その後、中間電極膜６０をＲＩＥ法を
用いてパターニングする。マスク材はレジストもしくは
ＳｉＯ_２などを使用する。エッチングガスは下部電極５
６の加工と同様である。

【００６９】次に、図６（ｃ）に示すように、中間電極
６０を覆うようにＰＺＴ強誘電体層６２を形成し第２層
目のキャパシタとする。この強誘電体層６２の形成も強
誘電体層５８と同様のプロセスを用いる。すなわち、ア
モルファスＰＺＴ膜６２を形成し、ＲＴＡなどで結晶化
させる。このＰＺＴ層６２も一部エッチングにより除去
することも可能である。

【００７０】次に、図６（ｄ）に示すように、強誘電体
層６２上に上部電極６４を形成する。この上部電極６４
は下部電極５６または中間電極６０と同様の形成方法、
材料を使用する。そして、図６（ｄ）に示すように、上
部電極６４をレジストマスクなどを使用してＲＩＥ加工
を行う。その後、図６（ｅ）に示すように、上部電極６
４を覆うように層間絶縁膜６６を形成し、この層間絶縁
膜６６に上部電極との接続を取るためのプラグ６８を形
成する。

【００７１】以上のプロセスを用いて多層のキャパシタ
を形成する。多層キャパシタのそれぞれの電極との接続
は、下部にあるトランジスタと直接接続されたプラグに
接続する場合には下部電極をそのまま接続配線に利用す
る、もしくはプラグ上にキャパシタを形成する。一方、
上部側にコンタクトを形成して配線を接続する場合は、
図６（ｅ）に示すように、多層キャパシタを形成した後
にＲＩＥによりコンタクトホールを形成し、Ｔｉ、Ｔｉ
Ｎなどのバリアメタル層を介してＡｌ配線６８を形成す
る。キャパシタ上部の多層配線層は、絶縁膜ＣＶＤ、絶
縁膜ＲＩＥ、Ａｌスパッタ成膜、Ａｌ−ＲＩＥ技術を用
いて通常の多層配線プロセスにて形成すれば良い。

【００７２】この実施形態によって製造された強誘電体
キャパシタも第１の実施形態と同様に、高密度大容量化
に適したキャパシタ構造となる。

【００７３】以上説明したように、本発明に係る強誘電
体キャパシタを、半導体メモリ装置のメモリセルを構成
するキャパシタに用いれば、一つのセルに複数個のキャ
パシタを具備し、多数の組み合わせをもつ信号を供給す
ることが可能となり、あるいは多値化を行うことが可能
となり、さらには強誘電体メモリの信頼性で重要な保持
特性を向上させることができる。

【００７４】また、本発明に係る強誘電体キャパシタ
は、（１）それぞれの電極にかける電圧およびタイミン
グを制御することで、三つの電極から異なった電荷量を
引き出すことが可能で、（２）複数の強誘電体キャパシ
タの分極方向を制御し、かつ個々の電極に印加する電圧
をかえることで多値の状態を形成することが可能で、か
つ（３）強誘電体キャパシタの分極をインプリントを引
き起こさないように安定化することができる。

【００７５】

【発明の効果】以上、述べたように、本発明によれば、
高密度大容量化に適したキャパシタ構造を得ることがで
きる。

【図面の簡単な説明】

【図１】本発明による半導体装置の第１の実施形態の構
成を示す断面図。

【図２】第１の実施形態に係る２層構造の強誘電体キャ
パシタの分極の一状態を示す模式図。

【図３】第１の実施形態に係る強誘電体キャパシタの安
定化を示す模式図。

【図４】本発明に係る３層構造の強誘電体キャパシタの
分極の一状態を示す模式図。

【図５】本発明に係る強誘電体キャパシタの変形例を示
す模式図。

【図６】本発明の第２の実施形態の構成を示す製造工程
断面図。

【符号の説明】

１強誘電体キャパシタ３バリアメタル層４下部電極６誘電体層（強誘電体層）８中間電極１０誘電体層（強誘電体層）１２上部電極１４コンタクト（プラグ）１６コンタクト（プラグ）１８コンタクト（プラグ）５０絶縁膜

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された第１の電極と、
この第１の電極上に形成された第１の強誘電体層と、こ
の第１の強誘電体層上に形成された第２の電極と、この
第２の電極上に形成された第２の強誘電体層と、この第
２の強誘電体層上に形成された第３の電極とを有する強
誘電体キャパシタを備えたことを特徴とする半導体装
置。
【請求項２】前記第１乃至第３の電極は、独立に電圧を
付加することが可能な構成となっていることを特徴とす
る請求項１記載の半導体装置。
【請求項３】素子が形成された半導体基板上に絶縁膜を
介して第１の電極を形成する工程と、前記第１の電極を
覆うように第１の強誘電体層を形成する工程と、前記第
１の強誘電体層上に第２の電極を形成する工程と、前記
第２の電極を覆うように第２の強誘電体層を形成する工
程と、前記第２の強誘電体層上に第３の電極を形成する
工程と、を備えたことを特徴とする半導体装置の製造方
法。