JP2015050241A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】特性の異なる複数のキャパシタを含む半導体装置を容易に形成すること。
【解決手段】容量セル６０は、層間絶縁膜４２の上に形成された第１電極６１及び第２電極６２と、第１電極６１と第２電極６２の間に介在する誘電体膜６３を有している。セルキャパシタ５０は積層された下部電極５１と強誘電体５２と上部電極５３を有し、強誘電体５２の膜厚はメモリセルの動作電圧の低電圧化に応じて設定される。第１電極６１と第２電極６２の間の距離を設定することにより、誘電体膜６３の膜厚に係わらずに設定された容量値の容量セル６０が得られる。
【選択図】図３

Description

半導体装置及び半導体装置の製造方法に関する。

従来、強誘電体メモリ等の半導体メモリは、情報を電荷として蓄積するキャパシタ（セルキャパシタ）を有している（例えば、特許文献１〜３参照）。強誘電体メモリのセルキャパシタは、一対の電極と、電極に挟まれた強誘電体特性（自発分極）を示す誘電体膜を有している。

ロジック部とメモリ部を有する半導体装置は、セルキャパシタと異なる用途のキャパシタを有している。例えば、半導体装置は、動作電源を供給する一対の配線間に接続された平滑キャパシタを有している。このような平滑キャパシタに、強誘電体が用いられる。強誘電体を用いた平滑キャパシタは、酸化シリコンや窒化シリコン等の誘電体を有するキャパシタと比べ、単位面積あたりの容量（比誘電率）が高いため、キャパシタの面積を縮小することができる。

特開２００３−６００５４号公報 特開２０１１−３５１２１号公報 特開２００７−２８１３７３号公報

強誘電体メモリのセルキャパシタには、低電圧動作のために、強誘電体を薄膜化することが好ましい。ところが、平滑キャパシタの誘電体膜を薄くすると、平滑キャパシタの電気特性の低下（例えば、耐圧の低下，絶縁膜の経時破壊（ＴＤＤＢ）特性の劣化、等）を招く。

本発明の一観点によれば、半導体基板に形成された不純物領域と、前記半導体基板の上にゲート絶縁膜を介して配置されたゲート電極とを含むトランジスタと、前記半導体基板上方の第１の絶縁膜の上に配置され、下部電極、強誘電体、上部電極を含み、前記下部電極と前記上部電極のいずれか一方が前記不純物領域に接続されたセルキャパシタと、を含むメモリセルと、前記第１の絶縁膜の上に配置された第１電極及び第２電極と、前記第１電極と前記第２電極の間に介在する誘電体膜と、を含む容量セルと、を有し、前記第１電極及び前記第２電極は、前記下部電極と同じ材料により形成され、前記容量セルの前記誘電体膜は前記セルキャパシタの前記強誘電体と同じ材料により形成される。

本発明の一観点によれば、特性の異なる複数のキャパシタを含む半導体装置を容易に形成することができる。

半導体装置の概略説明図である。 （ａ）はメモリセルの回路図、（ｂ）は容量セルの回路図である。 半導体装置に含まれるメモリセルと容量セルを示す概略断面図である。 容量セルの概略平面図である。 容量セルの一部断面図である。 （ａ）は製造方法を説明するための半導体装置の一部平面図、（ｂ）は同半導体装置の一部断面図である。 （ａ）は製造方法を示す平面図、（ｂ）は製造方法を示す断面図である。 （ａ）は製造方法を示す平面図、（ｂ）は製造方法を示す断面図である。 （ａ）は製造方法を示す平面図、（ｂ）は製造方法を示す断面図である。 （ａ）は製造方法を示す平面図、（ｂ）は製造方法を示す断面図である。 （ａ）は製造方法を示す平面図、（ｂ）は製造方法を示す断面図である。 別の半導体装置の概略断面図である。 （ａ）（ｂ）は別の容量セルを示す概略断面図である。 別の半導体装置の概略断面図である。

以下、各実施形態を添付図面を参照して説明する。
なお、添付図面は、部分的に拡大して示している場合があり、寸法，比率などは実際と異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、一部のハッチングを省略している。

図１に示すように、半導体装置１０はロジック混載メモリであり、半導体基板１１上には、ロジック部１２，１３、メモリ部１４、容量素子部１５，１６、入出力部１７，１８が形成されている。ロジック部１２，１３は例えばＣＰＵや所定の処理を行う処理回路を含み、メモリ部１４をアクセスする。また、ロジック部１２，１３は、入出力部１７，１８を介して半導体装置１０に接続された外部装置とアクセスする。メモリ部１４は例えば強誘電体メモリであり、複数のメモリセルを含む。各メモリセルは、情報を電荷として蓄積するキャパシタ（セルキャパシタ）を有している。このセルキャパシタの誘電体は強誘電体膜である。容量素子部１５，１６は、強誘電体膜を有するキャパシタ（以下、強誘電体キャパシタという）を含む。この強誘電体キャパシタは、例えばロジック部１２，１３、メモリ部１４に対して供給する電源電圧の安定化（平滑化）のために設けられている。

図３は、半導体装置１０の一部断面を示す。なお、図３の左側には、図１に示すメモリ部１４に含まれるメモリセルを示し、図３の右側には、図１に示す容量素子部１５，１６に含まれる容量セルを示す。

先ず、メモリセルを説明する。
図３に示すように、半導体基板１１の所定領域に素子分離膜２１が形成されている。例えば、半導体基板１１はシリコン基板であり、素子分離膜２１はシリコン酸化膜である。素子分離膜２１は、半導体基板１１に活性領域を画定する。活性領域にトランジスタ３０が形成されている。なお、図３では、１つの活性領域内に２つのトランジスタ３０が配置されている。トランジスタ３０は例えばＮチャネルＭＯＳトランジスタである。トランジスタ３０は、不純物領域３１、ゲート絶縁膜３２、ゲート電極３３を含む。不純物領域３１は例えば低濃度の不純物領域と高濃度の不純物領域を含む。

不純物領域３１とゲート電極３３の上面にはシリサイド膜が形成されている。シリサイド膜は、例えばコバルト（Ｃｏ）やチタン（Ｔｉ）を含む金属ケイ化物である。ゲート電極３３の両側にはサイドウォール３４が形成されている。ゲート電極３３、サイドウォール３４及び素子分離膜２１は、絶縁膜（ストッパ層）４１により覆われている。絶縁膜４１は、例えば酸窒化シリコン膜（ＳｉＯＮ）である。

トランジスタ３０及び素子分離膜２１の上に層間絶縁膜４２が形成されている。層間絶縁膜４２の上面は平坦化されている。層間絶縁膜４２は第１の絶縁膜の一例である。
層間絶縁膜４２には、その上面から不純物領域３１まで達するコンタクト４３が形成されている。コンタクト４３は、例えば、コンタクトホール内に形成されたバリア膜４３ａと、バリア膜４３ａ内に埋め込まれた導電材４３ｂを含む。バリア膜４３ａは、例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）である。導電材４３ｂは例えばタングステン（Ｗ）である。なお、以下の説明において、コンタクト、ビアはコンタクト４３と同様であるため、バリア膜及び導電材の符号及び説明を省略する。

層間絶縁膜４２上の所定領域にセルキャパシタ５０が形成されている。
セルキャパシタ５０は、下部電極５１、強誘電体５２、上部電極５３を含み、層間絶縁膜４２の上にこの順番で積層されている。なお、層間絶縁膜４２上に保護膜を形成し、その保護膜上にセルキャパシタ５０を形成してもよい。なお、図では示されていないが、下部電極５１は強誘電体５２の端部より外側（例えば、図３の裏面側）に張り出すように形成されている。

下部電極５１の材料は、例えばプラチナ（Ｐｔ）である。下部電極５１の膜厚は１００ｎｍ〜２００ｎｍの範囲の値が好ましく、例えば１５０ｎｍである。強誘電体５２の材料は、ペロブスカイト構造を有する強誘電体材料であり、例えばチタン酸ジルコン酸鉛（ＰＺＴ）である。強誘電体５２の膜厚は、５０ｎｍ〜２００ｎｍの範囲の値が好ましく、例えば１００ｎｍである。なお、強誘電体５２の材料として、ＰＬＣＳＺＴ（ランタン（Ｌａ）、カルシウム（Ｃａ）及びストロンチウム（Ｓｒ）を添加したＰＺＴ）を用いても良い。上部電極５３の材料は、例えば酸化イリジウム（ＩｒＯ_２）である。上部電極５３の膜厚は、例えば２５０ｎｍである。

セルキャパシタ５０と層間絶縁膜４２の上面は保護膜７１により覆われている。保護膜７１は例えばアルミナであり、膜厚は例えば２０ｎｍである。
保護膜７１の上には層間絶縁膜７２が形成されている。層間絶縁膜７２の上面は平坦化されている。層間絶縁膜７２には、コンタクト７３が形成されている。層間絶縁膜７２は第２の絶縁膜の一例である。コンタクト７３は、層間絶縁膜７２の上面から下層のコンタクト４３まで達するように形成されている。別のコンタクト７３は、層間絶縁膜７２の上面からセルキャパシタ５０の上部電極５３まで達するように形成されている。なお、図では省略しているが、層間絶縁膜７２には、層間絶縁膜７２の上面からセルキャパシタ５０の下部電極５１まで達するコンタクト７３が形成されている。

層間絶縁膜７２の上には配線８１が形成されている。配線８１は、層間絶縁膜７２の上面から順に積層されたバリア膜８１ａ，配線膜８１ｂ，バリア膜８１ｃを含む。バリア膜８１ａ，８１ｃは例えばチタン、窒化チタンであり、配線膜８１ｂは例えばアルミニウム（Ａｌ）、アルミニウム合金である。なお、以下の説明において、各層に形成された配線は配線８１と同様であるため、バリア膜等の符号及び説明を省略する。配線８１及び層間絶縁膜７２の上面は層間絶縁膜８２により覆われている。層間絶縁膜８２の上面は平坦化されている。層間絶縁膜８２にはビア８３が形成されている。ビア８３は、層間絶縁膜８２の上面から配線８１まで達するように形成されている。

層間絶縁膜８２の上には、配線９１と、配線９１を覆う層間絶縁膜９２が形成され、層間絶縁膜９２の上面は平坦化されている。同様に、層間絶縁膜９２の上には、配線９３と、配線９３を覆う層間絶縁膜９４が形成され、層間絶縁膜９４の上面は平坦化されている。さらに、層間絶縁膜９４の上には、配線９５と、配線８５を覆う層間絶縁膜９６が形成され、層間絶縁膜９６の上面は平坦化されている。

次に、容量セルを説明する。なお、上記の説明と同じ部材については同じ符号を付して説明する。
層間絶縁膜４２上の所定領域であって、例えば素子分離膜２１の上方には容量セル６０が形成されている。

容量セル６０は、第１電極６１、第２電極６２、誘電体膜６３を含む。第１電極６１と第２電極６２は層間絶縁膜４２上に形成されている。第１電極６１と第２電極６２は、層間絶縁膜４２の上面と平行な方向において互いに容量結合するように形成されている。第１電極６１と第２電極６２の形状は、例えば櫛歯形状である。第１電極６１と第２電極６２は、セルキャパシタ５０の下部電極５１と同じ厚さ（１００ｎｍ〜２００ｎｍの範囲の値が好ましく、例えば１５０ｎｍ）、同じ材料（例えばプラチナ（Ｐｔ））である。下部電極５１、第１電極６１、第２電極６２は、導電膜をパターニングして形成される。

誘電体膜６３は、第１電極６１と第２電極６２の間の容量結合部分を覆い、第１電極６１と第２電極６２の間に充填されている。誘電体膜６３は、セルキャパシタ５０の強誘電体５２と同じ材料により形成されている。つまり、誘電体膜６３の材料は、ペロブスカイト構造を有する強誘電体材料であり、例えばチタン酸ジルコン酸鉛（ＰＺＴ）である。なお、強誘電体５２と同様に、誘電体膜６３の材料として、ＰＬＣＳＺＴ（ランタン（Ｌａ）、カルシウム（Ｃａ）及びストロンチウム（Ｓｒ）を添加したＰＺＴ）を用いても良い。

図４に示すように、第１電極６１は、長方形状に形成された１つの電極基部１０１と、電極基部１０１から第１の方向（図４において右方向）に沿って互いに平行に延びる複数の電極部１０２を有している。第２電極６２は、長方形状に形成された１つの電極基部１１１と、電極基部１１１から第１電極６１の電極部１０２と逆方向（図４において右方向）に沿って互いに平行に延びる複数の電極部１１２を有している。

第１電極６１の電極部１０２と第２電極６２の電極部１１２は、それぞれが形成された層間絶縁膜４２の上面と平行な平面において、それぞれが沿って延びる方向（第１の方向）と直交する方向（第２の方向）において互いに重なるように配置されている。また、第１電極６１の電極部１０２と第２電極６２の電極部１１２は、第２の方向に沿って交互に配置されている。したがって、第１電極６１と第２電極６２は、電極基部１０１，１１１及び電極部１０２，１１２の側面が互いに対向した電極面として働く。

図５に示すように、電極部１０２，１１２間の距離をｄ、電極部１０２，１１２の高さをｈとする。容量セル６０の容量値Ｃは、次の式により求められる。
Ｃ＝ε０・εｒ・Ｓ／ｄ
＝ε０・εｒ・ｈ・Ｌ／ｄ ・・・（１）
但し、
Ｓ ： 対向する側面の総面積
ｄ ： 電極部間の距離
ｈ ： 電極部の高さ
Ｌ ： 対向電極長
ε０： 真空の誘電率
εｒ： 比誘電率
である。なお、対向電極長Ｌは、電極部１０２，１１２の長さと電極部１０２，１１２の数に応じた値である。

第１電極６１と第２電極６２の形状は、容量セル６０の電気的特性（容量値、耐圧、等）に応じて設定される。
なお、第１電極６１と第２電極６２は、セルキャパシタ５０の下部電極５１とともに、後述する導電体膜をパターニングして形成される。このため、例えば、第１電極６１と第２電極６２の高さｈは、セルキャパシタ５０の形状（下部電極５１の厚さ）に応じて設定される。

電極部１０２，１１２間の誘電体６３ａの膜厚は、電極部１０２，１１２間において、電極部１０２，１１２の高さより厚いことが好ましい。このように、電極部１０２，１１２間において、電極部１０２，１１２の上端まで誘電体６３ａが充填されていると、容量セル６０の容量値Ｃは、誘電体膜６３の誘電率と、第１電極６１及び第２電極６２の形状（電極部１０２，１１２間の距離ｄ、電極部１０２，１１２の長さ）に応じた値となる。

誘電体膜６３は、例えばゾルゲル（ＳＯＬ−ＧＥＬ）法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（例えば、スパッタ法）により形成される。ＣＶＤ法、スパッタ法を用いて誘電体膜６３を形成する場合、上記のように電極部１０２，１１２の上端まで充填された誘電体６３ａを形成するためには、セルキャパシタ５０の強誘電体５２の膜厚に応じて電極部１０２，１１２間の距離ｄを設定するとよい。

即ち、誘電体膜６３は、セルキャパシタ５０の強誘電体５２とともに、後述する誘電体膜をパターニングして形成される。このため、電極部１０２，１１２の上における誘電体膜６３の膜厚ｔは、セルキャパシタ５０の特性（強誘電体５２の膜厚）に応じて設定される。電極部１０２，１１２の側面には、強誘電体５２の膜厚に対応する厚さの誘電体膜が形成される。このため、電極部１０２，１１２間の距離ｄを強誘電体５２の膜厚ｔの２倍以下の値（ｄ≦２ｔ）に設定すると、電極部１０２，１１２間において、電極部１０２，１１２の上端まで充填された誘電体６３ａを形成することができる。この場合、距離ｄは、強誘電体５２の膜厚（例えば５０ｎｍ〜２００ｎｍ）に応じて、１００ｎｍ〜４００ｎｍの範囲に設定される。そして、このように設定した距離ｄに応じて、電極部１０２，１１２の長さを設定することにより、容量セル６０の容量値Ｃを所望の値とすることができる。

図３に示すように、容量セル６０と層間絶縁膜４２の上面は、保護膜７１により覆われている。保護膜７１の上には層間絶縁膜７２が形成されている。層間絶縁膜７２の上面は平坦化されている。層間絶縁膜７２には、コンタクト７４，７５が形成されている。コンタクト７４，７５は、層間絶縁膜７２の上面から第１電極６１，第２電極６２まで達するように形成されている。層間絶縁膜７２の上には配線８４，８５が形成されている。配線８４，８５及び層間絶縁膜７２の上面は層間絶縁膜８２により覆われている。層間絶縁膜８２の上面は平坦化されている。そして、層間絶縁膜８２の上には、層間絶縁膜９２，９４，９６が形成されている。

図２（ａ）は、メモリセルＭＣの回路図を示す。メモリセルＭＣは、トランジスタ３０とセルキャパシタ５０を有している。トランジスタ３０は例えばｎチャネルＭＯＳトランジスタである。トランジスタ３０のゲート端子はワード線ＷＬに接続され、トランジスタ３０の第１端子（ソース端子又はドレイン端子）はビット線ＢＬに接続され、トランジスタ３０の第２端子（ドレイン端子又はソース端子）はセルキャパシタ５０に接続されている。

ワード線ＷＬは、例えば図３に示すゲート電極３３である。ビット線ＢＬは、例えば図３に示す配線９１である。なお、図３において、トランジスタ３０より上層（例えば配線８１と同じ層）にワード線ＷＬを形成し、そのワード線ＷＬとゲート電極３３をコンタクトにより互いに接続してもよい。同様に、図３において、配線９３又は配線９５と同一層またはより上の配線層にビット線ＢＬを形成し、そのビット線ＢＬと配線９１をコンタクトにより互いに接続してもよい。

セルキャパシタ５０は、上部電極５３及び下部電極５１と、上部電極５３と下部電極５１に挟まれた誘電体を含む。上部電極５３はトランジスタ３０の第２端子に接続され、下部電極５１はプレート線ＰＬに接続されている。尚、図３では、プレート線ＰＬを省略している。プレート線ＰＬは例えば図３に示す配線８１又は配線９１と同じ配線層に形成され、図示しないコンタクトを介して下部電極５１と電気的に接続される。

図２（ｂ）は容量セル６０の回路図を示す。容量セル６０第１電極６１、第２電極６２、誘電体膜６３（図３参照）を含む。容量セル６０の第１電極６１が接続された配線８４は、例えば低電位電圧を図１に示すメモリ部１４やロジック部１２，１３に供給する電源配線である。容量セル６０の第２電極６２が接続された配線８５は、高電位電圧を図１に示すメモリ部１４やロジック部１２，１３に供給する電源配線である。

次に、半導体装置１０における作用を説明する。
図３に示すように、容量セル６０は、層間絶縁膜４２上に形成された第１電極６１と第２電極６２を含む。図４に示すように、第１電極６１と第２電極６２は、電極基部１０１，１１１と、交互に配置された複数の電極部１０２，１１２を有している。そして、図５に示すように、誘電体膜６３は、交互に配置された電極部１０２，１１２の間に充填されている。電極部１０２，１１２の側面は、電極面として働く。

したがって、容量セル６０の耐圧は、誘電体膜６３の膜厚、即ち電極部１０２，１１２間の距離ｄに対応する。この距離ｄは、図３に示すセルキャパシタ５０の強誘電体５２の膜厚に対応しない。つまり、電極部１０２，１１２の距離ｄ（図５参照）と強誘電体５２の膜厚を、容量セル６０に要求される特性とセルキャパシタ５０に要求される特性に応じて設定することが可能となる。

これにより、強誘電体５２の膜厚を適宜設定することにより、低電圧化に対応したメモリセルＭＣのセルキャパシタ５０が得られる。そして、電極部１０２，１１２間の距離ｄを適宜設定することにより、高い耐圧とリーク電流の少ない容量セル６０が得られる。このような容量セル６０は、配線８４，８５の間に接続され、高電位電圧と低電位電圧を安定化する平滑キャパシタとして働く。

また、１つ又は複数の容量セル６０を一時的な蓄電素子として用いることもできる。例えば、航空機や医療器具等多数の部品あるいは部材管理が必要な分野においてＲＦ−ＩＤタグの導入による管理コスト低減が検討されている。また電車等の交通システムにおいて非接触で通信できる乗車カードの導入が進められている。これらの無線通信タグあるいは非接触カードは、小型化、軽量化、利便性、コスト低減の要求により電池ではなく外部から無線により電力の供給を受ける。

無線で情報通信、電力供給を行なう事を目的とした半導体デバイスに含まれる容量素子においては、電流平滑に十分な容量が必要であるがチップ面積縮小のため占有面積をできるだけ抑える必要がある。つまり単位面積あたりの静電容量が大きい事が望ましい。この要求を満たす方法として容量素子に用いる誘電体をできるだけ高誘電率のものを用いる事が考えられる。例えば強誘電体の一つであるＰＺＴの比誘電率は３００程度であり、半導体装置における一般的な誘電体材料であるシリコン酸化膜（ＳｉＯ_２、比誘電率：約３．９）と比較して非常に大きい。このため、容量素子として強誘電体キャパシタを用いた場合、面積縮小における効果が大きい。

次に、セルキャパシタと容量セルの製造方法を説明する。なお、以下の説明において、上記した保護膜７１（図３参照）等は省略している。
図６（ａ）及び図６（ｂ）は、ここで説明するセルキャパシタと容量セルを示す説明図である。図６（ｂ）に示すように、この半導体装置において、１つの下部電極５１と１つの強誘電体５２に対して、その強誘電体５２上に複数（図では３つ）の上部電極５３ａ〜５３ｃが配置されている。即ち、図６（ｂ）に示す例では、３つのセルキャパシタ５０ａ〜５０ｃが形成されている。

図２（ａ）に示すように、下部電極５１はプレート線ＰＬに接続される。そして、図は省略したが、複数のメモリセルを含むメモリセルアレイにおいて、ワード線ＷＬやビット線ＢＬと同様に、プレート線ＰＬには、複数のメモリセルＭＣのセルキャパシタが接続される。従って、セルキャパシタ５０ａ〜５０ｃにおいて、下部電極５１を共通とすることにより、下部電極５１に接続するコンタクト７３や、セルキャパシタを分離するために必要な面積が、複数のセルキャパシタそれぞれに応じて下部電極を個々に形成する場合と比べ、セルキャパシタの占有面積が狭くなる。これにより、複数のメモリセルを含む半導体装置におけるチップ面積の縮小を図ることが可能となる。

先ず、図７（ａ），図７（ｂ）に示す構造を得るまでの工程について説明する。
図７（ｂ）に示すように、層間絶縁膜４２上に例えば物理気相成長（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりプラチナ（Ｐｔ）を１５０ｎｍの厚さに堆積させて、導電体膜２０１を形成する。次に、導電体膜２０１の上にフォトレジストを塗布し、これを露光、現像することにより、レジスト膜２０２を形成する。このレジスト膜２０２は、図６（ａ）に示す第１電極６１と第２電極６２の間の間隙に応じた開口部２０２ａを有する。そして、レジスト膜２０２をマスクとして、この開口部２０２ａから露出した導電体膜２０１をエッチングして開口部２０１ａを形成する。この開口部２０１ａは、層間絶縁膜４２の上面を露出する。

次に、図８（ａ），図８（ｂ）に示す構造を得るまでの工程について説明する。
上記のレジスト膜２０２を灰化処理（アッシング）等により除去する。続いて、上記の導電体膜２０１の上に、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりＰＺＴを堆積させて誘電体膜２０３を形成する。誘電体膜２０３の膜厚は、図６（ｂ）に示すセルキャパシタ５０ａ〜５０ｃの特性に応じて設定される。図８（ｂ）に示すように、その後、酸素含有雰囲気中でＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理して誘電体膜２０３を結晶化する。なお、ＰＺＴはペロブスカイト構造を有する強誘電体材料の代表的なものであるが、誘電体膜２０３の材料は強誘電体特性を示すものであれば特に限定されない。次に、誘電体膜２０３の上に、例えばＰＶＤ法によりＩｒＯ_２（酸化イリジウム）を堆積させて、導電体膜２０４を形成する。

次に、図９（ａ），図９（ｂ）に示す構造を得るまでの工程について説明する。
上記の導電体膜２０４の上にフォトレジストを塗布し、これを露光、現像することにより、レジスト膜２０５を形成する。このレジスト膜２０５は、導電体膜２０４の上面のうち、図６（ａ）に示す上部電極５３ａ〜５３ｃに応じた領域を覆う。そして、レジスト膜２０５から露出した導電体膜２０４をエッチングにより除去して上部電極５３ａ〜５３ｃを形成する。

次に、図１０（ａ），図１０（ｂ）に示す構造を得るまでの工程について説明する。
上記のレジスト膜２０５を灰化処理（アッシング）等により除去する。続いて、上部電極５３ａ〜５３ｃ及び誘電体膜２０３の上にフォトレジストを塗布し、これを露光、現像することにより、レジスト膜２０６を形成する。このレジスト膜２０６は、誘電体膜２０３の上面のうち、図６（ａ）に示す強誘電体５２と誘電体膜６３に応じた領域を覆う。そして、レジスト膜２０６から露出した誘電体膜２０３をエッチングにより除去して強誘電体５２と誘電体膜６３を形成する。

次に、図１１（ａ），図１１（ｂ）に示す構造を得るまでの工程について説明する。
上記のレジスト膜２０６を灰化処理（アッシング）等により除去する。続いて、強誘電体５２、誘電体膜６３、及び導電体膜２０１の上にフォトレジストを塗布し、これを露光、現像することにより、レジスト膜２０７を形成する。このレジスト膜２０７は、導電体膜２０１の上面のうち、図６（ａ）に示す下部電極５１と第１及び第２電極６１，６２に応じた領域を覆う。そして、レジスト膜２０７から露出した導電体膜２０１をエッチングにより除去して下部電極５１と第１及び第２電極６１，６２を形成する。

以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）容量セル６０は、層間絶縁膜４２の上に形成された第１電極６１及び第２電極６２と、第１電極６１と第２電極６２の間に介在する誘電体膜６３を有している。セルキャパシタ５０は積層された下部電極５１と強誘電体５２と上部電極５３を有し、強誘電体５２の膜厚はメモリセルの動作電圧の低電圧化に応じて設定される。このため、第１電極６１と第２電極６２の間の距離を設定することにより、誘電体膜６３の膜厚に係わらずに容量値を設定することができる。このため、耐圧の高い容量セル６０を形成することが可能となる。

（２）容量セル６０の第１電極６１及び第２電極６２は、セルキャパシタ５０の下部電極５１とともに、層間絶縁膜４２の上に形成した導電体膜２０１をパターニングして形成される。従って、工程を増加させることなく、特性が互いに異なるセルキャパシタ５０と容量セル６０を容易に形成することができる。

（３）容量セル６０の第１電極６１及び第２電極６２は、電極基部１０１，１１１と、その電極基部１０１，１１１から第１の方向に沿って延びる電極部１０２，１１２を含み、櫛歯状に形成されている。そして、電極部１０２，１１２は第１の方向と直交する第２の方向に交互に配列されている。したがって、電極部１０２，１１２の形状（長さ、間隔）により、容量セル６０の容量値Ｃを容易に設定することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態に対し、他の膜等を追加してもよい。
例えば、図１２に示すように、層間絶縁膜４２の上には下地絶縁膜２１１が形成されている。下地絶縁膜２１１の膜厚は、１０ｎｍ〜５０ｎｍである。下地絶縁膜２１１は、例えば、酸化アルミニウム（アルミナ）膜、アルミニウム窒化膜、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜、チタン酸化膜等である。このような下地絶縁膜２１１は、層間絶縁膜４２に対する誘電体膜６３の全体または部分的な剥離を抑制する。また、下地絶縁膜２１１は、誘電体膜６３と層間絶縁膜４２の間の相互拡散を抑制し、相互拡散による膜の変質を抑制する。なお、下地絶縁膜２１１を、例えばアルミナの膜とチタン酸化膜のように、複数種類の膜を含むものとしてもよい。

・上記実施形態に対し、電極部１０２，１１２間の距離ｄ（図５参照）を適宜設定してもよい。
例えば、距離ｄを強誘電体５２の膜厚ｔの２倍より大きな値（ｄ＞２ｔ）に設定する。このような設定の場合、ゾルゲル法単独、又はスパッタ法又はＣＶＤ法とゾルゲル法を組み合わせて誘電体膜を形成することで、電極部１０２，１１２の上端まで充填された誘電体６３ａを形成することができる。

なお、所望の容量値の容量セル６０が得られればよく、電極部１０２，１１２間においてそれらの上端まで誘電体６３ａが充填されていなくてもよい。
例えば、図１３（ａ）に示すように、電極部１０２，１１２間に保護膜７１、層間絶縁膜７２が介在するようにしてもよい。

また、図１３（ｂ）に示すように、電極部１０２，１１２間の誘電体６３ａにおいてボイド２２１が生じていてもよい。
・上記各形態は、セルキャパシタ５０の下部電極５１に対する接続を下部電極５１の上方で行う、いわゆるプレーナ型の強誘電体メモリを含む半導体装置を例示した。これに対し、セルキャパシタ５０の下部電極５１に対する接続を下部電極５１の下方で行う、いわゆるスタック型の強誘電体メモリを含む半導体装置に適用してもよい。

例えば、図１４に示すように、下部電極５１を、層間絶縁膜４２に形成したコンタクト４３によりトランジスタ３０の不純物領域３１に接続する。このようなスタック型の強誘電体メモリを含む半導体装置は、プレーナ型の強誘電体メモリを含む半導体装置と比べ、半導体装置の面積の縮小を図ることができる。

・上記実施形態において、強誘電体５２，誘電体膜６３に、他の強誘電体材料、例えばタンタル酸ビスマスストロンチウム（ＳＢＴ）、チタン酸ビスマス（ＢＩＴ）、チタン酸バリウムストロンチウム（ＢＳＴ）、ＢｉＦｅＯ_３（ＢＦＯ）等を用いてもよい。

・上記実施形態において、下部電極５１，第１及び第２電極６１，６２の材料を適宜変更してもよい。例えば、プラチナ（Ｐｔ），イリジウム（Ｉｒ），チタン（Ｔｉ），アルミニウム（Ａｌ），ルテニウム（Ｒｕ），ストロンチウム（Ｓｒ）等の金属元素を含む合金膜、あるいはこれらの金属の酸化物、窒化物を単独、あるいは組み合わせにより各電極を形成してもよい。同様に、上部電極５３を、例えば、プラチナ（Ｐｔ），イリジウム（Ｉｒ），チタン（Ｔｉ），アルミニウム（Ａｌ），ルテニウム（Ｒｕ），ストロンチウム（Ｓｒ）等の金属元素を含む合金膜、あるいはこれらの金属の酸化物、窒化物を単独、あるいは組み合わせにより形成してもよい。

１０ 半導体装置
４２ 層間絶縁膜
３０ トランジスタ
５０ セルキャパシタ
５１ 下部電極
５２ 強誘電体
５３ 上部電極
６０ 容量セル
６１ 第１電極
６２ 第２電極
６３ 誘電体膜
ＭＣ メモリセル

Claims (6)

1. 半導体基板に形成された不純物領域と、前記半導体基板の上にゲート絶縁膜を介して配置されたゲート電極とを含むトランジスタと、前記半導体基板上方の第１の絶縁膜の上に配置され、下部電極、強誘電体、上部電極を含み、前記下部電極と前記上部電極のいずれか一方が前記不純物領域に接続されたセルキャパシタと、を含むメモリセルと、
   前記第１の絶縁膜の上に配置された第１電極及び第２電極と、前記第１電極と前記第２電極の間に介在する誘電体膜と、を含む容量セルと、
   を有し、
   前記第１電極及び前記第２電極は、前記下部電極と同じ材料により形成されてなり、
   前記容量セルの前記誘電体膜は前記セルキャパシタの前記強誘電体と同じ材料により形成されてなること、
   を特徴とする半導体装置。
2. 前記第１電極及び前記第２電極はそれぞれ、電極基部と、前記電極基部から第１の方向に延びる複数の電極部とを有する櫛歯状に形成され、
   前記第１電極の電極部と前記第２電極の電極部は、前記第１の絶縁膜の上面と平行な平面において前記第１の方向と直交する第２の方向に沿って交互に配列され、
   前記誘電体膜は、前記第１電極の電極部と前記第２電極の電極部との間に介在されること、
   を特徴とする請求項１に記載の半導体装置。
3. 前記誘電体膜は前記電極部を覆うように形成され、
   前記第１電極の電極部と前記第２電極の電極部との間の距離は、
   前記電極部の上における前記誘電体膜の膜厚の２倍以下に設定されていること、
   を特徴とする請求項２に記載の半導体装置。
4. 前記セルキャパシタと前記容量セルを覆う保護膜と、
   前記保護膜の上に形成された第２の絶縁膜と、
   を含むことを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
5. 前記第１の絶縁膜の上に下地絶縁膜が形成され、
   前記下部電極、前記第１電極、前記第２電極、前記誘電体膜は、前記下地絶縁膜の上に形成されてなること、
   を特徴とする請求項１〜４の何れか一項に記載の半導体装置。
6. メモリセルのセルキャパシタと容量セルを含む半導体装置の製造方法であって、
   半導体基板の上方に上面を平坦化した第１の絶縁膜を形成し、
   前記第１の絶縁膜上に第１の導電体膜を形成し、
   前記第１の導電体膜に、前記容量セルに含まれる第１電極と第２電極の間に応じた形状の開口部を形成する工程と、
   前記第１の導電体膜上に強誘電体膜を形成するとともに、前記開口部内に前記強誘電体膜を形成し、
   前記強誘電体膜上に第２の導電体膜を形成し、
   前記第２の導電体膜をパターニングして前記セルキャパシタに含まれる上部電極を形成し、
   前記強誘電体膜をパターニングして前記セルキャパシタに含まれる強誘電体と前記容量セルに含まれる誘電体膜を形成すること、
   を特徴とする半導体装置の製造方法。