KR20020039457A - 강유전체 메모리 장치 및 그의 제조 방법 - Google Patents
강유전체 메모리 장치 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR20020039457A KR20020039457A KR1020000069282A KR20000069282A KR20020039457A KR 20020039457 A KR20020039457 A KR 20020039457A KR 1020000069282 A KR1020000069282 A KR 1020000069282A KR 20000069282 A KR20000069282 A KR 20000069282A KR 20020039457 A KR20020039457 A KR 20020039457A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- ferroelectric
- electrode
- forming
- insulating film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000003990 capacitor Substances 0.000 claims abstract description 94
- 239000011229 interlayer Substances 0.000 claims abstract description 60
- 239000010410 layer Substances 0.000 claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 18
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 16
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 claims description 16
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 claims description 10
- 229910000457 iridium oxide Inorganic materials 0.000 claims description 10
- 229910052697 platinum Inorganic materials 0.000 claims description 10
- 229910001925 ruthenium oxide Inorganic materials 0.000 claims description 6
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 claims description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- WOIHABYNKOEWFG-UHFFFAOYSA-N [Sr].[Ba] Chemical compound [Sr].[Ba] WOIHABYNKOEWFG-UHFFFAOYSA-N 0.000 claims description 4
- IQONKZQQCCPWMS-UHFFFAOYSA-N barium lanthanum Chemical compound [Ba].[La] IQONKZQQCCPWMS-UHFFFAOYSA-N 0.000 claims description 4
- 229910002113 barium titanate Inorganic materials 0.000 claims description 4
- 229910052741 iridium Inorganic materials 0.000 claims description 4
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 claims description 4
- 229910052746 lanthanum Inorganic materials 0.000 claims description 4
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 4
- 239000010936 titanium Substances 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- 238000000059 patterning Methods 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract description 6
- 229910052751 metal Inorganic materials 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 5
- 125000006850 spacer group Chemical group 0.000 abstract description 5
- 238000005498 polishing Methods 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005621 ferroelectricity Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
다층 전극 구조의 강유전체 커패시터를 갖는 강유전체 메모리 장치 및 그의 제조 방법을 개시한다. 강유전체 메모리 장치는 제 1 및 제 2 트랜지스터를 갖는 반도체 기판, 제 1 및 제 2 트랜지스터를 덮는 층간절연막, 및 층간절연막 상에 차례로 적층된 제 1 및 제 2 강유전체 커패시터들을 포함한다. 제 1 강유전체 커패시터는 층간절연막 상에 차례로 적층된 하부 전극, 제 1 강유전체막 및 중간 전극을 포함하고, 제 2 강유전체 커패시터는 중간 전극, 중간 전극 상에 차례로 적층된 제 2 강유전체막 및 상부 전극을 포함한다. 제 1 및 제 2 트랜지스터와 제 1 및 제 2 강유전체 커패시터를 각각 선택적으로 접속시킴으로써 2개 또는 1개의 단위 셀을 형성할 수 있다. 이에 따라, 기존에 비해 좁은 면적에 단위 셀을 형성할 수 있고, 커패시터가 차지하는 면적도 증가시킬 수 있다.
Description
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 좀더 구체적으로는 강유전체 커패시터를 갖는 강유전체 메모리 장치 및 그의 제조 방법에 관한 것이다.
강유전체 메모리 장치는 전원이 차단된 후에도 데이타가 소실되지 않고 저장되어 있는 비휘발성 메모리 장치이다. 강유전체 메모리 장치의 단위 셀은 DRAM과 동일하게 1개의 트랜지스터와 1개의 커패시터로 구성된다. 따라서, 강유전체 메모리 장치는 DRAM과 유사한 동작 속도를 가지면서 고집적화가 가능하므로, 차세대 비휘발성 메모리 장치로 주목받고 있다.
이때, 강유전체 메모리 장치의 비휘발성은 커패시터의 유전막으로 강유전체막을 사용함으로써 얻어진다. 강유전체막은 전기장 하에서 분극된 후 전기장이 제거된 후에도 분극 현상이 유지되는 분극 이력 특성을 갖는다. 이로 인해, 강유전체막을 사용한 커패시터는 전원이 차단된 후에도 데이타를 소실하지 않고 저장할 수 있게 된다.
통상적으로 강유전체 커패시터는 평판형의 하부 전극, 강유전체막 및 상부 전극을 차례로 적층시킨 스택형의 구조로 형성한다. 그런데, 반도체 소자의 집적도가 점점 증가함에 따라, 동일한 면적에서 더 큰 정전 용량을 얻을 수 있는 커패시터를 형성하는 것이 요구된다.
이를 해결하기 위해, 더 큰 분극값을 갖는 강유전체 재료를 사용하거나 커패시터의 유효 면적을 증가시키기 위한 방법들이 제안되고 있다. 특히, 커패시터의 구조를 실린더형이나 트렌치 구조와 같은 삼차원적인 구조로 형성하는 방법이 시도되고 있으나, 삼차원적인 형상을 갖는 전극이나 유전체막을 형성하기 위한 증착 방법이 아직 개발되지 않은 상태이다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 커패시터의 정전 용량을 극대화시킬 수 있는 강유전체 메모리 장치를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은, 집적도를 향상시킬 수 있는 강유전체 메모리 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은, 상기 강유전체 메모리 장치의 제조 방법을 제공하는 데 있다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 의한 강유전체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 제 1 실시예에 의해 형성된 강유전체 메모리 셀에 대한 등가회로도이다.
도 3a 및 도 3b는 본 발명의 제 2 실시예에 의해 형성된 강유전체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제 2 실시예에 의해 형성된 강유전체 메모리 셀에 대한 등가회로도이다.
도 5a 및 도 5b는 본 발명의 제 3 실시예에 의해 형성된 강유전체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 제 3 실시예에 의해 형성된 강유전체 메모리 셀에 대한 등가회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
10 : 반도체 기판12 : 소자분리막
17a, 17b : 게이트 패턴19a, 19b, 19c : 소오스/드레인 영역
20 : 스페이서22, 27 : 층간절연막
25 : 비트라인30a, 30b : 콘택 플러그
35, 50, 65 : 하부 전극36, 51, 66 : 제 1 강유전체막
37, 52, 67 : 중간 전극38, 53, 68 : 제 2 강유전체막
39, 54, 69 : 상부전극42, 57, 72 : 절연막
45, 58, 73 : 금속 배선47, 62, 63, 76 : 플레이트 라인
(구성)
상술한 목적을 달성하기 위하여 본 발명에 의한 강유전체 메모리 장치는, 반도체 기판에 형성된 제 1 및 제 2 스위칭 소자들, 상기 제 1 및 제 2 스위칭 소자들이 형성된 결과물 상에 형성된 층간절연막, 및 상기 층간절연막 상에 차례로 적층되고 적어도 3개 이상의 전극층을 갖는 제 1 및 제 2 강유전체 커패시터들을 포함하되, 상기 제 1 강유전체 커패시터는 상기 층간절연막 상에 형성된 하부 전극, 상기 하부 전극 상에 형성된 제 1 강유전체막, 및 상기 제 1 강유전체막 상에 형성된 중간 전극을 포함하고, 상기 제 2 강유전체 커패시터는 상기 중간 전극, 상기 중간 전극 상에 형성된 제 2 강유전체막, 및 상기 제 2 강유전체막 상에 형성된 상부 전극을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제 1 및 제 2 스위칭 소자는 각각 제 1 및 제 2 모스 트랜지스터이다.
여기서, 상기 하부 전극은 상기 제 1 모스 트랜지스터의 소오스 영역과 전기적으로 접속되고, 상기 상부 전극은 상기 제 2 모스 트랜지스터의 소오스 영역과 전기적으로 접속되고, 상기 중간 전극과 접속된 플레이트 라인을 더 포함한다.
또한, 상기 중간 전극은 상기 제 1 모스 트랜지스터의 소오스 영역 및 제 2 모스 트랜지스터의 소오스 영역 중 어느 하나와 전기적으로 접속되고, 상기 하부 전극 및 상기 상부 전극과 각각 접속된 제 1 및 제 2 플레이트 라인을 더 포함할 수도 있다.
이에 더하여, 상기 하부 전극 및 상기 상부 전극은 상기 제 1 모스 트랜지스터의 소오스 영역 및 제 2 모스 트랜지스터의 소오스 영역 중 어느 하나와 전기적으로 접속되고, 상기 중간 전극과 접속된 플레이트 라인을 더 포함할 수도 있다.
상술한 목적을 달성하기 위하여 본 발명에 의한 강유전체 메모리 장치의 제조 방법은, 반도체 기판 상에 제 1 스위칭 소자 및 제 2 스위칭 소자를 형성한다. 상기 제 1 및 제 2 스위칭 소자를 덮는 층간절연막을 형성한다. 상기 층간절연막 내에 상기 제 1 및 제 2 스위칭 소자와 각각 접속되는 제 1 콘택 플러그 및 제 2 콘택 플러그를 형성한다. 상기 층간절연막 상에 상기 제 1 콘택 플러그와 접속되는 하부 전극, 제 1 강유전체막, 중간 전극, 제 2 강유전체막 및 상부 전극이 차례로 적층된 커패시터를 형성한다. 상기 커패시터, 상기 제 2 콘택 플러그 및 상기 층간절연막을 덮는 절연막을 형성한다. 상기 절연막 내에 상기 제 2 콘택 플러그와 상기 상부 전극을 접속시키는 배선을 형성한다.
본 발명에 있어서, 상기 절연막 내에 상기 중간 전극과 접속되는 플레이트 라인을 형성하는 단계를 더 포함하는 것이 바람직하다.
상술한 목적을 달성하기 위하여 본 발명에 의한 강유전체 메모리 장치의 제조 방법은, 반도체 기판에 스위칭 소자를 형성한다. 상기 스위칭 소자를 덮는 층간절연막을 형성한다. 상기 층간절연막 내에 상기 스위칭 소자와 접속되는 콘택 플러그를 형성한다. 상기 층간절연막 상에 하부 전극, 제 1 강유전체막, 중간 전극, 제 2 강유전체막 및 상부 전극이 차례로 적층된 커패시터를 형성한다. 상기 커패시터, 상기 콘택 플러그 및 상기 층간절연막을 덮는 절연막을 형성하고 절연막 내에 상기 콘택 플러그와 상기 중간 전극을 접속시키는 배선을 형성한다.
본 발명에 있어서, 상기 절연막 내에 상기 하부 전극과 접속되는 제 1 플레이트 라인 및 상기 상부 전극과 접속되는 제 2 플레이트 라인을 형성하는 단계를 더 포함하는 것이 바람직하다.
상술한 목적을 달성하기 위하여 본 발명에 의한 강유전체 메모리 장치의 제조 방법은, 반도체 기판에 스위칭 소자를 형성한다. 상기 스위칭 소자를 덮는 층간절연막을 형성하고, 상기 층간절연막 내에 상기 스위칭 소자와 접속되는 콘택 플러그를 형성한다. 상기 층간절연막 상에 상기 콘택 플러그와 접속되는 하부 전극, 제 1 강유전체막 , 중간 전극, 제 2 강유전체막 및 상부 전극이 차례로 적층된 커패시터를 형성한다. 상기 커패시터 및 상기 층간절연막을 덮는 절연막을 형성하고, 상기 절연막 내에 상기 하부 전극 및 상기 상부 전극을 접속시키는 배선을 형성한다.
본 발명에 있어서, 상기 절연막 내에 상기 중간 전극과 접속되는 플레이트 라인을 형성하는 단계를 더 포함하는 것이 바람직하다.
(실시예)
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 의한 강유전체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이고, 도 2는 본 발명의 제 1 실시예에 의해 제조된 강유전체 메모리 셀에 대한 등가회로도이다.
먼저, 도 1d를 참조하여 본 발명의 제 1 실시예에 의해 제조된 강유전체 메모리 장치의 구조에 대해 상세히 설명한다.
도 1d를 참조하면, 반도체 기판(10)의 소정 영역에 소자분리막(12)이 형성되어 활성 영역을 한정한다. 서로 평행한 한 쌍의 게이트 패턴들, 즉 제 1 및 제 2 게이트 패턴들(17a, 17b)이 활성 영역의 상부를 가로지른다. 제 1 및 제 2 게이트 패턴들(17a, 17b) 사이의 활성 영역에는 공통 드레인 영역(19b)이 형성되고, 공통 드레인 영역(19b)의 양옆에 위치하는 활성 영역에는 각각 제 1 및 제 2 소오스 영역들(19a, 19c)이 형성된다. 여기서, 제 1 게이트 패턴(17a)은 차례로 적층된 게이트 산화막(14), 제 1 게이트 전극(15a) 및 게이트 캡핑막(16)을 포함한다. 이와 마찬가지로, 제 2 게이트 패턴(17b)은 차례로 적층된 게이트 산화막(14), 제 2 게이트 전극(15b) 및 게이트 캡핑막(16)을 포함한다. 제 1 및 제 2 게이트 전극(15a, 15b)은 각각 제 1 워드라인 및 제 2 워드라인에 해당한다. 제 1 및 제 2 게이트 패턴들(17a, 17b)의 측벽은 스페이서(20)에 의해 덮여질 수 있다. 여기서, 제 1 게이트 전극(15b), 공통 드레인 영역(19b) 및 제 1 소오스 영역(19a)은 제 1 스위칭 소자(T1), 즉 제 1 모스 트랜지스터를 구성한다. 또한, 상기 제 2 게이트 전극(15b), 공통 드레인 영역(19b) 및 제 2 소오스 영역(19c)은 제 2 스위칭 소자(T2), 즉 제 2 모스 트랜지스터를 구성한다.
제 1 및 제 2 스위칭 소자들(T1, T2)을 포함하는 결과물은 제 1 층간절연막(22)으로 덮여진다. 제 1 층간절연막(22) 상에는 비트라인(25)이 위치한다. 비트라인(25)은 제 1 층간절연막(22)의 소정 영역을 관통하는 홀을 통하여 공통 드레인 영역(19b)와 전기적으로 접속된다. 비트라인(25) 및 제 1 층간절연막(22)은 제 2 층간절연막(27)에 의해 덮여진다. 제 1 및 제 2 층간절연막(22, 27)은 층간절연막을 구성한다. 제 1 소오스 영역(19a)은 층간절연막을 관통하는 제 1 콘택 플러그(30a)와 전기적으로 접속된다. 또한, 제 2 소오스 영역(19c)은 층간절연막을 관통하는 제 2 콘택 플러그(30b)와 전기적으로 접속된다.
층간절연막의 소정 영역 상에 제 1 및 제 2 강유전체 커패시터들(CF1, CF2)이 차례로 적층된다. 제 1 및 제 2 강유전체 커패시터들(CF1, CF2)은 적어도 3개 이상의 전극층들을 포함한다. 제 1 강유전체 커패시터(CF1)는 차례로 적층된 하부 전극(35), 제 1 강유전체막(36) 및 중간 전극(37)을 포함하고, 제 2 강유전체 커패시터(CF2)는 중간 전극(37) 및 중간 전극(37) 상에 차례로 적층된 제 2 강유전체막(38) 및 상부 전극(39)을 포함한다. 여기서, 하부 전극(35)은 제 1 콘택 플러그(30a)와 접촉하고, 상부 전극(39)은 제 2 콘택 플러그(30b)와 전기적으로 접속된다. 또한, 중간 전극(37)은 플레이트 라인(47)과 전기적으로 접속된다. 결과적으로, 제 1 강유전체 커패시터(CF1)는 제 1 스위칭 소자(T1), 즉 제 1 소오스 영역(19a)과 전기적으로 접속되고, 제 2 강유전체 커패시터는 제 2 스위칭 소자(T2), 즉 제 2 소오스 영역(19c)과 전기적으로 접속된다.
계속해서, 본 발명의 제 1 실시예에 의한 강유전체 메모리 장치의 제조 방법에 대해 상세히 설명한다.
도 1a를 참조하면, 반도체 기판(10)에 활성 영역을 한정하기 위한 소자분리막(12)을 형성한다. 소자분리막(12)은 예를 들어, LOCOS(local oxidation of silicon) 공정 또는 트렌치 소자분리 공정에 의해 형성한다. 반도체 기판(10)의 활성 영역 상에 게이트 산화막(14), 게이트 전극(15a, 15b) 및 게이트 캡핑막(16)이차례로 적층된 제 1 및 제 2 게이트 패턴들(17a, 17b)을 형성한다. 제 1 게이트 패턴(17a)은 게이트 산화막(14), 제 1 게이트 전극(15a) 및 게이트 캡핑막(16)으로 구성되고, 제 2 게이트 패턴(17b)은 게이트 산화막(14), 제 2 게이트 전극(15b) 및 게이트 캡핑막(16)으로 구성된다. 여기서, 제 1 및 제 2 게이트 전극(15a, 15b)은 각각 제 1 워드라인 및 제 2 워드라인에 해당한다. 게이트 전극(15a, 15b)은 예를 들어, 도핑된 폴리실리콘막 및 텅스텐 실리사이드막이 차례로 적층된 다층막으로 형성한다. 게이트 캡핑막(16)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막으로 형성한다.
제 1 및 제 2 게이트 패턴들(17a, 17b)의 양옆의 활성 영역에 도전형의 불순물 이온들을 주입하여 제 1 소오스 영역(19a), 공통 드레인 영역(19b) 및 제 2 소오스 영역(19c)을 형성한다. 소오스/드레인 영역들(19a, 19b, 19c)이 형성된 결과물 전면에 스페이서 형성용 절연막, 예를 들어 실리콘 질화막을 형성한 후 이방성 식각하여 게이트 패턴(17a, 17b)의 측벽에 스페이서(20)를 형성한다. 그러면, 제 1 게이트 패턴(17a), 제 1 소오스 영역(19a) 및 공통 드레인 영역(19b)으로 구성되는 제 1 스위칭 소자(T1), 즉 제 1 모스 트랜지스터가 완성되고, 제 2 게이트 패턴(17b), 제 2 소오스 영역(19c) 및 공통 드레인 영역(19b)으로 구성되는 제 2 스위칭 소자(T2), 즉 제 2 모스 트랜지스터가 완성된다.
도 1b를 참조하면, 제 1 및 제 2 모스 트랜지스터들을 포함하는 반도체 기판(10) 전면에 제 1 층간절연막(22)을 형성한다. 제 1 층간절연막(22)을 패터닝하여 공통 드레인 영역(19b)의 일부를 노출시키는 비트라인 콘택홀을 형성한다. 비트라인 콘택홀들이 형성된 결과물 전면에 비트라인 콘택홀을 채우는 도전막을 형성한 후 패터닝하여 공통 드레인 영역(19b)과 각각 전기적으로 접속되는 비트라인(25)을 형성한다.
비트라인(25)을 포함하는 제 1 층간절연막(22) 상에 제 2 층간절연막(27)을 형성한다. 제 2 및 제 1 층간절연막(27, 22)을 차례로 패터닝하여 제 1 및 제 2 소오스 영역(19a, 19c)의 일부를 노출시키는 스토리지 노드 콘택홀들을 형성한다. 스토리지 노드 콘택홀들이 형성된 결과물 전면에 스토리지 노드 콘택홀을 채우는 도전막, 예를 들어 폴리실리콘막을 형성한 후, CMP(chemical mechanical polishing) 공정 등으로 평탄화 식각한다. 그러면, 제 1 소오스 영역(19a)와 접속되는 제 1 콘택 플러그(30a)와 제 2 소오스 영역(19c)과 접속된 제 2 콘택 플러그(30b)가 형성된다.
도 1c를 참조하면, 본 발명의 특징으로 2개의 단위 셀이 공유하는 1개의 스택 커패시터를 형성한다. 우선, 제 1 및 제 2 콘택 플러그(30a, 30b)를 포함하는 제 2 층간절연막(27) 상에 커패시터 하부 전극막(35)을 형성한다. 하부 전극막(35)은 예를 들어, 백금막, 이리듐 산화막, 루테늄 산화막 및 LSCO(LaSrCo oxide)막 등으로 형성하고, 바람직하게는 티타늄막, 티타늄 질화막, 이리듐막, 이리듐 산화막 및 백금막을 차례로 적층시켜 형성한다. 이와 같은 복합막으로 하부 전극막(35)을 형성하는 것은 하부 전극막(35)과 콘택 플러그(30a)와의 계면 특성을 개선시키고, 하부 전극(35)의 신뢰성, 리텐션(retention) 특성 및 피로(fatigue) 특성 등을 향상시키기 위한 것이다.
하부 전극막(35) 상에 커패시터 유전막인 제 1 강유전체막(36)을 형성하고, 제 1 강유전체막(36) 상에 중간 전극막(37) 및 제 2 강유전체막(38)을 차례로 형성한다. 여기서, 제 1 및 제 2 강유전체막(36, 38)을 형성하기 위한 강유전체 물질로는 예를 들어, PZT(lead zirconia titanate), PLZT(lead lanthanum zirconia titanate), SBT(strontium barium titanate) 및 BLT(barium lanthanum titanate) 등을 사용할 수 있다. 또한, 제 1 및 제 2 강유전체막(36, 38)은 졸-겔 스핀코팅법, 스퍼터링법 및 화학 기상 증착법 등과 같은 증착 방법 중 어느 하나로 형성한다. 중간 전극막(37)은 백금막, 이리듐 산화막, 루테늄 산화막 및 LSCO(LaSrCo oxide)막 중 어느 하나로 형성한다.
제 2 강유전체막(38)이 형성된 결과물을 RTP(rapid thermal process) 공정에 의해 700 ℃ 이상의 온도로 열처리한다. 그러면, 제 1 및 제 2 강유전체막(36, 38)이 예를 들어, 페로브스카이트(perovskite) 구조 또는 층상 구조로 결정화되어 강유전성을 갖게 된다. 이후, 제 2 강유전체막(38) 상에 상부 전극막(39)을 형성한다. 상부 전극막(39)은 백금막, 이리듐 산화막, 루테늄 산화막 및 LSCO(LaSrCo oxide)막 중 어느 하나로 형성한다.
상부 전극막(39) 및 제 2 강유전체막(38)을 패터닝한 후, 중간 전극막(37), 제 1 강유전체막(38) 및 하부 전극막(35)을 패터닝하여 다층 전극 구조를 갖는 스택 커패시터를 형성한다. 이때, 커패시터의 하부 전극막(35)은 제 1 콘택 플러그(30a)와는 접속되고 제 2 콘택 플러그(30b)와는 접속되지 않도록 패터닝된다. 결국, 제 1 트랜지스터의 소오스 영역(19a)와 접속되는 하부 전극(35)을 갖는스택 커패시터가 형성된다.
한편, 스택 커패시터를 형성하는 패터닝 공정은 커패시터의 형상에 따라 다음과 같은 순서로 진행될 수도 있다. 우선, 제 2 층간절연막(27) 상에 하부 전극막(35), 제 1 강유전체막(36) 및 중간 전극막(37)을 차례로 형성한다. 하부 전극막(35)이 제 1 콘택 플러그(30a)와 접속되도록 중간 전극막(37), 제 1 강유전체막(36) 및 하부 전극막(35)을 차례로 패터닝한다. 이후, 패터닝된 결과물 전면에 제 2 강유전체막(38) 및 상부 전극막(39)을 차례로 증착한 후 상부 전극막(39) 및 제 2 강유전체막(38)을 차례로 패터닝하여 스택 커패시터를 완성한다.
이와 같이 형성된 커패시터는 하부 전극, 강유전체막 및 상부 전극으로 구성되는 기존의 커패시터와는 달리, 적어도 3개 이상의 전극이 적층된 다층 전극 구조, 즉 하부 전극(35), 제 1 강유전체막(36), 중간 전극(37), 제 2 강유전체막(38) 및 상부 전극(39)이 적층된 구조를 갖는다.
도 1d를 참조하면, 스택 커패시터가 형성된 결과물 전면에 절연막(42)을 형성한다. 절연막(42)은 예를 들어, PSG(phosphosilicate glass)막, USG(undoped silicate glass)막 및 PE-TEOS(plasma enhanced tetraethylorthosilicate)막 중 어느 하나로 형성한다. 절연막(42)을 패터닝하여 중간 전극막(37)과 상부 전극막(39)의 소정 영역 및 제 2 콘택 플러그(30b)를 노출시키는 콘택홀들을 형성한다. 콘택홀들을 포함하는 절연막(42) 상에 콘택홀을 채우는 도전막, 예를 들어 알루미늄막을 형성한다. 도전막을 패터닝하여 제 2 콘택 플러그(30b)와 상부 전극막(39)을 전기적으로 접속시키는 금속 배선(45) 및 중간 전극막(37)과 전기적으로 접속되는 플레이트 라인(47)을 형성한다.
그 결과, 커패시터의 하부 전극막(35)은 제 1 트랜지스터의 소오스 영역(19a)과 접속되고, 상부 전극막(39)은 제 2 트랜지스터의 소오스 영역(19c)과 접속된다. 커패시터의 중간 전극막(37)은 플레이트 라인(47)과 접속된다. 따라서, 도 2에 도시된 바와 같이, 하나의 플레이트 라인(47)을 공유하는 2개의 단위 셀이 형성된다. 즉, 하부 전극막(35), 제 1 강유전체막(36) 및 중간 전극막(37)은 제 1 트랜지스터와 접속된 제 1 강유전체 커패시터(CF1)를 구성하고, 상부 전극막(39), 제 2 강유전체막(38) 및 중간 전극막(36)은 제 2 트랜지스터와 접속된 제 2 강유전체 커패시터(CF2)를 구성한다. 결과적으로, 2개의 단위셀이 차지하는 평면적 내에 중첩된 제 1 및 제 2 강유전체 커패시터(CF1, CF2)를 형성함으로써, 각 강유전체 커패시터의 정전 용량을 극대화시킬 수 있다.
도 3a 및 도 3b는 본 발명의 제 2 실시예에 의한 강유전체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이고, 도 4는 본 발명의 제 2 실시예에 의한 강유전체 메모리 셀에 대한 등가회로도이다.
먼저, 도 3b를 참조하여 본 발명의 제 2 실시예에 의해 제조된 강유전체 메모리 장치의 구조에 대해 상세히 설명한다.
도 3b를 참조하면, 제 1 실시예와 동일한 구조의 제 1 및 제 2 스위칭 소자(T1, T2), 층간절연막(22, 27), 비트라인(25) 및 제 1 콘택 플러그(30a)가 형성된다. 층간절연막의 소정 영역 상에 제 1 및 제 2 강유전체 커패시터들(CF1, CF2)이 차례로 적층된다. 제 1 및 제 2 강유전체 커패시터들(CF1, CF2)은 적어도 3개 이상의 전극층들을 포함한다. 제 1 강유전체 커패시터(CF1)는 차례로 적층된 하부 전극(50), 제 1 강유전체막(51) 및 중간 전극(52)을 포함하고, 제 2 강유전체 커패시터(CF2)는 중간 전극(52) 및 중간 전극(52) 상에 차례로 적층된 제 2 강유전체막(53) 및 상부 전극(54)을 포함한다. 여기서, 중간 전극(52)은 제 1 콘택 플러그(30a)와 접촉한다. 또한, 하부 전극(50)은 제 1 플레이트 라인(62)과 전기적으로 접속되고, 상부 전극(54)은 제 2 플레이트 라인(63)과 전기적으로 접속된다. 결과적으로, 병렬 연결된 제 1 및 제 2 강유전체 커패시터들(CF1, CF2)이 제 1 스위칭 소자(T1), 즉 제 1 소오스 영역(19a)에 접속된다. 또한, 제 1 강유전체 커패시터(CF1)는 제 1 플레이트 라인(62)에 접속되고, 제 2 강유전체 커패시터(CF2)는 제 2 플레이트 라인(63)에 접속된다.
계속해서, 본 발명의 제 2 실시예에 의한 강유전체 메모리 장치의 제조 방법을 상세히 설명한다.
도 3a를 참조하면, 제 1 실시예와 동일한 방법으로 스위칭 소자(T1), 비트라인(25) 및 콘택 플러그(30a)를 형성한다. 제 1 콘택 플러그(30a)를 포함하는 제 2 층간절연막(27) 상에 하부 전극막(50), 제 1 강유전체막(51), 중간 전극막(52), 제 2 강유전체막(53) 및 상부 전극막(54)을 차례로 형성한다. 상부 전극막(54), 제 2 강유전체막(53), 중간 전극막(52), 제 1 강유전체막(51) 및 하부 전극막(50)을 패터닝하여 스택 커패시터를 형성한다. 이때, 커패시터 하부 전극막(50)은 제 1 콘택 플러그(30a)와 접촉되지 않도록 패터닝된다.
한편, 스택 커패시터의 형상에 따라 패터닝 공정은 다음과 같이 진행될 수도있다. 우선, 콘택 플러그(30a)를 포함하는 제 2 층간절연막(27) 상에 하부 전극막(50)을 형성한다. 콘택 플러그(30a)와 접속되지 않도록 하부 전극막(50)을 패터닝한다. 하부 전극막(50)을 포함하는 제 2 층간절연막(27) 상에 제 1 강유전체막(51) 및 중간 전극막(52)을 차례로 형성한다. 중간 전극막(52) 및 강유전체막(51)을 패터닝한다. 이후, 제 2 강유전체막(53) 및 상부 전극막(54)을 차례로 형성한 후 상부 전극막(54) 및 제 2 강유전체막(53)을 패터닝하여 스택 커패시터를 완성한다.
도 3b를 참조하면, 스택 커패시터가 형성된 결과물 전면에 절연막(57)을 형성한다. 절연막(57)을 패터닝하여 중간 전극막(52)의 소정 영역 및 콘택 플러그(30a)를 노출시키는 배선용 콘택홀들 및 하부 전극막(50) 및 상부 전극막(54)의 소정 영역을 노출시키는 플레이트 라인용 콘택홀들을 형성한다. 콘택홀들이 형성된 결과물 전면에 콘택홀을 채우는 도전막, 예를 들어 알루미늄막을 형성한 후 패터닝한다. 그러면, 콘택 플러그(30a)와 중간 전극막(52)을 전기적으로 접속시키는 금속 배선(58)이 형성되고, 하부 전극막(50)과 접속되는 제 1 플레이트 라인(63) 및 상부 전극막(54)과 접속되는 제 2 플레이트 라인(63)이 형성된다.
그 결과, 커패시터의 중간 전극막(52)은 트랜지스터의 소오스 영역(19a)과 접속되고, 하부 전극막(50) 및 상부 전극막(54)은 각각 제 1 플레이트 라인(62) 및 제 2 플레이트 라인(63)과 접속된다. 따라서, 도 4에 도시된 바와 같이, 하나의 트랜지스터와 2개의 커패시터로 구성된 2개의 단위 셀이 형성된다. 즉, 중간 전극막(52), 제 1 강유전체막(51) 및 하부 전극막(50)은 제 1 강유전체커패시터(CF1)를 구성하고, 중간 전극막(52), 제 2 강유전체막(53) 및 상부 전극막(54)을 제 2 강유전체 커패시터(CF2)를 구성한다. 이때, 제 1 및 제 2 강유전체 커패시터(CF1, CF2)가 별도의 제 1 및 제 2 플레이트 라인(62, 63)과 접속되므로, 각 단위 셀이 개별 데이타를 저장하는 메모리 셀로 동작하게 된다. 결과적으로, 1개의 트랜지스터와 제 1 및 제 2 강유전체 커패시터가 중첩된 스택 커패시터를 형성하여 2개의 단위 셀을 구성할 수 있으므로, 기존에 비해 좁은 면적에 단위 셀을 형성할 수 있을 뿐만 아니라 커패시터가 차지할 수 있는 평면적도 증가시킬 수 있다.
도 5a 및 도 5b는 본 발명의 제 3 실시예에 의한 강유전체 메모리 장치의 제조 방법을 설명하기 위한 단면도들이고, 도 6은 본 발명의 제 3 실시예에 의한 강유전체 메모리 셀에 대한 등가회로도이다.
먼저, 도 5b를 참조하여 본 발명의 제 3 실시예에 의해 제조된 강유전체 메모리 장치의 구조를 상세히 설명한다.
도 5b를 참조하면, 제 1 실시예와 동일한 구조의 제 1 및 제 2 스위칭 소자(T1, T2), 층간절연막(22, 27), 비트라인(25) 및 제 1 콘택 플러그(30a)가 형성된다. 층간절연막의 소정 영역 상에 제 1 및 제 2 강유전체 커패시터들(CF1, CF2)이 차례로 적층된다. 제 1 및 제 2 강유전체 커패시터들(CF1, CF2)은 적어도 3개 이상의 전극층들을 포함한다. 제 1 강유전체 커패시터(CF1)는 차례로 적층된 하부 전극(65), 제 1 강유전체막(66) 및 중간 전극(67)을 포함하고, 상기 제 2 강유전체 커패시터(CF2)는 중간 전극(67) 및 중간 전극(67) 상에 차례로 적층된 제 2강유전체막(67) 및 상부 전극(69)을 포함한다. 여기서, 하부 전극(65)은 제 1 콘택 플러그(30a)와 접촉한다. 또한, 상부 전극(69)은 하부 전극(65)과 전기적으로 접속되고, 중간 전극(67)은 플레이트 라인(76)과 접속된다. 결과적으로, 병렬 연결된 제 1 및 제 2 강유전체 커패시터들(CF1, CF2)은 제 1 스위칭 소자(T1), 즉 제 1 소오스 영역(19a)에 접속되고, 또한, 공통 플레이트 라인(76)에 접속된다.
계속해서, 본 발명의 제 3 실시예에 의한 강유전체 메모리 장치의 제조 방법을 상세히 설명한다.
도 5a를 참조하면, 제 1 실시예와 동일한 방법으로 트랜지스터(T1), 비트라인(25)및 콘택 플러그(30a)를 형성한다. 콘택 플러그(30a)를 포함하는 제 2 층간절연막(27) 상에 하부 전극막(65), 제 1 강유전체막(66), 중간 전극막(67), 제 2 강유전체막(68) 및 상부 전극막(69)을 차례로 형성한다. 상부 전극막(69), 제 2 강유전체막(68), 중간 전극막(67), 제 1 강유전체막(66) 및 하부 전극막(65)을 패터닝하여 스택 커패시터를 형성한다. 이때, 스택 커패시터의 하부 전극막(65)이 콘택 플러그(30a) 상에 형성되어 트랜지스터의 소오스 영역(19a)과 전기적으로 접속된다.
도 5b를 참조하면, 스택 커패시터가 형성된 결과물 전면에 절연막(72)을 형성한다. 절연막(72)을 패터닝하여 하부 전극막(65) 및 상부 전극막(69)의 소정 영역을 노출시키는 배선용 콘택홀 및 중간 전극막(67)의 소정 영역을 노출시키는 플레이트 라인용 콘택홀을 형성한다. 콘택홀들이 형성된 결과물 전면에 콘택홀을 채우는 도전막, 예를 들어 알루미늄막을 형성한다. 도전막을 패터닝하여 하부전극막(65)과 상부 전극막(69)을 전기적으로 접속시키는 금속 배선(73) 및 중간 전극막(67)과 전기적으로 접속되는 플레이트 라인(76)을 형성한다.
그 결과, 커패시터의 하부 전극막(65)과 상부 전극막(69)이 연결되어 트랜지스터에 접속되고, 커패시터의 중간 전극막(67)은 플레이트 라인(76)과 접속된다. 따라서, 도 6에 도시된 바와 같이, 하나의 트랜지스터(T1)에 2개의 커패시터가 병렬 연결된 단위 셀이 형성된다. 즉, 하부 전극막(65), 제 1 강유전체막(66) 및 중간 전극막(67)이 제 1 강유전체 커패시터(CF1)를 구성하고, 상부 전극막(69), 제 2 강유전체막(68) 및 중간 전극막(67)이 제 2 강유전체 커패시터(CF2)를 구성한다. 결과적으로, 제 1 및 제 2 강유전체 커패시터(CF1, CF2)가 중첩된 스택 커패시터를 형성함으로써, 커패시터의 정전 용량을 극대화시킬 수 있다.
본 발명은 적어도 3개 이상의 전극층을 갖는 다층 전극 구조의 스택 커패시터를 형성하여 2개의 강유전체 커패시터로 작용하도록 함으로써, 커패시터의 정전 용량을 극대화하는 효과가 있다.
또한, 다층 전극 구조의 커패시터를 형성하여 하나의 단위 셀이 차지하는 평면적 상에 2개의 단위 셀을 형성할 수 있으므로 집적도를 향상시킬 수 있다.
Claims (23)
- 반도체 기판에 형성된 제 1 및 제 2 스위칭 소자들;상기 제 1 및 제 2 스위칭 소자들이 형성된 결과물 상에 형성된 층간절연막; 및상기 층간절연막 상에 차례로 적층되고 각각 적어도 3개 이상의 전극층을 갖는 제 1 및 제 2 강유전체 커패시터들을 포함하되, 상기 제 1 강유전체 커패시터는 상기 층간절연막 상에 형성된 하부 전극, 상기 하부 전극 상에 형성된 제 1 강유전체막, 및 상기 제 1 강유전체막 상에 형성된 중간 전극을 포함하고, 상기 제 2 강유전체 커패시터는 상기 중간 전극, 상기 중간 전극 상에 형성된 제 2 강유전체막, 및 상기 제 2 강유전체막 상에 형성된 상부 전극을 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 1 항에 있어서,상기 제 1 및 제 2 스위칭 소자는 각각 제 1 및 제 2 모스 트랜지스터인 것을 특징으로 하는 강유전체 메모리 장치.
- 제 2 항에 있어서,상기 하부 전극은 상기 제 1 모스 트랜지스터의 소오스 영역과 전기적으로 접속되고, 상기 상부 전극은 상기 제 2 모스 트랜지스터의 소오스 영역과 전기적으로 접속되는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 3 항에 있어서,상기 중간 전극과 전기적으로 접속된 플레이트 라인을 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 2 항에 있어서,상기 중간 전극은 상기 제 1 모스 트랜지스터의 소오스 영역 및 제 2 모스 트랜지스터의 소오스 영역 중 어느 하나와 전기적으로 접속되는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 5 항에 있어서,상기 하부 전극 및 상기 상부 전극과 각각 전기적으로 접속된 제 1 및 제 2 플레이트 라인을 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 2 항에 있어서,상기 하부 전극 및 상기 상부 전극은 상기 제 1 모스 트랜지스터의 소오스 영역 및 제 2 모스 트랜지스터의 소오스 영역 중 어느 하나와 전기적으로 접속되는 것을 특징으로 하는 강유전체 메모리 장치.
- 제 7 항에 있어서,상기 중간 전극과 전기적으로 접속된 플레이트 라인을 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치.
- 반도체 기판 상에 제 1 스위칭 소자 및 제 2 스위칭 소자를 형성하는 단계;상기 제 1 및 제 2 스위칭 소자를 덮는 층간절연막을 형성하는 단계;상기 층간절연막 내에 상기 제 1 및 제 2 스위칭 소자와 각각 접속되는 제 1 콘택 플러그 및 제 2 콘택 플러그를 형성하는 단계;상기 층간절연막 상에 상기 제 1 콘택 플러그와 접속되는 하부 전극, 제 1 강유전체막, 중간 전극, 제 2 강유전체막 및 상부 전극이 차례로 적층된 커패시터를 형성하는 단계;상기 커패시터, 상기 제 2 콘택 플러그 및 상기 층간절연막을 덮는 절연막을 형성하는 단계; 및상기 절연막 내에 상기 제 2 콘택 플러그와 상기 상부 전극을 접속시키는 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 절연막 내에 상기 중간 전극과 접속되는 플레이트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 하부 전극, 중간 전극 및 상부 전극은 백금막, 이리듐 산화막, 루테늄 산화막 및 LSCO(LaStCo oxide)막 중 어느 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 11 항에 있어서,상기 하부 전극은 티타늄막, 티타늄 질화막, 이리듐막, 이리듐 산화막 및 백금막이 차례로 증착된 다층 구조로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,상기 강유전체막은 PZT(lead zirconia titanate)막, PLZT(lead lanthanum zirconia titanate)막, SBT(strontium barium titanate)막 및 BLT(barium lanthanum titanate)막 중 어느 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 반도체 기판에 스위칭 소자를 형성하는 단계;상기 스위칭 소자를 덮는 층간절연막을 형성하는 단계;상기 층간절연막 내에 상기 스위칭 소자와 접속되는 콘택 플러그를 형성하는단계;상기 층간절연막 상에 하부 전극, 제 1 강유전체막, 중간 전극, 제 2 강유전체막 및 상부 전극이 차례로 적층된 커패시터를 형성하는 단계;상기 커패시터, 상기 콘택 플러그 및 상기 층간절연막을 덮는 절연막을 형성하는 단계; 및상기 절연막 내에 상기 콘택 플러그와 상기 중간 전극을 접속시키는 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 14 항에 있어서,상기 절연막 내에 상기 하부 전극과 접속되는 제 1 플레이트 라인 및 상기 상부 전극과 접속되는 제 2 플레이트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 14 항에 있어서,상기 하부 전극, 중간 전극 및 상부 전극은 백금막, 이리듐 산화막, 루테늄 산화막 및 LSCO(LaStCo oxide)막 중 어느 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 16 항에 있어서,상기 하부 전극은 티타늄막, 티타늄 질화막, 이리듐막, 이리듐 산화막 및 백금막이 차례로 증착된 다층 구조로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 14 항에 있어서,상기 강유전체막은 PZT(lead zirconia titanate)막, PLZT(lead lanthanum zirconia titanate)막, SBT(strontium barium titanate)막 및 BLT(barium lanthanum titanate)막 중 어느 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 반도체 기판에 스위칭 소자를 형성하는 단계;상기 스위칭 소자를 덮는 층간절연막을 형성하는 단계;상기 층간절연막 내에 상기 스위칭 소자와 접속되는 콘택 플러그를 형성하는 단계;상기 층간절연막 상에 상기 콘택 플러그와 접속되는 하부 전극, 제 1 강유전체막, 중간 전극, 제 2 강유전체막 및 상부 전극이 차례로 적층된 커패시터를 형성하는 단계;상기 커패시터 및 상기 층간절연막을 덮는 절연막을 형성하는 단계; 및상기 절연막 내에 상기 하부 전극 및 상기 상부 전극을 접속시키는 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 19 항에 있어서,상기 절연막 내에 상기 중간 전극과 접속되는 플레이트 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 19 항에 있어서,상기 하부 전극, 중간 전극 및 상부 전극은 백금막, 이리듐 산화막, 루테늄 산화막 및 LSCO(LaStCo oxide)막 중 어느 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 21 항에 있어서,상기 하부 전극은 티타늄막, 티타늄 질화막, 이리듐막, 이리듐 산화막 및 백금막이 차례로 증착된 다층 구조로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
- 제 19 항에 있어서,상기 강유전체막은 PZT(lead zirconia titanate)막, PLZT(lead lanthanum zirconia titanate)막, SBT(strontium barium titanate)막 및 BLT(barium lanthanum titanate)막 중 어느 하나로 형성하는 것을 특징으로 하는 강유전체 메모리 장치의 제조 방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0069282A KR100389032B1 (ko) | 2000-11-21 | 2000-11-21 | 강유전체 메모리 장치 및 그의 제조 방법 |
| JP2001329864A JP2002208679A (ja) | 2000-11-21 | 2001-10-26 | 強誘電体メモリ装置及びその製造方法 |
| US10/004,505 US6617628B2 (en) | 2000-11-21 | 2001-10-30 | Ferroelectric memory device and method of fabricating the same |
| US10/621,851 US6753193B2 (en) | 2000-11-21 | 2003-07-16 | Method of fabricating ferroelectric memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0069282A KR100389032B1 (ko) | 2000-11-21 | 2000-11-21 | 강유전체 메모리 장치 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020039457A true KR20020039457A (ko) | 2002-05-27 |
| KR100389032B1 KR100389032B1 (ko) | 2003-06-25 |
Family
ID=19700312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0069282A KR100389032B1 (ko) | 2000-11-21 | 2000-11-21 | 강유전체 메모리 장치 및 그의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6617628B2 (ko) |
| JP (1) | JP2002208679A (ko) |
| KR (1) | KR100389032B1 (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415543B1 (ko) * | 2001-06-30 | 2004-01-24 | 주식회사 하이닉스반도체 | 강유전체 메모리 셀구조 및 그 제조방법 |
| KR20050010650A (ko) * | 2003-07-22 | 2005-01-28 | 주식회사 하이닉스반도체 | 강유전체 캐패시터의 제조 방법 |
| KR100707181B1 (ko) * | 2005-02-14 | 2007-04-13 | 삼성전자주식회사 | 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그제조 및 동작 방법 |
| US7884409B2 (en) | 2006-06-08 | 2011-02-08 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030197215A1 (en) * | 2002-02-05 | 2003-10-23 | International Business Machines Corporation | A dual stacked metal-insulator-metal capacitor and method for making same |
| US6720598B1 (en) * | 2002-09-19 | 2004-04-13 | Infineon Technologies Aktiengesellschaft | Series memory architecture |
| US6734526B1 (en) * | 2002-10-16 | 2004-05-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Oxidation resistant microelectronics capacitor structure with L shaped isolation spacer |
| JP2004179419A (ja) * | 2002-11-27 | 2004-06-24 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR100583090B1 (ko) * | 2003-05-30 | 2006-05-23 | 주식회사 하이닉스반도체 | 강유전체 레지스터의 캐패시터 제조방법 |
| JP3777611B2 (ja) * | 2003-10-31 | 2006-05-24 | セイコーエプソン株式会社 | 強誘電体メモリ装置及び電子機器 |
| JP4539844B2 (ja) | 2004-04-15 | 2010-09-08 | セイコーエプソン株式会社 | 誘電体キャパシタおよびその製造方法ならびに半導体装置 |
| US7229911B2 (en) * | 2004-04-19 | 2007-06-12 | Applied Materials, Inc. | Adhesion improvement for low k dielectrics to conductive materials |
| EP1624479A3 (en) * | 2004-08-05 | 2008-07-16 | Samsung Electronics Co, Ltd | Ferroelectric memory and ferroelectric capacitor with Ir-alloy electrode or Ru-alloy electrode and method of manufacturing same |
| JP2006108291A (ja) * | 2004-10-04 | 2006-04-20 | Seiko Epson Corp | 強誘電体キャパシタ及びその製造方法、並びに強誘電体メモリ装置 |
| US7298018B2 (en) * | 2004-12-02 | 2007-11-20 | Agency For Science, Technology And Research | PLT/PZT ferroelectric structure |
| US20060148168A1 (en) * | 2005-01-06 | 2006-07-06 | Sheng-Chin Li | Process for fabricating dynamic random access memory |
| DE102005051573B4 (de) * | 2005-06-17 | 2007-10-18 | IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik | MIM/MIS-Struktur mit Praseodymtitanat als Isolatormaterial |
| KR20070075018A (ko) * | 2006-01-11 | 2007-07-18 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| KR100718155B1 (ko) * | 2006-02-27 | 2007-05-14 | 삼성전자주식회사 | 두 개의 산화층을 이용한 비휘발성 메모리 소자 |
| SG135079A1 (en) | 2006-03-02 | 2007-09-28 | Sony Corp | Memory device which comprises a multi-layer capacitor |
| WO2008029361A1 (en) * | 2006-09-06 | 2008-03-13 | Nxp B.V. | Integrated circuit and use thereof |
| JP2008071897A (ja) * | 2006-09-13 | 2008-03-27 | Toshiba Corp | 半導体メモリ及び半導体メモリの製造方法 |
| US20090090946A1 (en) * | 2007-10-05 | 2009-04-09 | James Chyi Lai | Dram cell with magnetic capacitor |
| US20090289289A1 (en) * | 2007-10-05 | 2009-11-26 | Northern Lights Semiconductor Corp. | Dram cell with magnetic capacitor |
| KR20090046578A (ko) * | 2007-11-06 | 2009-05-11 | 주식회사 동부하이텍 | 반도체 소자의 커패시터 및 이의 제조방법 |
| KR20100076256A (ko) * | 2008-12-26 | 2010-07-06 | 주식회사 동부하이텍 | Ｐｉｐ 커패시터의 제조 방법 |
| US8482048B2 (en) * | 2009-07-31 | 2013-07-09 | Alpha & Omega Semiconductor, Inc. | Metal oxide semiconductor field effect transistor integrating a capacitor |
| US8188786B2 (en) * | 2009-09-24 | 2012-05-29 | International Business Machines Corporation | Modularized three-dimensional capacitor array |
| KR101481399B1 (ko) | 2009-12-18 | 2015-01-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| US8492818B2 (en) | 2010-09-14 | 2013-07-23 | International Business Machines Corporation | High capacitance trench capacitor |
| JP2012164714A (ja) * | 2011-02-03 | 2012-08-30 | Rohm Co Ltd | 半導体装置の製造方法および半導体装置 |
| CN102931347A (zh) * | 2011-08-12 | 2013-02-13 | 中国科学院微电子研究所 | 一种阻变存储器及其制备方法 |
| US9646766B2 (en) * | 2012-06-14 | 2017-05-09 | Uchicago Argonne, Llc | Method of making dielectric capacitors with increased dielectric breakdown strength |
| JP6299114B2 (ja) * | 2013-08-29 | 2018-03-28 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| US9881917B2 (en) * | 2015-07-16 | 2018-01-30 | Advanced Semiconductor Engineering, Inc. | Semiconductor device and method of manufacturing the same |
| US10038092B1 (en) | 2017-05-24 | 2018-07-31 | Sandisk Technologies Llc | Three-level ferroelectric memory cell using band alignment engineering |
| KR102305342B1 (ko) * | 2019-11-14 | 2021-09-24 | 울산과학기술원 | 2차원 강유전성 물질을 이용한 비휘발성 3진 메모리 소자 및 이의 제조 방법 |
| KR20220011828A (ko) | 2020-07-21 | 2022-02-03 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
| US11832451B1 (en) | 2021-08-06 | 2023-11-28 | Kepler Computing Inc. | High density ferroelectric random access memory (FeRAM) devices and methods of fabrication |
| US20230067612A1 (en) | 2021-09-02 | 2023-03-02 | Kepler Computing, Inc. | Pocket integration process for embedded memory |
| US11942133B2 (en) | 2021-09-02 | 2024-03-26 | Kepler Computing Inc. | Pedestal-based pocket integration process for embedded memory |
| WO2023082221A1 (en) * | 2021-11-15 | 2023-05-19 | Wuxi Petabyte Technologies Co., Ltd. | Ferroelectric memory device with stacked capacitors and manufacturing method thereof |
| US11961877B1 (en) | 2021-12-14 | 2024-04-16 | Kepler Computing Inc. | Dual hydrogen barrier layer for trench capacitors integrated with low density film for logic structures |
| US11869928B2 (en) | 2021-12-14 | 2024-01-09 | Kepler Computing Inc. | Dual hydrogen barrier layer for memory devices |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4374669A (en) * | 1975-05-09 | 1983-02-22 | Mac Gregor David C | Cardiovascular prosthetic devices and implants with porous systems |
| JPS63308365A (ja) * | 1987-06-10 | 1988-12-15 | Toshiba Corp | 集積回路におけるコンデンサの製造方法 |
| JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH03142973A (ja) * | 1989-10-30 | 1991-06-18 | Seiko Epson Corp | 半導体記憶装置 |
| US5335138A (en) * | 1993-02-12 | 1994-08-02 | Micron Semiconductor, Inc. | High dielectric constant capacitor and method of manufacture |
| JP3299837B2 (ja) * | 1993-07-22 | 2002-07-08 | シャープ株式会社 | 半導体記憶装置 |
| JP3590115B2 (ja) * | 1994-12-20 | 2004-11-17 | 株式会社日立製作所 | 半導体メモリ |
| JPH08227980A (ja) * | 1995-02-21 | 1996-09-03 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3467353B2 (ja) * | 1995-07-25 | 2003-11-17 | 松下電器産業株式会社 | データ記憶装置 |
| JP3137004B2 (ja) * | 1995-09-11 | 2001-02-19 | ソニー株式会社 | 半導体素子のキャパシタ構造の作製方法 |
| JP3766181B2 (ja) * | 1996-06-10 | 2006-04-12 | 株式会社東芝 | 半導体記憶装置とそれを搭載したシステム |
| US6054142A (en) * | 1996-08-01 | 2000-04-25 | Cyto Therapeutics, Inc. | Biocompatible devices with foam scaffolds |
| JPH1093030A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 強誘電体不揮発性メモリ |
| JP3454058B2 (ja) * | 1996-12-11 | 2003-10-06 | 富士通株式会社 | 半導体メモリおよびその製造方法 |
| TW393655B (en) * | 1997-03-24 | 2000-06-11 | Seiko Epson Corp | Semiconductor capacitance device and semiconductor device for made by using the same |
| JPH1117124A (ja) * | 1997-06-24 | 1999-01-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3543916B2 (ja) * | 1997-12-24 | 2004-07-21 | シャープ株式会社 | 強誘電体キャパシタの形成方法及び不揮発性半導体記憶素子の製造方法 |
| KR100436059B1 (ko) * | 1997-12-30 | 2004-12-17 | 주식회사 하이닉스반도체 | 강유전체 캐패시터 형성 방법 |
| JP2000223666A (ja) * | 1999-01-28 | 2000-08-11 | Sharp Corp | 半導体メモリ素子の製造方法 |
| DE19830569C1 (de) * | 1998-07-08 | 1999-11-18 | Siemens Ag | FeRAM-Anordnung |
| JP2000091539A (ja) * | 1998-07-16 | 2000-03-31 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2000040800A (ja) * | 1998-07-24 | 2000-02-08 | Sharp Corp | 強誘電体記憶素子及びその製造方法 |
| JP3468706B2 (ja) * | 1998-09-17 | 2003-11-17 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP2000223667A (ja) * | 1999-02-02 | 2000-08-11 | Sony Corp | 強誘電体メモリおよびその製造方法と非接触型ｉｃカード |
| AU6985601A (en) * | 2000-06-16 | 2002-01-02 | Mindport Usa | Methods and systems to distribute content via a network utilizing distributed conditional access agents and secure agents, and to perform digital rights management (drm) |
| US7689510B2 (en) * | 2000-09-07 | 2010-03-30 | Sonic Solutions | Methods and system for use in network management of content |
| US7145919B2 (en) * | 2001-06-01 | 2006-12-05 | Telefonaktienbolaget Lm Ericsson (Publ) | Method and apparatus for transporting different classes of data bits in a payload over a radio interface |
| US7136945B2 (en) * | 2003-03-31 | 2006-11-14 | Sony Corporation | Method and apparatus for extending protected content access with peer to peer applications |
-
2000
- 2000-11-21 KR KR10-2000-0069282A patent/KR100389032B1/ko not_active IP Right Cessation
-
2001
- 2001-10-26 JP JP2001329864A patent/JP2002208679A/ja active Pending
- 2001-10-30 US US10/004,505 patent/US6617628B2/en not_active Expired - Lifetime
-
2003
- 2003-07-16 US US10/621,851 patent/US6753193B2/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100415543B1 (ko) * | 2001-06-30 | 2004-01-24 | 주식회사 하이닉스반도체 | 강유전체 메모리 셀구조 및 그 제조방법 |
| KR20050010650A (ko) * | 2003-07-22 | 2005-01-28 | 주식회사 하이닉스반도체 | 강유전체 캐패시터의 제조 방법 |
| KR100707181B1 (ko) * | 2005-02-14 | 2007-04-13 | 삼성전자주식회사 | 듀얼 스토리지 노드를 구비하는 반도체 메모리 장치와 그제조 및 동작 방법 |
| US7297997B2 (en) | 2005-02-14 | 2007-11-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device with dual storage node and fabricating and operating methods thereof |
| US7613027B2 (en) | 2005-02-14 | 2009-11-03 | Samsung Electronics Co., Ltd. | Semiconductor memory device with dual storage node and fabricating and operating methods thereof |
| US7884409B2 (en) | 2006-06-08 | 2011-02-08 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6753193B2 (en) | 2004-06-22 |
| US6617628B2 (en) | 2003-09-09 |
| US20020063271A1 (en) | 2002-05-30 |
| US20040014248A1 (en) | 2004-01-22 |
| JP2002208679A (ja) | 2002-07-26 |
| KR100389032B1 (ko) | 2003-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100389032B1 (ko) | 강유전체 메모리 장치 및 그의 제조 방법 | |
| US6303958B1 (en) | Semiconductor integrated circuit and method for manufacturing the same | |
| US6359295B2 (en) | Ferroelectric memory devices including patterned conductive layers | |
| US6773929B2 (en) | Ferroelectric memory device and method for manufacturing the same | |
| US20120153368A1 (en) | Semiconductor device and its manufacturing method | |
| KR100399072B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
| KR100395765B1 (ko) | 강유전체 기억 소자 및 그 형성 방법 | |
| KR100534985B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6911362B2 (en) | Methods for forming electronic devices including capacitor structures | |
| US20090095996A1 (en) | Semiconductor device | |
| US7052951B2 (en) | Ferroelectric memory devices with enhanced ferroelectric properties and methods for fabricating such memory devices | |
| US6982447B2 (en) | Ferroelectric memory devices | |
| JP2004207282A (ja) | 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の製造方法 | |
| KR100355777B1 (ko) | 집적회로 구조물 및 그 제조방법 | |
| US6534810B2 (en) | Semiconductor memory device having capacitor structure formed in proximity to corresponding transistor | |
| KR100427040B1 (ko) | 강유전체 메모리 소자 및 그 제조 방법 | |
| JP2006253194A (ja) | 半導体装置およびその製造方法 | |
| KR100195262B1 (ko) | 강유전체 메모리 장치 및 그 제조 방법 | |
| TW202308124A (zh) | 鐵電記憶體裝置及其形成方法 | |
| KR100583961B1 (ko) | 복수개의 박스형 강유전체 커패시터들을 제조하는 방법 | |
| KR100427031B1 (ko) | 강유전체 소자의 커패시터 제조 방법 | |
| KR100448235B1 (ko) | 강유전체 캐패시터의 제조방법 | |
| KR20040008718A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR20020002607A (ko) | 강유전체 캐패시터의 전극과 폴리실리콘 플러그 간의확산을 방지할 수 있는 강유전체 메모리 소자 및 그 제조방법 | |
| KR20030001070A (ko) | 강유전체 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120531 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20130531 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |