KR20090046578A - 반도체 소자의 커패시터 및 이의 제조방법 - Google Patents

반도체 소자의 커패시터 및 이의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 커패시터 및 이의 제조방법에 관한 것으로서, 반도체 소자의 커패시터에 있어서, 반도체 기판에 순차적으로 형성되는 제 1 전극, 제 1 유전층, 제 2 전극 및 제 2 유전층, 및 제 3 전극; 제 1 전극에 도달하는 콘택홀과 콘택홀의 상부에 형성되어 제 3 전극에 도달하는 트렌치에 채워지는 제 1 콘택; 및 제 2 전극에 도달하는 제 2 콘택을 포함한다. 따라서, 본 발명은 도전층과 유전층과 도전층으로 이루어지는 구조를 적층하여 커패시터를 병렬로 연결되도록 함으로써 면적에 비하여 큰 커패시턴스(capacitance)를 얻을 수 있고, 메탈 트렌치(metal trench)를 이용하여 커패시터의 병렬 연결을 위한 공정을 용이하도록 함과 아울러 반도체 소자가 차지하는 면적을 줄일 수 있는 효과를 가지고 있다.
도전층, 유전층, 전극, 콘택, 듀얼 다마신

Description

반도체 소자의 커패시터 및 이의 제조방법{CAPACITOR OF SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 커패시터를 병렬로 연결되도록 함으로써 면적에 비하여 큰 커패시턴스(capacitance)를 얻을 수 있고, 메탈 트렌치(metal trench)를 이용하여 커패시터의 병렬 연결을 위한 공정을 용이하도록 함과 아울러 반도체 소자가 차지하는 면적을 줄일 수 있는 반도체 소자의 커패시터 및 이의 제조방법에 관한 것이다.
최근에는 반도체 소자의 고집적화 기술에 의해 로직 회로 내에 아날로그 커패시터가 로직 회로와 함께 집적화된 반도체 소자가 개발되고 있으며, 로직 회로, 예컨대 CMOS 로직에서 사용되는 아날로그 커패시터는 PIP(Polysilicon-Insulator-Polysilicon)와 MIM(Metal-Insulator-Metal) 형태가 주로 사용되고 있다.
PIP 커패시터는 상부 전극 및 하부 전극을 도전성 폴리실리콘으로 사용하기 때문에 상부전극 및 하부전극과 절연체막 계면에서 산화반응이 일어나서 자연산화막이 형성되어 전체 커패시터의 크기가 줄어들게 되는 단점을 가지고 있다.
이를 해결하기 위하여 MIM 커패시터가 사용되는데, MIM 커패시터는 비저항이 작고, 내부에 공핍(depletion)에 의한 기생 커패시턴스가 없기 때문에 고성능의 반 도체 소자에 주로 이용되고 있다.
종래의 반도체 소자의 커패시터 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래의 기술에 따른 반도체 소자의 커패시터 제조방법을 순차적으로 설명하기 위한 도면이다.
도 1a에 도시된 바와 같이, 하부 배선(11)이 형성된 반도체 기판(10) 상에 캡핑(capping) 및 스텝 레이어(step layer)로 SiN 막(12)을 증착한다.
도 1b에 도시된 바와 같이, SiN 막(12) 상에 하부 금속막(13), 유전층(14), 상부 금속막(15), 그리고 SiN 막(16)을 증착에 의해 순차적으로 적층시킨 다음, 하부 금속막(13)에 대한 사진 공정 및 식각 공정을 실시한 후 상부 금속막(15)에 대한 사진 공정 및 식각 공정을 실시함으로써 도 1c에 도시된 바와 같이, 원하는 폭의 하부 전극(13a)과 유전층(14a), 그리고, 상부 전극(15a) 및 SiN 막(16a)을 형성한다.
도 1d에 도시된 바와 같이, 하부 전극(13a) 및 상부 전극(15a)이 형성된 결과물 전면에 층간 절연막(17)을 형성한 다음, MIM(Metal-Insulator-Metal) 형태의 토폴로지(topology)를 개선하기 위하여 평탄화 작업을 추가로 진행한다.
도 1e에 도시된 바와 같이, 하부 전극(13a)과 상부 전극(15a) 상에 각각 도달하기 위한 제 1 및 제 2 콘택홀(18,19)을 사진 공정 및 식각 공정에 의하여 형성한다. 한편, 제 1 및 제 2 콘택홀(18,19)을 형성하고 나서, 하부 전극(13a)과 상부 전극(15a)의 증착 전에 형성시킨 하부 배선(11)에 도달하는 제 3 콘택홀(21)을 사 진 공정과 식각 공정을 통해 형성한다.
제 1 내지 제 3 콘택홀(18,19,21)이 형성되면, 이들(18,19,21)을 노보락(novolac) 수지로 막은 다음, 제 3 콘택홀(21) 상에 트렌치(22)를 형성하기 위하여 사진 공정 및 식각 공정을 진행하고, 노보락 수지를 제거함과 아울러 SiN 막(12,16a)과 유전층(14a)을 식각한 후 제 1 콘택홀(18)과 제 2 콘택홀(19)과 제 3 콘택홀(21) 및 트렌치(22)에 도전성 금속, 예컨대 Cu(구리)를 CVD(Chemical Vapor Deposition) 공정으로 동시에 채움으로써 전압을 공급되기 위한 제 1 및 제 2 전극(23,24)과, 다마신 구조의 상부 배선(25)을 형성한다.
상기한 바와 같은 종래의 기술에 의한 반도체 소자의 커패시터 제조방법은 하부 전극을 형성하기 위한 마스크 스텝(mask step), 상부 전극을 형성하기 위한 마스크 스텝(mask step) 및 상부 전극과 하부 전극을 얼라인(align)시키기 위한 키 마스크(key mask) 등 여러 개의 마스크 스텝(mask step)이 필요하여 공정이 복잡하고, 많은 비용이 소요되며, 커패시턴스(capacitance)가 작게 되는 문제점을 가지고 있었다.
본 발명은 커패시터를 병렬로 연결되도록 함으로써 면적에 비하여 큰 커패시턴스(capacitance)를 얻을 수 있고, 메탈 트렌치(metal trench)를 이용하여 커패시터의 병렬 연결을 위한 공정을 용이하도록 함과 아울러 반도체 소자가 차지하는 면적을 줄일 수 있다.
본 발명의 일 실시예로서 반도체 소자의 커패시터는 반도체 소자의 커패시터에 있어서, 반도체 기판에 순차적으로 형성되는 제 1 전극, 제 1 유전층, 제 2 전극 및 제 2 유전층, 및 제 3 전극; 제 1 전극에 도달하는 콘택홀과 콘택홀의 상부에 형성되어 제 3 전극에 도달하는 트렌치에 채워지는 제 1 콘택; 및 제 2 전극에 도달하는 제 2 콘택을 포함한다.
본 발명의 다른 실시예로서 반도체 소자의 커패시터 제조방법은 반도체 소자의 커패시터 제조방법에 있어서, 반도체 기판 상에 제 1 도전층을 적층하여 식각에 의해 제 1 전극을 형성하는 단계; 제 1 전극이 형성되는 전면에 제 1 유전층, 제 2 도전층, 제 2 유전층 및 제 3 도전층을 순차적으로 적층하는 단계; 제 3 도전층 및 제 2 유전층을 식각하여 제 3 전극을 형성하는 단계; 제 2 도전층과 제 1 유전층을 식각하여 제 2 전극을 형성하는 단계; 제 1 및 제 2 전극까지 도달하는 제 1 및 제 2 콘택홀을 형성하는 단계; 제 1 콘택홀 상부에 제 3 전극에 도달하는 트렌치를 형성하는 단계; 및 제 1 콘택홀 및 트렌치에 채워지는 1 콘택과 제 2 콘택홀에 채워지는 제 2 콘택을 형성시키는 단계를 포함한다.
본 발명에 따른 반도체 소자의 커패시터 및 이의 제조방법은 도전층과 유전층과 도전층으로 이루어지는 구조를 적층하여 커패시터를 병렬로 연결되도록 함으로써 면적에 비하여 큰 커패시턴스(capacitance)를 얻을 수 있고, 메탈 트렌치(metal trench)를 이용하여 커패시터의 병렬 연결을 위한 공정을 용이하도록 함과 아울러 반도체 소자가 차지하는 면적을 줄일 수 있는 효과를 가지고 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 아울러 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 순 차적으로 설명하기 위한 도면이다. 도시된 바와 같이, 본 발명에 따른 반도체 소자의 커패시터는 반도체 기판에 순차적으로 형성되는 제 1 전극(103a), 제 1 유전층(105a), 제 2 전극(106a), 제 2 유전층(107a) 및 제 3 전극(108a)과, 제 1 전극(103a) 및 제 3 전극(108a)에 도달하는 제 1 콘택(118)과, 제 2 전극(106a)에 도달하는 제 2 콘택(119)을 포함한다.
제 1 전극(103a)은 하부 절연막(101a,101b)에 단차없이 하부 배선(102)이 형성되는 반도체 기판 상에 제 1 도전층(104)의 적층과 식각에 의하여 형성된다.
제 2 유전층(107a) 및 제 3 전극(108a)은 제 1 유전층(105) 및 제 2 도전층(106) 상에 순차적으로 적층되는 제 2 유전층(107) 및 제 3 도전층(108)의 식각에 의해 형성된다.
제 1 유전층(105a), 제 2 전극(106a)은 제 1 유전층(105), 제 2 도전층(106)에 대한 식각에 의해 형성되며, 이 때, 제 1 유전층(105a) 및 제 2 전극(106a)은 제 1 전극(103a)의 상면 일측을 벗어남으로써 제 1 전극(103a)까지 도달하는 제 1 콘택홀(112)을 형성하도록 하고, 제 1 유전층(105a) 및 제 2 전극(106a)의 일측이 제 1 전극(103a)으로부터 벗어나도록 연장 형성됨으로써 커패시터의 병렬 구조를 용이하게 구현하도록 한다.
또한, 제 2 유전층(107a) 및 제 3 전극(108a)은 제 1 유전층(105a) 및 제 2 전극(106a)의 상면 일부를 벗어나도록 형성됨으로써 제 2 전극(106a)까지 도달하는 제 2 콘택홀(113)이 형성되도록 한다.
한편, 제 1 내지 제 3 전극(103a,106a,108a)은 도전성 금속, 일예로 구 리(Cu)로 이루어진다.
제 1 콘택(118)은 제 1 전극(103a)에 도달하는 콘택홀, 구체적으로는 제 1 콘택홀(112)과 제 1 콘택홀(112)의 상부에 형성되어 제 3 전극(108a)에 도달하는 트렌치, 구체적으로는 제 1 트렌치(115)에 구리(Cu)나 텅스텐(W) 등과 같은 도전성 금속으로 채워짐으로써 형성된다.
제 2 콘택(119)은 제 2 전극(106a)에 도달하는 제 2 콘택홀(113)에 구리(Cu)나 텅스텐(W)등 등과 같은 도전성 금속으로 채워짐으로써 형성된다.
그러므로, 본 발명에 따른 반도체 소자의 커패시터는 제 1 전극(103a)과 제 1 유전층(105a)과 제 2 전극(106a)에 의해 하나의 커패시터를 이루고, 제 2 전극(106a)과 제 2 유전층(107a)과 제 3 전극(108a)에 의해 또 다른 커패시터를 이루며, 이들 커패시터가 병렬로 연결되는 구조를 가짐으로써 커패시턴스를 증대시킨다.
본 발명에 따른 반도체 소자의 커패시터의 제조 과정을 본 발명에 따른 반도체 소자의 커패시터 제조방법을 참조하여 설명하기로 하겠다.
도 2a에 도시된 바와 같이, 다층을 이루는 하부 절연막(101a,101b)에 단차없이 하부 배선(102)이 형성된 반도체 기판상에 제 1 도전층(103)을 증착에 의해 형성하고, 제 1 도전층(103) 상에 사진 공정에 의하여 제 1 전극을 정의하는 포토레지스트 패턴(104)을 형성하고, 이러한 포토레지스트 패턴(104)을 이용한 식각 공정에 의하여 도 2b에 도시된 바와 같이, 제 1 전극(103a)을 형성한다.
도 2c에 도시된 바와 같이, 제 1 전극(103a)이 형성된 결과물 전면에 제 1 유전층(105), 제 2 도전층(106), 제 2 유전층(107) 및 제 3 도전층(108)을 증착에 의해 순차적으로 적층시킨 다음 제 3 전극을 정의하는 포토레지스트 패턴(109)을 사진 공정에 의하여 형성하고, 이러한 포토레지스트 패턴(109)을 이용한 식각 공정에 의하여 도 2d에 도시된 바와 같이, 제 3 전극(108a)을 형성한다.
도 2e에 도시된 바와 같이, 제 3 전극(108a) 및 제 2 유전층(107a)을 포함하는 제 2 도전층(106) 상에 제 2 전극을 정의하는 포토레지스트 패턴(110)을 사진 공정에 의하여 형성하고, 이러한 포토레지스트 패턴(110)을 이용한 식각 공정에 의하여 도 2f에 도시된 바와 같이, 제 2 전극(106a)을 형성한다.
이 때, 제 2 유전층(107a) 및 제 3 전극(108a)은 제 1 유전층(105a) 및 제 2 전극(106a)의 상면 일부를 벗어나도록 형성되도록 하며, 이로 인해 제 2 전극(106a)까지 도달하는 제 2 콘택홀을 형성할 수 있도록 한다.
또한, 제 1 유전층(105a) 및 제 2 전극(106a)은 제 1 전극(103a)의 상면 일측을 벗어나도록 형성되고, 이로 인해 제 1 전극(103a)까지 도달하는 제 1 콘택홀을 형성할 수 있도록 한다. 그리고, 제 1 유전층(105a)과 제 2 전극(106a)은 일측이 제 1 전극(103a)으로부터 벗어나도록 연장 형성하여 커패시터의 병렬 구조를 용이하게 구현하도록 한다.
한편, 제 1 내지 제 3 전극(103a,106a,108a)은 도전성 금속, 일예로 구리(Cu)로 이루어진다
도 2g에 도시된 바와 같이, 제 2 전극(106a)을 형성한 결과물 전면에 다층의 절연막(111a,111b)을 순차적으로 형성한 다음 절연막(111a,111b)을 식각 공정에 의 하여 제 1 전극(103a)과 제 2 전극(106a)에 각각 도달하는 제 1 콘택홀(112)과 제 2 콘택홀(113)을 형성한 다음 하부 배선(102)에 도달하는 제 3 콘택홀(114)을 형성한 후 제 1 콘택홀(112) 상부에 사진 공정 및 식각 공정에 의하여 제 3 전극(108a)까지 도달하는 제 1 트렌치(115)를 형성한다. 이 때, 제 2 콘택홀(113)과 제 3 콘택홀(114)에 동시에 또는 후속으로 사진 공정 및 식각 공정에 의하여 제 2 트렌치(116) 및 제 3 트렌치(117)를 형성한다.
도 2h에 도시된 바와 같이, 제 1 콘택홀(112)과 제 1 트렌치(115), 제 2 콘택홀(113)과 제 2 트렌치(116), 그리고, 제 3 콘택홀(114)과 제 3 트렌치(107)에 구리(Cu)나 텅스텐(W) 등과 같은 도전성 금속을 CVD(Chemical vapor deposition) 공정에 의하여 채우게 됨으로써 제 1 전극(103a)과 제 3 전극(108a)에 도달하는 다마신 구조의 제 1 콘택(118)과 제 2 전극(106a)에 도달하는 제 2 콘택(119)을 형성하게 되며, 하부 배선(102) 상에 상부 배선(120)을 형성한다.
이로 인해, 2개의 커패시터를 병렬로 연결하기 위한 배선 공정이 듀얼 다마신(Dual damascene) 공정을 이용하게 된다. 즉, 제 1 전극(103a)과 제 3 전극(108a)을 연결하기 위하여 별도의 루팅(routing)을 진행하지 않고, 듀얼 다마신 공정 중 메탈부를 형성하는 트렌치 부분이 제 3 전극(108a)에 연결되도록 한다.
이상과 같은 본 발명의 바람직한 실시예들에 따르면, 도전층과 유전층과 도전층으로 이루어지는 구조를 적층하여 커패시터를 병렬로 연결되도록 함으로써 면적에 비하여 큰 커패시턴스(capacitance)를 얻을 수 있고, 메탈 트렌치(metal trench)를 이용하여 커패시터의 병렬 연결을 위한 공정을 용이하도록 함과 아울러 반도체 소자가 차지하는 면적을 줄일 수 있다.
이상에서와 같이, 본 발명의 상세한 설명에서 구체적인 실시예에 관해 설명하였으나, 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하며, 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다할 것이다.
도 1a 내지 도 1g는 종래의 기술에 따른 반도체 소자의 커패시터 제조방법을 순차적으로 설명하기 위한 도면이고,
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 커패시터 제조방법을 순차적으로 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
101a,101b : 하부 절연막 102 : 하부 배선
103 : 제 1 도전층 103a : 제 1 전극
104 : 포토레지스트 패턴 105,105a : 제 1 유전층
106 : 제 2 도전층 106a : 제 2 전극
107,107a : 제 2 유전층 108 : 제 3 도전층
108a : 제 3 전극 109,110 : 포토레지스트 패턴
111a,111b : 절연막 112 : 제 1 콘택홀
113 : 제 2 콘택홀 114 : 제 3 콘택홀
115 : 제 1 트렌치 116 : 제 2 트렌치
117 : 제 3 트렌치 118 : 제 1 콘택
119 : 제 2 콘택 120 : 상부 배선

Claims (4)

  1. 반도체 소자의 커패시터에 있어서,
    반도체 기판에 순차적으로 형성되는 제 1 전극, 제 1 유전층, 제 2 전극 및 제 2 유전층, 및 제 3 전극;
    상기 제 1 전극에 도달하는 콘택홀과 상기 콘택홀의 상부에 형성되어 상기 제 3 전극에 도달하는 트렌치에 채워지는 제 1 콘택; 및
    상기 제 2 전극에 도달하는 제 2 콘택
    을 포함하는 반도체 소자의 커패시터.
  2. 제 1 항에 있어서,
    상기 제 1 유전층 및 상기 제 2 전극은,
    상기 제 1 전극으로부터 벗어나도록 연장 형성되는 것
    을 특징으로 하는 반도체 소자의 커패시터.
  3. 반도체 소자의 커패시터 제조방법에 있어서,
    반도체 기판 상에 제 1 도전층을 적층하여 식각에 의해 제 1 전극을 형성하는 단계;
    상기 제 1 전극이 형성되는 전면에 제 1 유전층, 제 2 도전층, 제 2 유전층 및 제 3 도전층을 순차적으로 적층하는 단계;
    상기 제 3 도전층 및 상기 제 2 유전층을 식각하여 제 3 전극을 형성하는 단계;
    상기 제 2 도전층과 상기 제 1 유전층을 식각하여 제 2 전극을 형성하는 단계;
    상기 제 1 및 제 2 전극까지 도달하는 제 1 및 제 2 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀 상부에 상기 제 3 전극에 도달하는 트렌치를 형성하는 단계; 및
    상기 제 1 콘택홀 및 상기 트렌치에 채워지는 제 1 콘택과 상기 제 2 콘택홀에 채워지는 제 2 콘택을 형성시키는 단계
    를 포함하는 반도체 소자의 커패시터 제조방법.
  4. 제 3 항에 있어서,
    상기 제 2 전극을 형성하는 단계는,
    상기 제 1 유전층 및 상기 제 2 전극을 상기 제 1 전극으로부터 벗어나도록 연장 형성시키는 것
    을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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