JP2014216427A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】受動素子のサイズを小さくしたり、その個数を減らしたりしなくても、チップサイズを小さくできるようにした半導体装置及びその製造方法を提供する。
【解決手段】
半導体基板１と、半導体基板１上に形成された第１層間絶縁膜２０と、第１層間絶縁膜２０上に形成されたＭＩＭキャパシタ３０と、第１層間絶縁膜２０上に形成されてＭＩＭキャパシタ３０を覆う第２層間絶縁膜４０と、第２層間絶縁膜４０を介してＭＩＭキャパシタ３０の直上に形成された金属薄膜抵抗体５０と、を備える。ＭＩＭキャパシタ３０と金属薄膜抵抗体５０とが断面視で縦方向に重ねて配置されている。
【選択図】図１
【解決手段】
半導体基板１と、半導体基板１上に形成された第１層間絶縁膜２０と、第１層間絶縁膜２０上に形成されたＭＩＭキャパシタ３０と、第１層間絶縁膜２０上に形成されてＭＩＭキャパシタ３０を覆う第２層間絶縁膜４０と、第２層間絶縁膜４０を介してＭＩＭキャパシタ３０の直上に形成された金属薄膜抵抗体５０と、を備える。ＭＩＭキャパシタ３０と金属薄膜抵抗体５０とが断面視で縦方向に重ねて配置されている。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法に関し、特に、受動素子（例えば、金属抵抗体やキャパシタなど）のサイズを小さくしたり、その個数を減らしたりしなくても、チップサイズを小さくできるようにした半導体装置及びその製造方法に関する。
特許文献１には、ＭＩＭ（Ｍｅｔａｌ：金属、Ｉｎｓｕｌａｔｏｒ：絶縁体、Ｍｅｔａｌ：金属）の連続層によって形成されたキャパシタと、薄膜抵抗器とを同じレベル（層）に形成する方法が開示されている。
特許文献１に開示されている方法では、ＭＩＭキャパシタと薄膜抵抗器とを同じレベル（層）で配置する。つまり、ＭＩＭキャパシタや薄膜抵抗器などの受動素子を断面視で横方向に並べて配置する。このため、半導体装置のチップサイズは大面積となり、受動素子のサイズを小さくしたり、その個数を減らしたりすることなくチップサイズを小さくする（即ち、シュリンクする）ことは困難であった。
そこで、この発明は、このような事情に鑑みてなされたものであって、受動素子のサイズを小さくしたり、その個数を減らしたりしなくても、チップサイズを小さくできるようにした半導体装置及びその製造方法の提供を目的とする。
上記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜上に形成された第１受動素子と、前記第１層間絶縁膜上に形成されて前記第１受動素子を覆う第２層間絶縁膜と、前記第２層間絶縁膜を介して前記第１受動素子の直上に形成された、前記第１受動素子とは異なる機能の第２受動素子と、を備えることを特徴とする。
また、上記の半導体装置において、前記半導体基板に形成されたトランジスタをさらに備え、前記トランジスタの直上に第１層間絶縁膜を介して前記第１受動素子が配置されていることを特徴としてもよい。
また、上記の半導体装置において、前記第１受動素子はキャパシタ及び、金属膜からなる金属抵抗体のうちの一方であり、前記第２受動素子は前記キャパシタ及び前記金属抵抗体のうちの他方であり、前記金属抵抗体の表面を覆うキャップ絶縁膜をさらに備えることを特徴としてもよい。
また、上記の半導体装置において、前記第１受動素子はキャパシタ及び、金属膜からなる金属抵抗体のうちの一方であり、前記第２受動素子は前記キャパシタ及び前記金属抵抗体のうちの他方であり、前記金属抵抗体の表面を覆うキャップ絶縁膜をさらに備えることを特徴としてもよい。
また、上記の半導体装置において、前記第２層間絶縁膜を貫いて前記キャパシタと前記金属抵抗体との間に配置され、一端が前記キャパシタの上部電極と電気的に接続し、他端が前記金属抵抗体と電気的に接続するプラグ電極、をさらに備えることを特徴としてもよい。
また、上記の半導体装置において、前記金属膜は窒化タンタルまたはニッケルクロムまたはシリコンクロムまたは窒化チタンまたはタングステンシリサイドいずれかの膜であることを特徴としてもよい。
また、上記の半導体装置において、前記金属膜は窒化タンタルまたはニッケルクロムまたはシリコンクロムまたは窒化チタンまたはタングステンシリサイドいずれかの膜であることを特徴としてもよい。
本発明の別の態様に係る半導体装置の製造方法は、半導体基板上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜上に第１受動素子を形成する工程と、前記第１層間絶縁膜上に第２層間絶縁膜を形成して前記第１受動素子を覆う工程と、前記第１受動素子の直上に前記第２層間絶縁膜を介して、前記第１受動素子とは異なる機能の第２受動素子を形成する工程と、を備えることを特徴とする。
本発明の一態様によれば、第１受動素子の直上に第２層間絶縁膜を介して第２受動素子が配置されている。即ち、第１受動素子と第２受動素子とが断面視で縦方向（即ち、厚さ方向）に重ねて配置されている。これにより、第１受動素子と第２受動素子を断面視で横方向（即ち、水平方向）に並べて配置する場合と比べて、チップ面積を低減することができる。よって、受動素子のサイズを小さくしたり、その個数を減らしたりしなくても、半導体装置のチップサイズを縮小化することが可能となる。
以下、本発明の実施形態を図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
＜第１実施形態＞
（構成）
図１は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、例えば半導体基板１と、半導体基板１に形成された複数個のＭＯＳトランジスタ１０と、複数個のＭＯＳトランジスタ１０のうちの隣接する一方と他方との間に形成され、これら一方と他方との間を素子分離する素子分離層３と、半導体基板１上に形成されてＭＯＳトランジスタ１０と素子分離層３とを覆う第１層間絶縁膜２０と、を備える。
（構成）
図１は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。
図１に示すように、この半導体装置１００は、例えば半導体基板１と、半導体基板１に形成された複数個のＭＯＳトランジスタ１０と、複数個のＭＯＳトランジスタ１０のうちの隣接する一方と他方との間に形成され、これら一方と他方との間を素子分離する素子分離層３と、半導体基板１上に形成されてＭＯＳトランジスタ１０と素子分離層３とを覆う第１層間絶縁膜２０と、を備える。
また、この半導体装置１００は、第１層間絶縁膜２０上に形成されたＭＩＭキャパシタ３０と、第１層間絶縁膜２０上に形成されてＭＩＭキャパシタ３０を覆う第２層間絶縁膜４０と、第２層間絶縁膜４０上に形成された金属薄膜抵抗体５０と、金属薄膜抵抗体５０の上面を覆うキャップ絶縁膜５３と、第２層間絶縁膜４０上に形成されて金属薄膜抵抗体５０とキャップ絶縁膜５３とを覆う第３層間絶縁膜６０と、を備える。
さらに、この半導体装置１００は、第３層間絶縁膜６０と第２層間絶縁膜４０とを貫いてＭＩＭキャパシタ３０の上部電極３３に電気的に接続するプラグ電極７１と、第３層間絶縁膜６０と第２層間絶縁膜４０と絶縁体３２とを貫いてＭＩＭキャパシタ３０の下部電極３１に電気的に接続するプラグ電極７２と、第３層間絶縁膜６０とキャップ絶縁膜５３とを貫いて金属薄膜抵抗体５０に電気的に接続するプラグ電極７３、７４と、第３層間絶縁膜６０上に形成されてプラグ電極７１〜７４の少なくとも一つ以上と電気的に接続する配線部８１〜８３と、を備える。
半導体基板１は、例えば単結晶のシリコン（Ｓｉ）基板である。また、ＭＯＳトランジスタ１０は、ｎ型ＭＯＳトランジスタ又はｐ型ＭＯＳトランジスタである。ＭＯＳトランジスタ１０は、半導体基板１上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形成されたゲート電極（Ｇ）１２と、ゲート電極の両側下の半導体基板１に形成されたソース（Ｓ）１３、ドレイン（Ｄ）１４を有する。
素子分離層３は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法で形成されたＬＯＣＯＳ層であり、シリコン酸化膜（ＳｉＯ２）からなる。或いは、素子分離層３は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）層でもよい。第１層間絶縁膜２０、第２層間絶縁膜４０、第３層間絶縁膜６０は、例えばシリコン酸化膜又はシリコン窒化膜（Ｓｉ３Ｎ４）、或いは、これらを積層した絶縁膜からなる。
ＭＩＭキャパシタ３０は、ＭＩＭの連続層によって形成されたキャパシタであり、下部電極３１と、下部電極３１上に形成された絶縁体３２と、絶縁体３２上に形成された上部電極３３とを有する。下部電極３１及び上部電極３３は、例えば、アルミニウム（Ａｌ）又はＡｌを含む合金等からなる。また、絶縁体３２は、例えばシリコン酸化膜又はシリコン窒化膜等からなる。
金属薄膜抵抗体５０は、例えば、窒化タンタル（ＴａＮ）等の金属薄膜からなる。金属薄膜抵抗体５０の厚さは、例えば１０〜３０ｎｍである。金属薄膜抵抗体５０がＴａＮからなる場合、キャップ絶縁膜５３は例えばシリコン窒化膜からなる。プラグ電極７１〜７４は、例えば、Ａｌ又はＡｌを含む合金、或いは、タングステン（Ｗ）等の金属からなる。配線部８１〜８３は、例えば、Ａｌ又はＡｌを含む合金からなる。
図１に示すように、この半導体装置１００では、少なくとも一個以上のＭＯＳトランジスタ１０の直上に第１層間絶縁膜２０を介してＭＩＭキャパシタ３０が配置され、且つ、ＭＩＭキャパシタ３０の直上に第２層間絶縁膜４０を介してＴａＮ等からなる金属薄膜抵抗体５０が配置されている。
（製造方法）
次に、図１に示した半導体装置１００の製造方法について説明する。
図２（ａ）〜図３（ｄ）は、本発明の第１実施形態に係る半導体装置１００の製造方法を工程順に示す断面図である。図２（ａ）に示すように、まず始めに、例えばＬＯＣＯＳ法を用いて、半導体基板１に素子分離層３を形成する。また、素子分離層３の形成工程と前後して、半導体基板１にウェル拡散層（図示せず）を形成する。
次に、図１に示した半導体装置１００の製造方法について説明する。
図２（ａ）〜図３（ｄ）は、本発明の第１実施形態に係る半導体装置１００の製造方法を工程順に示す断面図である。図２（ａ）に示すように、まず始めに、例えばＬＯＣＯＳ法を用いて、半導体基板１に素子分離層３を形成する。また、素子分離層３の形成工程と前後して、半導体基板１にウェル拡散層（図示せず）を形成する。
次に、周知のＣＭＯＳプロセスを用いて、半導体基板１にＭＯＳトランジスタ１０を形成する。例えば、半導体基板１を熱酸化してゲート絶縁膜１１を形成し、このゲート絶縁膜１１上に不純物をドープしたポリシリコン膜からなるゲート電極１２を形成する。次に、ゲート電極１２をマスクに用いて半導体基板１にｐ型又はｎ型の不純物をイオン注入し、続いて、半導体基板１にアニール処理を施す。これにより、半導体基板１にｐ型又はｎ型のソース１３、ドレイン１４を形成し、ＭＯＳトランジスタ１０が完成する。
次に、図２（ｂ）に示すように、半導体基板１上に第１層間絶縁膜２０を形成して、ＭＯＳトランジスタ１０を覆う。第１層間絶縁膜２０の形成は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で行う。そして、第１層間絶縁膜２０の表面を平坦化する。平坦化は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）で行う。
次に、図示しないが、第１層間絶縁膜２０を貫いて、ＭＯＳトランジスタ１０のソース１３、ドレイン１４に電気的に接続するプラグ電極を形成する。その後、第１層間絶縁膜２０上に下部電極用の金属膜（以下、下部電極膜）３１´を形成する。この下部電極膜３１´は例えばＡｌ又はＡｌを含む合金からなり、その形成は例えばスパッタ法で行う。
次に、下部電極膜３１´上に絶縁膜を形成する。絶縁膜の形成は、例えばＣＶＤ法で行う。続いて、この絶縁膜上に上部電極用の金属膜（以下、上部電極膜）を形成する。この上部電極膜は例えばＴｉ又はＴｉを含む合金からなり、その形成は例えばスパッタ法で行う。
次に、下部電極膜３１´上に絶縁膜を形成する。絶縁膜の形成は、例えばＣＶＤ法で行う。続いて、この絶縁膜上に上部電極用の金属膜（以下、上部電極膜）を形成する。この上部電極膜は例えばＴｉ又はＴｉを含む合金からなり、その形成は例えばスパッタ法で行う。
そして、フォトリソグラフィ技術及びエッチング技術を用いて、上部電極膜をパターニングして、図２（ｃ）に示すように、上部電極３３を形成する。上部電極３３を形成した後で、レジストパターン（図示せず）を除去する。次に、フォトリソグラフィ技術及びエッチング技術を用いて、上部電極３３下から露出している絶縁膜と下部電極膜とをパターニングする。これにより、絶縁膜から絶縁体３２を形成する。また、下部電極膜から下部電極３１を形成する。さらに、下部電極膜を用いて、下部電極３１と同一層（レイヤー）に配置された中継配線部（図示せず）を形成してもよい。
次に、図２（ｄ）に示すように、第１層間絶縁膜２０上に第２層間絶縁膜４０を形成してＭＩＭキャパシタ３０や、図示しない中継配線部を覆う。第２層間絶縁膜４０の形成は、例えばＣＶＤ法で行う。そして、第２層間絶縁膜４０の表面を平坦化する。平坦化は、例えばＣＭＰで行う。次に、第２層間絶縁膜４０上に、金属薄膜抵抗体５０を形成するための金属薄膜と絶縁膜とを形成する。上述したように、金属薄膜は例えばＴａＮである。ＴａＮは高抵抗膜であり、その形成は例えばスパッタ法で行う。また、絶縁膜は例えばシリコン窒化膜であり、その形成は例えばＣＶＤ法で行う。そして、フォトリソグラフィ技術及びエッチング技術を用いて、絶縁膜と金属薄膜とをパターニングする。これにより、図２（ｄ）に示すように、金属薄膜抵抗体５０と、その上面を覆うキャップ絶縁膜５３とを形成する。
次に、図３（ａ）に示すように、第２層間絶縁膜４０上に第３層間絶縁膜６０を形成して、金属薄膜抵抗体５０とキャップ絶縁膜５３とを覆う。第３層間絶縁膜６０の形成は、例えばＣＶＤ法で行う。そして、第３層間絶縁膜６０の表面を平坦化する。平坦化は、例えばＣＭＰで行う。
次に、フォトリソグラフィ技術及びエッチング技術を用いて、第３層間絶縁膜６０と第２層間絶縁膜４０及び絶縁体３２をそれぞれ部分的に除去する。これにより、上部電極３３上にビアホール（接続孔）９１を形成すると共に、下部電極３１上にビアホール９２を形成する。また、このとき、下部電極３１と同一層に配置された中継配線部（図示せず）上にビアホールを形成してもよい。
次に、フォトリソグラフィ技術及びエッチング技術を用いて、第３層間絶縁膜６０と第２層間絶縁膜４０及び絶縁体３２をそれぞれ部分的に除去する。これにより、上部電極３３上にビアホール（接続孔）９１を形成すると共に、下部電極３１上にビアホール９２を形成する。また、このとき、下部電極３１と同一層に配置された中継配線部（図示せず）上にビアホールを形成してもよい。
次に、図３（ｂ）に示すように、ビアホール９１、９２内にそれぞれプラグ電極７１、７２を形成する。プラグ電極７１、７２は、例えば、第３層間絶縁膜６０上に金属膜をスパッタ法で形成し、形成した金属膜をＣＭＰで平坦化して、ビアホール９１、９２内に金属膜を残し、それ以外の領域上から金属膜を除去することにより形成する。
次に、フォトリソグラフィ技術及びエッチング技術を用いて、第３層間絶縁膜６０とキャップ絶縁膜５３をそれぞれ部分的に除去する。これにより、図３（ｃ）に示すように、金属薄膜抵抗体５０上にビアホール９３、９４を形成する。次に、図３（ｄ）に示すように、ビアホール９３、９４内にプラグ電極７３、７４を形成する。プラグ電極７３、７４は、例えば、プラグ電極７１、７２と同様の方法により形成する。
次に、フォトリソグラフィ技術及びエッチング技術を用いて、第３層間絶縁膜６０とキャップ絶縁膜５３をそれぞれ部分的に除去する。これにより、図３（ｃ）に示すように、金属薄膜抵抗体５０上にビアホール９３、９４を形成する。次に、図３（ｄ）に示すように、ビアホール９３、９４内にプラグ電極７３、７４を形成する。プラグ電極７３、７４は、例えば、プラグ電極７１、７２と同様の方法により形成する。
次に、第３層間絶縁膜６０上に導電膜を形成する。導電膜は、例えばＡｌ、又はＡｌを含む合金であり、その形成は例えばスパッタ法で行う。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて導電膜をパターニングする。これにより、図１に示した配線部８１〜８３を形成する。以上の工程を経て、図１に示した半導体装置１００が完成する。
この第１実施形態では、ＭＩＭキャパシタ３０が本発明の「第１受動素子」に対応し、金属薄膜抵抗体５０が本発明の「第２受動素子」に対応している。また、ＭＯＳトランジスタ１０が本発明の「トランジスタ」に対応している。
この第１実施形態では、ＭＩＭキャパシタ３０が本発明の「第１受動素子」に対応し、金属薄膜抵抗体５０が本発明の「第２受動素子」に対応している。また、ＭＯＳトランジスタ１０が本発明の「トランジスタ」に対応している。
（第１実施形態の効果）
本発明の第１実施形態は、以下の効果を奏する。
（１）ＭＩＭキャパシタ３０の直上に第２層間絶縁膜４０を介して金属薄膜抵抗体５０が配置されている。即ち、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０とが断面視で縦方向（即ち、厚さ方向）に重ねて配置されている。これにより、ＭＩＭキャパシタ３０や金属薄膜抵抗体５０を断面視で横方向（即ち、水平方向）に並べて配置する場合と比べて、チップ面積を低減することができる。よって、ＭＩＭキャパシタ３０や金属薄膜抵抗体５０のサイズを小さくしたり、個数を減らしたりしなくても、半導体装置のチップサイズを縮小化することが可能となる。
本発明の第１実施形態は、以下の効果を奏する。
（１）ＭＩＭキャパシタ３０の直上に第２層間絶縁膜４０を介して金属薄膜抵抗体５０が配置されている。即ち、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０とが断面視で縦方向（即ち、厚さ方向）に重ねて配置されている。これにより、ＭＩＭキャパシタ３０や金属薄膜抵抗体５０を断面視で横方向（即ち、水平方向）に並べて配置する場合と比べて、チップ面積を低減することができる。よって、ＭＩＭキャパシタ３０や金属薄膜抵抗体５０のサイズを小さくしたり、個数を減らしたりしなくても、半導体装置のチップサイズを縮小化することが可能となる。
（２）また、ＭＯＳトランジスタ１０の直上に第１層間絶縁膜２０を介してＭＩＭキャパシタ３０が配置されている。即ち、ＭＯＳトランジスタ１０とＭＩＭキャパシタ３０と金属薄膜抵抗体５０とが断面視で縦方向に重ねて配置されている。これにより、半導体装置のチップサイズをさらに縮小化することが可能となる。
（３）また、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０は、例えばプラグ電極７１と配線部８１とプラグ電極７４とを介して、直列に接続されている。これにより、半導体装置はＲＣ回路を構成することができる。
（４）また、金属薄膜抵抗体５０は、窒化タンタル（ＴａＮ）膜からなる。これにより、金属薄膜抵抗体５０のよりいっそうの高抵抗化に寄与することができる。
（３）また、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０は、例えばプラグ電極７１と配線部８１とプラグ電極７４とを介して、直列に接続されている。これにより、半導体装置はＲＣ回路を構成することができる。
（４）また、金属薄膜抵抗体５０は、窒化タンタル（ＴａＮ）膜からなる。これにより、金属薄膜抵抗体５０のよりいっそうの高抵抗化に寄与することができる。
（変形例）
（１）第１実施形態では、金属薄膜抵抗体５０がＴａＮからなる場合について説明した。しかしながら、本発明において、金属薄膜抵抗体５０はＴａＮからなる抵抗体に限定されるものではなく、例えば窒化チタン、シリコンクロム、ニッケルクロム、タングステンシリサイド、金属サーメットなど、他の金属からなる抵抗体であってもよい。このような場合であっても、第１実施形態の効果（１）〜（４）を奏する。
（２）また、第１実施形態では、図１に示したように、ＭＯＳトランジスタ１０の直上に第１層間絶縁膜２０を介してＭＩＭキャパシタ３０が配置され、ＭＩＭキャパシタ３０の直上に第２層間絶縁膜４０を介してＴａＮ等からなる金属薄膜抵抗体５０が配置されている場合について説明した。しかしながら、本発明において、ＭＩＭキャパシタ３０及び金属薄膜抵抗体５０は、ＭＯＳトランジスタ１０の直上に配置されていなくてもよい。即ち、ＭＩＭキャパシタ３０の直下にはＭＯＳトランジスタ１０が配置されていなくてもよい。このような構成であっても、第１実施形態の効果（１）（３）（４）を奏する。
（１）第１実施形態では、金属薄膜抵抗体５０がＴａＮからなる場合について説明した。しかしながら、本発明において、金属薄膜抵抗体５０はＴａＮからなる抵抗体に限定されるものではなく、例えば窒化チタン、シリコンクロム、ニッケルクロム、タングステンシリサイド、金属サーメットなど、他の金属からなる抵抗体であってもよい。このような場合であっても、第１実施形態の効果（１）〜（４）を奏する。
（２）また、第１実施形態では、図１に示したように、ＭＯＳトランジスタ１０の直上に第１層間絶縁膜２０を介してＭＩＭキャパシタ３０が配置され、ＭＩＭキャパシタ３０の直上に第２層間絶縁膜４０を介してＴａＮ等からなる金属薄膜抵抗体５０が配置されている場合について説明した。しかしながら、本発明において、ＭＩＭキャパシタ３０及び金属薄膜抵抗体５０は、ＭＯＳトランジスタ１０の直上に配置されていなくてもよい。即ち、ＭＩＭキャパシタ３０の直下にはＭＯＳトランジスタ１０が配置されていなくてもよい。このような構成であっても、第１実施形態の効果（１）（３）（４）を奏する。
＜第２実施形態＞
上記の第１実施形態では、金属薄膜抵抗体５０と配線部８１との電気的接続をプラグ電極７１を介して行う場合を図１に示した。しかしながら、本発明の実施形態において、金属薄膜抵抗体と配線部との接続関係はこれに限定されない。例えば、ビアホールを埋め込むように配線部を形成して、金属薄膜抵抗体と配線部とを（プラグ電極を介さずに）直接接続するようにしてもよい。
上記の第１実施形態では、金属薄膜抵抗体５０と配線部８１との電気的接続をプラグ電極７１を介して行う場合を図１に示した。しかしながら、本発明の実施形態において、金属薄膜抵抗体と配線部との接続関係はこれに限定されない。例えば、ビアホールを埋め込むように配線部を形成して、金属薄膜抵抗体と配線部とを（プラグ電極を介さずに）直接接続するようにしてもよい。
（構成）
図４は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。
図４に示すように、この半導体装置２００は、例えば半導体基板１と、半導体基板１に形成された複数個のＭＯＳトランジスタ１０と、半導体基板１に形成された素子分離層３と、半導体基板１上に形成されてＭＯＳトランジスタ１０及び素子分離層３を覆う第１層間絶縁膜２０と、を備える。
また、この半導体装置２００は、第１層間絶縁膜２０上に形成されたＭＩＭキャパシタ３０と、第１層間絶縁膜２０上に形成されてＭＩＭキャパシタ３０を覆う第２層間絶縁膜４０と、第２層間絶縁膜４０上に形成された金属薄膜抵抗体５０と、金属薄膜抵抗体５０の上面を覆うキャップ絶縁膜５３と、第２層間絶縁膜４０上に形成されて金属薄膜抵抗体５０とキャップ絶縁膜５３とを覆う第３層間絶縁膜６０と、を備える。
図４は、本発明の第２実施形態に係る半導体装置２００の構成例を示す断面図である。
図４に示すように、この半導体装置２００は、例えば半導体基板１と、半導体基板１に形成された複数個のＭＯＳトランジスタ１０と、半導体基板１に形成された素子分離層３と、半導体基板１上に形成されてＭＯＳトランジスタ１０及び素子分離層３を覆う第１層間絶縁膜２０と、を備える。
また、この半導体装置２００は、第１層間絶縁膜２０上に形成されたＭＩＭキャパシタ３０と、第１層間絶縁膜２０上に形成されてＭＩＭキャパシタ３０を覆う第２層間絶縁膜４０と、第２層間絶縁膜４０上に形成された金属薄膜抵抗体５０と、金属薄膜抵抗体５０の上面を覆うキャップ絶縁膜５３と、第２層間絶縁膜４０上に形成されて金属薄膜抵抗体５０とキャップ絶縁膜５３とを覆う第３層間絶縁膜６０と、を備える。
さらに、この半導体装置２００は、第３層間絶縁膜６０と第２層間絶縁膜４０とを貫いてＭＩＭキャパシタ３０の上部電極３３に電気的に接続するプラグ電極７１と、第３層間絶縁膜６０と第２層間絶縁膜４０と絶縁体３２とを貫いてＭＩＭキャパシタ３０の下部電極３１に電気的に接続するプラグ電極７２と、第３層間絶縁膜６０上に形成された配線部８１〜８３と、を備える。
この半導体装置２００において、配線部８１は、例えば、その一方の端部がプラグ電極ではなく、金属薄膜抵抗体５０上に形成されたビアホールに埋め込まれており、金属薄膜抵抗体５０に直接接続している。また、配線部８３も、金属薄膜抵抗体５０上に形成されたビアホールに埋め込まれており、金属薄膜抵抗体５０に直接接続している。
そして、第１実施形態に係る半導体装置１００と同様、第２実施形態に係る半導体装置２００においても、少なくとも一個以上のＭＯＳトランジスタ１０と、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０とが縦方向に重ねて配置されている。
そして、第１実施形態に係る半導体装置１００と同様、第２実施形態に係る半導体装置２００においても、少なくとも一個以上のＭＯＳトランジスタ１０と、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０とが縦方向に重ねて配置されている。
（製造方法）
次に、図４に示した半導体装置２００の製造方法について説明する。
図５（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置２００の製造方法を工程順に示す断面図である。図５（ａ）において、ビアホール９３、９４を形成する工程までは第１実施形態と同様である。ビアホール９３、９４を形成した後、図５（ｂ）に示すように、第３層間絶縁膜６０上に導電膜８０を形成してビアホール９３、９４を埋め込む。導電膜８０は、例えばＡｌ、又はＡｌを含む合金であり、その形成は例えばスパッタ法で行う。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて導電膜８０をパターニングする。これにより、図４に示した配線部８１〜８３を形成する。以上の工程を経て、図４に示した半導体装置２００が完成する。
この第２実施形態において、半導体装置２００を構成する各部と本発明との対応関係は第１実施形態と同じである。
次に、図４に示した半導体装置２００の製造方法について説明する。
図５（ａ）及び（ｂ）は、本発明の第２実施形態に係る半導体装置２００の製造方法を工程順に示す断面図である。図５（ａ）において、ビアホール９３、９４を形成する工程までは第１実施形態と同様である。ビアホール９３、９４を形成した後、図５（ｂ）に示すように、第３層間絶縁膜６０上に導電膜８０を形成してビアホール９３、９４を埋め込む。導電膜８０は、例えばＡｌ、又はＡｌを含む合金であり、その形成は例えばスパッタ法で行う。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて導電膜８０をパターニングする。これにより、図４に示した配線部８１〜８３を形成する。以上の工程を経て、図４に示した半導体装置２００が完成する。
この第２実施形態において、半導体装置２００を構成する各部と本発明との対応関係は第１実施形態と同じである。
（第２実施形態の効果）
本発明の第２実施形態は、第１実施形態の効果（１）〜（４）と同様の効果を奏する。
また、ビアホール９３、９４にプラグ電極ではなく、配線部８３、８１をそれぞれ埋め込んで、配線部８３、８１と金属薄膜抵抗体５０とをそれぞれ電気的に接続している。ビアホール９３、９４に配線部８３、８１を隙間無く埋め込むために、第１実施形態と比べて、ビアホール９３、９４のアスペクト比の制約が厳しくなる（即ち、ビアホールの径を大きくし、且つ、その深さを浅くする必要がある）が、一方で、図３（ｄ）に示したプラグ電極７３、７４の形成工程が不要であるため、半導体装置の製造工程数を少なくすることができる。
（変形例）
第２実施形態においても、第１実施形態で説明した変形例（１）（２）を適用してよい。
本発明の第２実施形態は、第１実施形態の効果（１）〜（４）と同様の効果を奏する。
また、ビアホール９３、９４にプラグ電極ではなく、配線部８３、８１をそれぞれ埋め込んで、配線部８３、８１と金属薄膜抵抗体５０とをそれぞれ電気的に接続している。ビアホール９３、９４に配線部８３、８１を隙間無く埋め込むために、第１実施形態と比べて、ビアホール９３、９４のアスペクト比の制約が厳しくなる（即ち、ビアホールの径を大きくし、且つ、その深さを浅くする必要がある）が、一方で、図３（ｄ）に示したプラグ電極７３、７４の形成工程が不要であるため、半導体装置の製造工程数を少なくすることができる。
（変形例）
第２実施形態においても、第１実施形態で説明した変形例（１）（２）を適用してよい。
＜第３実施形態＞
上記の第１実施形態では、ＭＩＭキャパシタ３０の上部電極３３と金属薄膜抵抗体５０との電気的接続を、プラグ電極７１と、配線部８１と、プラグ電極７４とを介して行う場合を図１に示した。しかしながら、本発明の実施形態において、ＭＩＭキャパシタと金属薄膜抵抗体との接続関係はこれに限定されない。例えば、ＭＩＭキャパシタの上部電極と金属薄膜抵抗体とをプラグ電極のみを介して接続するようにしてもよい。
上記の第１実施形態では、ＭＩＭキャパシタ３０の上部電極３３と金属薄膜抵抗体５０との電気的接続を、プラグ電極７１と、配線部８１と、プラグ電極７４とを介して行う場合を図１に示した。しかしながら、本発明の実施形態において、ＭＩＭキャパシタと金属薄膜抵抗体との接続関係はこれに限定されない。例えば、ＭＩＭキャパシタの上部電極と金属薄膜抵抗体とをプラグ電極のみを介して接続するようにしてもよい。
（構成）
図６（ａ）及び（ｂ）は、本発明の第３実施形態に係る半導体装置３００の構成例を示す断面図と、半導体装置３００の一部を示す回路図である。
図６（ａ）に示すように、この半導体装置３００は、例えば半導体基板１と、半導体基板１に形成された複数個のＭＯＳトランジスタ１０と、半導体基板１に形成された素子分離層３と、半導体基板１上に形成されてＭＯＳトランジスタ１０及び素子分離層３を覆う第１層間絶縁膜２０と、を備える。
また、この半導体装置３００は、第１層間絶縁膜２０上に形成されたＭＩＭキャパシタ３０と、第１層間絶縁膜２０上に形成されてＭＩＭキャパシタ３０を覆う第２層間絶縁膜４０と、第２層間絶縁膜４０を貫いてＭＩＭキャパシタ３０の上部電極３３に電気的に接続するプラグ電極２７１と、第２層間絶縁膜４０上に形成されてプラグ電極２７１と電気的に接続する金属薄膜抵抗体５０と、金属薄膜抵抗体５０の上面を覆うキャップ絶縁膜５３と、第２層間絶縁膜４０上に形成されて金属薄膜抵抗体５０とキャップ絶縁膜５３とを覆う第３層間絶縁膜６０と、を備える。
図６（ａ）及び（ｂ）は、本発明の第３実施形態に係る半導体装置３００の構成例を示す断面図と、半導体装置３００の一部を示す回路図である。
図６（ａ）に示すように、この半導体装置３００は、例えば半導体基板１と、半導体基板１に形成された複数個のＭＯＳトランジスタ１０と、半導体基板１に形成された素子分離層３と、半導体基板１上に形成されてＭＯＳトランジスタ１０及び素子分離層３を覆う第１層間絶縁膜２０と、を備える。
また、この半導体装置３００は、第１層間絶縁膜２０上に形成されたＭＩＭキャパシタ３０と、第１層間絶縁膜２０上に形成されてＭＩＭキャパシタ３０を覆う第２層間絶縁膜４０と、第２層間絶縁膜４０を貫いてＭＩＭキャパシタ３０の上部電極３３に電気的に接続するプラグ電極２７１と、第２層間絶縁膜４０上に形成されてプラグ電極２７１と電気的に接続する金属薄膜抵抗体５０と、金属薄膜抵抗体５０の上面を覆うキャップ絶縁膜５３と、第２層間絶縁膜４０上に形成されて金属薄膜抵抗体５０とキャップ絶縁膜５３とを覆う第３層間絶縁膜６０と、を備える。
また、この半導体装置３００は、第３層間絶縁膜６０と第２層間絶縁膜４０と絶縁体３２とを貫いてＭＩＭキャパシタ３０の下部電極３１に電気的に接続するプラグ電極２７２と、第３層間絶縁膜６０とキャップ絶縁膜５３とを貫いて金属薄膜抵抗体５０に電気的に接続するプラグ電極２７３と、第３層間絶縁膜６０上に形成されてプラグ電極２７２、２７３と電気的に接続する配線部２８２、２８３と、を備える。プラグ電極２７１〜２７３は、例えば、Ａｌ又はＡｌを含む合金、或いは、タングステン（Ｗ）等の金属からなる。また、配線部２８２、２８３は、例えば、Ａｌ又はＡｌを含む合金からなる。
この半導体装置３００において、プラグ電極２７１は、その一端がＭＩＭキャパシタ３０の上部電極３３に電気的に接続し、（一方の反対側に位置する）他端が金属薄膜抵抗体５０に電気的に接続している。また、第１実施形態に係る半導体装置１００と同様、第３実施形態に係る半導体装置３００においても、ＭＯＳトランジスタ１０とＭＩＭキャパシタ３０及び金属薄膜抵抗体５０は縦方向に重ねて配置されている。
（製造方法）
図７（ａ）〜図８（ｃ）は、本発明の第３実施形態に係る半導体装置３００の製造方法を工程順に示す断面図である。図７（ａ）において、第２層間絶縁膜４０を形成する工程までは第１実施形態と同様である。第２層間絶縁膜４０を形成した後、フォトリソグラフィ技術及びエッチング技術を用いて、第２層間絶縁膜４０を部分的に除去する。これにより、上部電極３３上にビアホール２９１を形成する。次に、図７（ｂ）に示すように、ビアホール２９１内にプラグ電極２７１を形成する。プラグ電極２７１は、例えば、第１実施形態で説明したプラグ電極７１、７２と同様の方法により形成する。
図７（ａ）〜図８（ｃ）は、本発明の第３実施形態に係る半導体装置３００の製造方法を工程順に示す断面図である。図７（ａ）において、第２層間絶縁膜４０を形成する工程までは第１実施形態と同様である。第２層間絶縁膜４０を形成した後、フォトリソグラフィ技術及びエッチング技術を用いて、第２層間絶縁膜４０を部分的に除去する。これにより、上部電極３３上にビアホール２９１を形成する。次に、図７（ｂ）に示すように、ビアホール２９１内にプラグ電極２７１を形成する。プラグ電極２７１は、例えば、第１実施形態で説明したプラグ電極７１、７２と同様の方法により形成する。
次に、図７（ｃ）に示すように、第２層間絶縁膜４０上に金属薄膜抵抗体５０及びキャップ絶縁膜５３を形成する。そして、図８（ａ）に示すように、第２層間絶縁膜４０上に第３層間絶縁膜６０を形成する。次に、フォトリソグラフィ技術及びエッチング技術を用いて、第３層間絶縁膜６０と第２層間絶縁膜４０と絶縁体３２とを部分的に除去する。これにより、下部電極３１上にビアホール２９２を形成する。そして、図８（ｂ）に示すように、ビアホール２９２内にプラグ電極２７２を形成する。プラグ電極２７２は、例えば、第１実施形態で説明したプラグ電極７１、７２と同様の方法により形成する。
次に、フォトリソグラフィ技術及びエッチング技術を用いて、第３層間絶縁膜６０とキャップ絶縁膜５３とを部分的に除去する。これにより、金属薄膜抵抗体５０上にビアホール２９３を形成する。そして、図８（ｃ）に示すように、ビアホール２９３内にプラグ電極２７３を形成する。プラグ電極２７３は、例えば、第１実施形態で説明したプラグ電極７１、７２と同様の方法により形成する。
次に、第３層間絶縁膜６０上に導電膜を形成し、これをパターニングして、図６（ａ）に示した配線部２８２、２８３を形成する。以上の工程を経て、図６（ａ）に示した半導体装置３００が完成する。
この第３実施形態では、プラグ電極２７１が本発明のプラグ電極に対応している。その他の対応関係は、第１実施形態と同じである。
この第３実施形態では、プラグ電極２７１が本発明のプラグ電極に対応している。その他の対応関係は、第１実施形態と同じである。
（第３実施形態の効果）
本発明の第３実施形態は、第１実施形態の効果（１）〜（４）と同様の効果を奏する。また、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０は、配線部を介さずにプラグ電極２７１を介して接続されている。
この構造により、図６（ｂ）の破線で囲む部分、即ち、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０との間で配線部は不要であるため、配線部を配置するための面積を低減することができる。これにより、半導体装置のチップサイズをさらに小さくすることが可能となる。また、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０との間で、配線部の抵抗や、配線部とプラグ電極との接触抵抗をゼロにすることができる。これにより、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０との間に生じる意図しない抵抗（即ち、寄生抵抗）を低減することができる。
（変形例）
第３実施形態においても、第１実施形態で説明した変形例（１）（２）を適用してよい。
本発明の第３実施形態は、第１実施形態の効果（１）〜（４）と同様の効果を奏する。また、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０は、配線部を介さずにプラグ電極２７１を介して接続されている。
この構造により、図６（ｂ）の破線で囲む部分、即ち、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０との間で配線部は不要であるため、配線部を配置するための面積を低減することができる。これにより、半導体装置のチップサイズをさらに小さくすることが可能となる。また、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０との間で、配線部の抵抗や、配線部とプラグ電極との接触抵抗をゼロにすることができる。これにより、ＭＩＭキャパシタ３０と金属薄膜抵抗体５０との間に生じる意図しない抵抗（即ち、寄生抵抗）を低減することができる。
（変形例）
第３実施形態においても、第１実施形態で説明した変形例（１）（２）を適用してよい。
＜第４実施形態＞
上記の第１〜第３実施形態では、ＭＩＭキャパシタ３０の直上に第２層間絶縁膜４０を介して金属薄膜抵抗体５０が配置されている場合について説明した。しかしながら、本発明の実施形態において、ＭＩＭキャパシタと金属薄膜抵抗体との位置関係はこれに限定されない。即ち、ＭＩＭキャパシタと金属薄膜抵抗体の上下の位置関係は逆でもよい。
上記の第１〜第３実施形態では、ＭＩＭキャパシタ３０の直上に第２層間絶縁膜４０を介して金属薄膜抵抗体５０が配置されている場合について説明した。しかしながら、本発明の実施形態において、ＭＩＭキャパシタと金属薄膜抵抗体との位置関係はこれに限定されない。即ち、ＭＩＭキャパシタと金属薄膜抵抗体の上下の位置関係は逆でもよい。
（構成）
図９は、本発明の第４実施形態に係る半導体装置４００の構成例を示す断面図である。
図９に示すように、この半導体装置４００は、例えば半導体基板１と、半導体基板１に形成された複数個のＭＯＳトランジスタ１０と、半導体基板１に形成された素子分離層３と、半導体基板１上に形成されてＭＯＳトランジスタ１０及び素子分離層３を覆う第１層間絶縁膜２０と、を備える。
図９は、本発明の第４実施形態に係る半導体装置４００の構成例を示す断面図である。
図９に示すように、この半導体装置４００は、例えば半導体基板１と、半導体基板１に形成された複数個のＭＯＳトランジスタ１０と、半導体基板１に形成された素子分離層３と、半導体基板１上に形成されてＭＯＳトランジスタ１０及び素子分離層３を覆う第１層間絶縁膜２０と、を備える。
また、この半導体装置４００は、第１層間絶縁膜２０上に形成された金属薄膜抵抗体５０と、金属薄膜抵抗体５０の上面を覆うキャップ絶縁膜５３と、第１層間絶縁膜２０上に形成されて金属薄膜抵抗体５０とキャップ絶縁膜５３とを覆う第２層間絶縁膜４０と、第２層間絶縁膜４０とキャップ絶縁膜５３とを貫いて金属薄膜抵抗体５０と電気的に接続するプラグ電極３７３、３７４と、第２層間絶縁膜４０上に形成されてプラグ電極３７３、３７４と電気的に接続するＭＩＭキャパシタ３０と、第２層間絶縁膜４０上に形成されてＭＩＭキャパシタ３０を覆う第３層間絶縁膜６０と、を備える。
さらに、この半導体装置４００は、第３層間絶縁膜６０を貫いてＭＩＭキャパシタ３０の上部電極に電気的に接続するプラグ電極３７１と、第３層間絶縁膜６０と絶縁体３２とを貫いてＭＩＭキャパシタ３０の下部電極３１に電気的に接続するプラグ電極３７２と、第３層間絶縁膜６０上に形成されてプラグ電極３７１、３７２と電気的に接続する配線部３８１、３８２と、を備える。
プラグ電極３７１〜３７４は、例えば、Ａｌ又はＡｌを含む合金、或いは、タングステン（Ｗ）等の金属からなる。また、配線部３８１、３８２は、例えば、Ａｌ又はＡｌを含む合金からなる。そして、第４実施形態に係る半導体装置４００においても、少なくとも一個以上のＭＯＳトランジスタ１０と、金属薄膜抵抗体５０とＭＩＭキャパシタ３０とが縦方向に重ねて配置されている。
（製造方法）
図１０（ａ）〜図１１（ｃ）は、本発明の第４実施形態に係る半導体装置４００の製造方法を工程順に示す断面図である。図１０（ａ）において、第１層間絶縁膜２０を形成する工程までは第１実施形態と同様である。第１層間絶縁膜２０を形成した後、第１層間絶縁膜２０上に金属薄膜抵抗体５０とキャップ絶縁膜５３とを形成する。次に、図１０（ｂ）に示すように、第１層間絶縁膜２０上に第２層間絶縁膜４０を形成して金属薄膜抵抗体５０とキャップ絶縁膜５３とを覆う。そして、フォトリソグラフィ技術及びエッチング技術を用いて、第２層間絶縁膜４０とキャップ絶縁膜５３とを部分的に除去する。これにより、金属薄膜抵抗体５０上にビアホール３９３、３９４を形成する。次に、図１０（ｃ）に示すように、ビアホール３９３、３９４内にプラグ電極３７３、３７４を形成する。プラグ電極３７３、３７４は、例えば、第１実施形態で説明したプラグ電極７１、７２と同様の方法により形成する。
図１０（ａ）〜図１１（ｃ）は、本発明の第４実施形態に係る半導体装置４００の製造方法を工程順に示す断面図である。図１０（ａ）において、第１層間絶縁膜２０を形成する工程までは第１実施形態と同様である。第１層間絶縁膜２０を形成した後、第１層間絶縁膜２０上に金属薄膜抵抗体５０とキャップ絶縁膜５３とを形成する。次に、図１０（ｂ）に示すように、第１層間絶縁膜２０上に第２層間絶縁膜４０を形成して金属薄膜抵抗体５０とキャップ絶縁膜５３とを覆う。そして、フォトリソグラフィ技術及びエッチング技術を用いて、第２層間絶縁膜４０とキャップ絶縁膜５３とを部分的に除去する。これにより、金属薄膜抵抗体５０上にビアホール３９３、３９４を形成する。次に、図１０（ｃ）に示すように、ビアホール３９３、３９４内にプラグ電極３７３、３７４を形成する。プラグ電極３７３、３７４は、例えば、第１実施形態で説明したプラグ電極７１、７２と同様の方法により形成する。
次に、図１０（ｄ）に示すように、第２層間絶縁膜４０上に下部電極膜３１´を形成する。続いて、下部電極上に絶縁膜と上部電極膜とを形成する。そして、フォトリソグラフィ技術及びエッチング技術を用いて、上部電極膜と絶縁膜、下部電極膜３１´を順次パターニングする。これにより、図１１（ａ）に示すように、上部電極３３と、絶縁体３２と、下部電極３１とを形成する。また、このとき、下部電極膜から中継配線部（図示せず）を形成してもよい。
次に、図１１（ｂ）に示すように、第２層間絶縁膜４０上に第３層間絶縁膜６０を形成する。そして、フォトリソグラフィ技術及びドライエッチング技術を用いて、第３層間絶縁膜６０及び絶縁体３２をそれぞれ部分的に除去する。これにより、上部電極３３上と、下部電極上にそれぞれビアホール３９１、３９２を形成する。また、このとき、下部電極３１と同一層に配置された中継配線部（図示せず）上にビアホールを形成してもよい。
次に、図１１（ｃ）に示すように、ビアホール３９１、３９２内にプラグ電極３７１、３７２を形成する。プラグ電極３７１、３７２は、例えば、第１実施形態で説明したプラグ電極７１、７２と同様の方法により形成する。次に、第３層間絶縁膜６０上に導電膜を形成し、これをパターニングして、図９に示した配線部３８１、３８２を形成する。以上の工程を経て、図９に示した半導体装置４００が完成する。
この第４実施形態では、金属薄膜抵抗体５０が本発明の「第１受動素子」に対応し、ＭＩＭキャパシタ３０が本発明の「第２受動素子」に対応している。また、ＭＯＳトランジスタ１０が本発明の「トランジスタ」に対応している。
（第４実施形態の効果）
本発明の第４実施形態によれば、金属薄膜抵抗体５０の直上に第２層間絶縁膜４０を介してＭＩＭキャパシタ３０が配置されている。即ち、金属薄膜抵抗体５０とＭＩＭキャパシタ３０とが断面視で縦方向に重ねて配置されている。従って、第１実施形態の効果（１）と同様の効果を奏する。また、本発明の第４実施形態によれば、第１実施形態の効果（２）〜（４）と同様の効果も奏する。
（変形例）
第４実施形態においても、第１実施形態で説明した変形例（１）（２）を適用してよい。
本発明の第４実施形態によれば、金属薄膜抵抗体５０の直上に第２層間絶縁膜４０を介してＭＩＭキャパシタ３０が配置されている。即ち、金属薄膜抵抗体５０とＭＩＭキャパシタ３０とが断面視で縦方向に重ねて配置されている。従って、第１実施形態の効果（１）と同様の効果を奏する。また、本発明の第４実施形態によれば、第１実施形態の効果（２）〜（４）と同様の効果も奏する。
（変形例）
第４実施形態においても、第１実施形態で説明した変形例（１）（２）を適用してよい。
＜第５実施形態＞
上記の第４実施形態では、金属薄膜抵抗体５０とＭＩＭキャパシタ３０との電気的接続をプラグ電極３７３、３７４を介して行う場合について説明した。しかしながら、本発明の実施形態はこれに限定されない。例えば、金属薄膜抵抗体上のビアホールを埋め込むように下部電極膜を形成して、金属薄膜抵抗体とＭＩＭキャパシタとを直接接続するようにしてもよい。
上記の第４実施形態では、金属薄膜抵抗体５０とＭＩＭキャパシタ３０との電気的接続をプラグ電極３７３、３７４を介して行う場合について説明した。しかしながら、本発明の実施形態はこれに限定されない。例えば、金属薄膜抵抗体上のビアホールを埋め込むように下部電極膜を形成して、金属薄膜抵抗体とＭＩＭキャパシタとを直接接続するようにしてもよい。
（構成）
図１２は、本発明の第５実施形態に係る半導体装置５００の構成例を示す断面図である。図１２に示すように、この半導体装置５００は、例えば半導体基板１と、半導体基板１に形成された複数個のＭＯＳトランジスタ１０と、半導体基板１に形成された素子分離層３と、半導体基板１上に形成されてＭＯＳトランジスタ１０及び素子分離層３を覆う第１層間絶縁膜２０と、を備える。
図１２は、本発明の第５実施形態に係る半導体装置５００の構成例を示す断面図である。図１２に示すように、この半導体装置５００は、例えば半導体基板１と、半導体基板１に形成された複数個のＭＯＳトランジスタ１０と、半導体基板１に形成された素子分離層３と、半導体基板１上に形成されてＭＯＳトランジスタ１０及び素子分離層３を覆う第１層間絶縁膜２０と、を備える。
また、この半導体装置５００は、第１層間絶縁膜２０上に形成された金属薄膜抵抗体５０と、金属薄膜抵抗体５０の上面を覆うキャップ絶縁膜５３と、第１層間絶縁膜２０上に形成されて金属薄膜抵抗体５０とキャップ絶縁膜５３とを覆う第２層間絶縁膜４０と、第２層間絶縁膜４０上に形成されたＭＩＭキャパシタ３０と、第２層間絶縁膜４０上に形成されてＭＩＭキャパシタ３０を覆う第３層間絶縁膜６０と、を備える。
さらに、この半導体装置５００は、第３層間絶縁膜６０を貫いてＭＩＭキャパシタ３０の上部電極に電気的に接続するプラグ電極３７１と、第３層間絶縁膜６０と絶縁体３２とを貫いてＭＩＭキャパシタ３０の下部電極３１に電気的に接続するプラグ電極３７２と、第３層間絶縁膜６０上に形成されてプラグ電極３７１、３７２と電気的に接続する配線部３８１、３８２と、を備える。
この半導体装置５００において、下部電極３１は、金属薄膜抵抗体５０上に形成されたビアホールに埋め込まれており、金属薄膜抵抗体５０に直接接続している。即ち、下部電極３１は、プラグ電極を介して金属薄膜抵抗体５０に接続しているわけではない。また、第４実施形態に係る半導体装置４００と同様、第５実施形態に係る半導体装置５００においても、少なくとも一個以上のＭＯＳトランジスタ１０と、金属薄膜抵抗体５０とＭＩＭキャパシタ３０とが縦方向に重ねて配置されている。
（製造方法）
次に、図１２に示した半導体装置の製造方法について説明する。
図１３（ａ）〜（ｄ）は、本発明の第５実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１３（ａ）において、第２層間絶縁膜４０にビアホール３９２、３９３を形成する工程までは第４実施形態と同様である。ビアホール３９２、３９３を形成した後、第２層間絶縁膜４０上に下部電極膜を形成してビアホール３９２、３９３を埋め込む。次に、下部電極膜上に絶縁膜、上部電極膜を順次形成し、これらをパターニングする。これにより、図１３（ｂ）に示すように、下部電極３１が金属薄膜抵抗体５０に直接接続した構造のＭＩＭキャパシタ３０が完成する。そして、これ以降の工程は、第４実施形態と同様である。
次に、図１２に示した半導体装置の製造方法について説明する。
図１３（ａ）〜（ｄ）は、本発明の第５実施形態に係る半導体装置の製造方法を工程順に示す断面図である。図１３（ａ）において、第２層間絶縁膜４０にビアホール３９２、３９３を形成する工程までは第４実施形態と同様である。ビアホール３９２、３９３を形成した後、第２層間絶縁膜４０上に下部電極膜を形成してビアホール３９２、３９３を埋め込む。次に、下部電極膜上に絶縁膜、上部電極膜を順次形成し、これらをパターニングする。これにより、図１３（ｂ）に示すように、下部電極３１が金属薄膜抵抗体５０に直接接続した構造のＭＩＭキャパシタ３０が完成する。そして、これ以降の工程は、第４実施形態と同様である。
即ち、図１３（ｃ）に示すように、第２層間絶縁膜４０上に第３層間絶縁膜６０を形成し、ビアホール３９１、３９２を形成する。次に、図１３（ｄ）に示すように、ビアホール３９１、３９２内にプラグ電極３７１、３７２を形成する。そして、第３層間絶縁膜６０上に図１２に示した配線部３８１、３８２を形成する。以上の工程を経て、図１２に示した半導体装置５００が完成する。
この第５実施形態において、半導体装置５００を構成する各部と本発明との対応関係は第４実施形態と同じである。
この第５実施形態において、半導体装置５００を構成する各部と本発明との対応関係は第４実施形態と同じである。
（第５実施形態の効果）
本発明の第５実施形態は、第１実施形態の効果（１）〜（４）と同様の効果を奏する。
また、ビアホール３９２、３９３にプラグ電極ではなく、下部電極３１を埋め込んで、下部電極３１と金属薄膜抵抗体５０とを電気的に接続している。ビアホール３９２、３９３に下部電極３１を隙間無く埋め込むために、第４実施形態と比べて、ビアホール３９２、３９３のアスペクト比の制約が厳しくなる。また、下部電極３１の上面にはビアホール３９２、３９３の凹みに応じて段差が生じやすく、この段差に起因してＭＩＭキャパシタの容量値にズレが生じる可能性がある。その一方で、図１０（ｄ）に示したプラグ電極３７３、３７４の形成工程が不要であるため、半導体装置の製造工程数を少なくすることができる。
（変形例）
第５実施形態においても、第１実施形態で説明した変形例（１）（２）を適用してよい。
本発明の第５実施形態は、第１実施形態の効果（１）〜（４）と同様の効果を奏する。
また、ビアホール３９２、３９３にプラグ電極ではなく、下部電極３１を埋め込んで、下部電極３１と金属薄膜抵抗体５０とを電気的に接続している。ビアホール３９２、３９３に下部電極３１を隙間無く埋め込むために、第４実施形態と比べて、ビアホール３９２、３９３のアスペクト比の制約が厳しくなる。また、下部電極３１の上面にはビアホール３９２、３９３の凹みに応じて段差が生じやすく、この段差に起因してＭＩＭキャパシタの容量値にズレが生じる可能性がある。その一方で、図１０（ｄ）に示したプラグ電極３７３、３７４の形成工程が不要であるため、半導体装置の製造工程数を少なくすることができる。
（変形例）
第５実施形態においても、第１実施形態で説明した変形例（１）（２）を適用してよい。
＜その他＞
本発明は、以上に記載した各実施形態に限定されうるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えることが可能であり、そのような変更等を加えた態様も本発明の範囲に含まれる。
本発明は、以上に記載した各実施形態に限定されうるものではない。当業者の知識に基づいて各実施形態に設計の変更等を加えることが可能であり、そのような変更等を加えた態様も本発明の範囲に含まれる。
１ 半導体基板
３ 素子分離層
１０ ＭＯＳトランジスタ
１１ ゲート絶縁膜
１２ ゲート電極
１３ ソース
１４ ドレイン
２０ 第１層間絶縁膜
３０ ＭＩＭキャパシタ
３１ 下部電極
３１´ 下部電極膜
３２ 絶縁体
３３ 上部電極
４０ 第２層間絶縁膜
５０ 金属薄膜抵抗体
５３ キャップ絶縁膜
６０ 第３層間絶縁膜
７１〜７４、２７１〜２７３、３７１〜３７３ プラグ電極
８０ 導電膜
８１〜８３、２８２、３８１ 配線部
９１〜９３、２９１〜２９３、３９１〜３９３ ビアホール
１００〜５００ 半導体装置
３ 素子分離層
１０ ＭＯＳトランジスタ
１１ ゲート絶縁膜
１２ ゲート電極
１３ ソース
１４ ドレイン
２０ 第１層間絶縁膜
３０ ＭＩＭキャパシタ
３１ 下部電極
３１´ 下部電極膜
３２ 絶縁体
３３ 上部電極
４０ 第２層間絶縁膜
５０ 金属薄膜抵抗体
５３ キャップ絶縁膜
６０ 第３層間絶縁膜
７１〜７４、２７１〜２７３、３７１〜３７３ プラグ電極
８０ 導電膜
８１〜８３、２８２、３８１ 配線部
９１〜９３、２９１〜２９３、３９１〜３９３ ビアホール
１００〜５００ 半導体装置
Claims (6)
- 半導体基板と、
前記半導体基板上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成された第１受動素子と、
前記第１層間絶縁膜上に形成されて前記第１受動素子を覆う第２層間絶縁膜と、
前記第２層間絶縁膜を介して前記第１受動素子の直上に形成された、前記第１受動素子とは異なる機能の第２受動素子と、を備えることを特徴とする半導体装置。 - 前記半導体基板に形成されたトランジスタをさらに備え、
前記トランジスタの直上に第１層間絶縁膜を介して前記第１受動素子が配置されていることを特徴とする請求項１に記載の半導体装置。 - 前記第１受動素子はキャパシタ及び、金属膜からなる金属抵抗体のうちの一方であり、
前記第２受動素子は前記キャパシタ及び前記金属抵抗体のうちの他方であり、
前記金属抵抗体の表面を覆うキャップ絶縁膜をさらに備えることを特徴とする請求項１又は請求項２に記載の半導体装置。 - 前記第２層間絶縁膜を貫いて前記キャパシタと前記金属抵抗体との間に配置され、一端が前記キャパシタの上部電極と電気的に接続し、他端が前記金属抵抗体と電気的に接続するプラグ電極、をさらに備えることを特徴とする請求項３に記載の半導体装置。
- 前記金属膜は窒化タンタルまたはニッケルクロムまたはシリコンクロムまたは窒化チタンまたはタングステンシリサイドいずれかの膜であることを特徴とする請求項３又は請求項４に記載の半導体装置。
- 半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に第１受動素子を形成する工程と、
前記第１層間絶縁膜上に第２層間絶縁膜を形成して前記第１受動素子を覆う工程と、
前記第１受動素子の直上に前記第２層間絶縁膜を介して、前記第１受動素子とは異なる機能の第２受動素子を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013091538A JP2014216427A (ja) | 2013-04-24 | 2013-04-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013091538A JP2014216427A (ja) | 2013-04-24 | 2013-04-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014216427A true JP2014216427A (ja) | 2014-11-17 |
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ID=51941938
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013091538A Pending JP2014216427A (ja) | 2013-04-24 | 2013-04-24 | 半導体装置及びその製造方法 |
Country Status (1)
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|---|---|
| JP (1) | JP2014216427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106098684A (zh) * | 2016-08-16 | 2016-11-09 | 武汉华星光电技术有限公司 | 一种静电防护电路 |
-
2013
- 2013-04-24 JP JP2013091538A patent/JP2014216427A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106098684A (zh) * | 2016-08-16 | 2016-11-09 | 武汉华星光电技术有限公司 | 一种静电防护电路 |
| CN106098684B (zh) * | 2016-08-16 | 2019-04-26 | 武汉华星光电技术有限公司 | 一种静电防护电路 |
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