KR100791339B1 - 평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법 - Google Patents

평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그제조 방법 Download PDF

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Abstract

평탄화 저항 패턴을 포함하여 로직 영역과 메모리 영역이 평탄화된 복합칩 반도체 소자 및 그 제조 방법이 설명된다. 본 발명의 일 실시예에 의한 복합칩 반도체 소자는, 기판, 기판 상에 형성된 게이트들, 게이트들의 양측 기판 내에 형성된 소스/드레인 영역들, 게이트들과 소스/드레인 영역들을 덮는 제 1 층간 절연층, 제 1 층간 절연층을 수직으로 관통하며 소스/드레인 영역들과 선택적으로 연결된 제 1 비아 플러그들, 제 1 비아 플러그들과 선택적으로 연결되는 커패시터들 및 제 2 비아 플러그들, 커패시터들과 제 2 비아 플러그들 사이를 채우는 제 2 층간 절연층, 제 2 층간 절연층 상에 형성된 평탄화 저항 패턴들, 제 2 층간 절연층 및 평탄화 저항 패턴들 상에 형성된 제 3 층간 절연층, 및 제 3 층간 절연층을 수직으로 관통하며 커패시터들의 상부 전극 및 제 2 비아 플러그들과 선택적으로 연결되는 제 3 비아 플러그들을 포함한다.
복합칩 반도체 소자, 평탄화 저항

Description

평탄화 저항 패턴을 포함하는 복합칩 반도체 소자 및 그 제조 방법{An embeded semiconductor device including planarization resistant patterns and method for fabricating the same}
도 1a 및 1b는 본 발명의 실시예들에 의한 복합칩 반도체 소자를 개략적으로 도시한 종단면도이다.
도 2a 내지 2i는 본 발명의 일 실시예에 의한 복합칩 반도체 소자를 제조하는 방법을 설명하기 위하여 개략적으로 도시한 도면들이다.
도 3a 내지 3f는 본 발명의 다른 실시예에 의한 복합칩 반도체 소자를 제조하는 방법을 설명하기 위하여 개략적으로 도시한 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
100, 200: 복합칩 반도체 소자 105, 205: 기판
110, 210: 게이트 119, 219: 소스/드레인 영역
120, 220: 제 1 층간 절연층 125, 225: 제 1 비아 플러그
130, 230: 제 1 회로층 135, 235: 제 1 층간 절연층 캡핑층
140, 240: 커패시터 150, 250: 제 2 층간 절연층
155, 255: 제 2 비아 플러그 160, 260: 제 2 회로층
170, 270: 평탄화 저항 패턴 180, 280: 제 3 층간 절연층
185, 285: 제 3 비아 플러그 190, 290: 제 3 회로층
본 발명은 로직 소자와 메모리 소자가 하나의 칩으로 제조되는 복합칩(MML: Merged Memory with Logic or embedded) 반도체 소자에 관한 것으로서 특히 평탄화 저항 패턴을 포함하여 로직 영역과 메모리 영역이 같은 높이로 평탄화된 복합칩 반도체 소자 및 그 제조 방법에 관한 것이다.
복합칩 반도체 소자 또는 임베디드 반도체 소자는 신호를 처리하는 로직 기능과 데이터를 저장하는 메모리 기능을 하나의 칩 내에 집적한 반도체 소자이다. 이러한 복합칩 반도체 소자는 다중 칩 반도체 소자(하나의 패키지 내에 로직 반도체 소자와 메모리 반도체 소자를 각각 본딩한 것)보다 데이터 전송 시간이 짧고, 전력 소모가 적으며 크기를 더 작게할 수 있기 때문에 고속, 저전력 동작을 필요로 하거나, 더 작은 크기의 시스템이 요구되는 경우 더욱 주목 받는 반도체 소자이다.
그러나, 복합칩 반도체 소자는 서로 다른 형태의 구조의 두 반도체 소자를 하나의 칩으로 동시에 제조하여야 하므로 다른 일반적인 반도체 소자를 제조하는 공정에 비해 상대적으로 매우 어렵다. 로직 소자는 많은 트랜지스터와 비아 플러그들, 및 신호 전달선들이 다양한 회로를 이루며 형성된다. 많은 수의 커패시터를 필요로 하지 않으며, 또한 대용량의 커패시턴스를 요구하지 않기 때문에 커패시터의 크기가 작은 편이다. 그러나 메모리 소자의 경우 데이터를 저장하기 위하여 많은 수의 커패시터가 필요하고, 또한 대용량의 커패시턴스를 요구하므로 그 크기가 매우 크다. 특히 메모리 소자가 디램 소자인 경우, 커패시터의 높이가 매우 높게 형성된다. 그러므로, 로직 소자와 메모리 소자를 하나의 칩으로 집적하는 복합칩 반도체 소자를 제조하는 경우, 두 소자들의 제조 공정은 호환성이 낮고 공정 단계 및 방법의 차이가 매우 크다. 따라서, 복합칩 반도체 소자는 그 제조 공정 상에서 두 소자 영역들을 공통의 공정을 통해야 하는 공정 호환성을 확보해야 하며, 그 안정화가 매우 중요하다. 예를 들어, 두 소자의 단차 차이에 따른 공정을 생각해보면, 메모리 소자 영역의 커패시터는 수 천Å 정도의 높이로 형성되는데 반해 로직 소자는 커패시터가 형성되지 않거나 형성되어도 수 백Å 정도의 높이로 형성된다. 이 높이 차이에 의해 평탄화 공정 또는 비아 플러그들을 형성하기 위한 여러 공정들이 매우 불안정해지므로 복합칩 반도체 소자를 제조하는데 큰 걸림돌이 된다.
본 발명이 이루고자 하는 기술적 과제는, 로직 영역과 메모리 영역이 전체적으로 동일하게 평탄화된 복합칩 반도체 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 복합로직 영역과 메모리 영역을 전체적으로 동일하게 평탄화하는 방법을 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 복합칩 반도체 소자는, 기판, 기판 상에 형성된 게이트들, 게이트들의 양측 기판 내에 형성된 소스/드레인 영역들, 게이트들과 소스/드레인 영역들을 덮는 제 1 층간 절연층, 제 1 층간 절연층을 수직으로 관통하며 소스/드레인 영역들과 선택적으로 연결된 제 1 비아 플러그들, 제 1 비아 플러그들과 선택적으로 연결되는 커패시터들 및 제 2 비아 플러그들, 커패시터들과 제 2 비아 플러그들 사이를 채우는 제 2 층간 절연층, 제 2 층간 절연층 상에 형성된 평탄화 저항 패턴들, 제 2 층간 절연층 및 평탄화 저항 패턴들 상에 형성된 제 3 층간 절연층, 및 제 3 층간 절연층을 수직으로 관통하며 커패시터들의 상부 전극 및 제 2 비아 플러그들과 선택적으로 연결되는 제 3 비아 플러그들을 포함한다.
커패시터는 하부 전극, 유전층, 상부 전극이 적층되며, 하부 전극은 제 2 층간 절연층과 동일한 높이이고, 및 유전층 및 상부 전극은 제 2 층간 절연층 상에 연장될 수 있다.
기판은 메모리 영역과 로직 영역을 포함하고, 커패시터들은 메모리 영역에 형성되고 평탄화 저항 패턴들은 로직 영역에 형성될 수 있다.
평탄화 저항 패턴들은 다층으로 형성될 수 있으며, 커패시터들의 상부 전극과 동일 물질인 상부 저항 패턴과 상부 저항 패턴 상에 형성된 평탄화 저항 패턴 캡핑층을 더 포함할 수 있다.
평탄화 저항 패턴 캡핑층은 제 2 층간 절연층 상으로 연장될 수 있다.
평탄화 저항 패턴들은 커패시터들의 유전층과 동일 물질인 하부 저항 패턴을 포함할 수 있다.
하부 전극의 일면에 유전층이 인접하고 타면에는 제 2 층간 절연층이 인접할 수 있다.
소스/드레인 영역들과 제 1 비아 플러그들이 접촉되는 곳에 형성된 실리사이드 영역들을 더 포함할 수 있다.
상기 실리사이드 영역들은 기판 상 또는 기판 내에 형성될 수 있다.
비아 플러그들은 층간 절연층들과의 계면에 형성된 라이너층을 더 포함할 수 있다.
라이너층은 금속 또는 금속 화합물로 형성될 수 있다.
제 1 층간 절연층 상에 형성된 제 1 캡핑층을 더 포함할 수 있고, 제 1 캡핑층은 실리콘 질화물로 형성될 수 있다.
제 3 비아 플러그들과 평탄화 저항 패턴들은 제 3 비아 플러그들의 폭 이상으로 이격되어 형성될 수 있다.
커패시터들은 상부 전극 상에 형성된 커패시터 캡핑층을 더 포함할 수 있고, 커패시터 캡핑층은 실리콘 질화물로 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 의한 복합칩 반도체 소자의 제조 방법은, 메모리 영역과 로직 영역을 가진 기판 상에 게이트들을 형성하고, 게이트들의 양측면 기판 내에 소스/드레인 영역들을 형성하고, 게이트들을 덮는 제 1 층간 절연층을 형성하고, 제 1 층간 절연층을 수직으로 관통하며 소스/드레인 영역들에 선택적으로 연결되는 제 1 비아 플러그들을 형성하고, 제 1 비아 플러그들 및 제 1 층간 절연층 상에 제 2 층간 절연층을 형성하고, 제 2 층간 절연층을 수직으로 관통하며, 제 1 비아 플러그들과 선택적으로 연결되며 하부 전극, 유전층 및 상부 전극을 포함하는 커패시터들을 형성하되, 커패시터들의 유전층 및 상부 전극들의 일부가 제 2 층간 절연층의 상부로 연장되도록 형성하고, 동시에, 로직 영역의 제 2 층간 절연층 상에 선택적으로 평탄화 저항 패턴들을 형성하고, 커패시터들 및 평탄화 패턴들 상에 제 3 층간 절연층을 형성하고, 제 3 층간 절연층의 상부를 전면적으로 평탄화하고, 제 3 층간 절연층 및 제 2 층간 절연층을 수직으로 관통하며, 제 1 비아 플러그들과 선택적으로 연결되는 제 2 비아 플러그들을 형성하고, 및 제 3 층간 절연층을 수직으로 관통하며 커패시터들의 상부 전극과 연결되는 제 3 비아 플러그를 형성하는 것을 포함한다.
커패시터의 하부 전극은 제 2 층간 절연층과 동일한 높이로 형성되고, 유전층 및 상부 전극은 제 2 층간 절연층 상에 연장되어 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도 면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 발명에 대한 설명에서, 복합칩 반도체 소자라 함은 로직 소자 내에 메모리 소자가 포함된 - 로직 회로 내에 메모리 회로가 포함된 - 경우 및 반대로 메모리 소자 내에 로직 소자가 포함된 - 메모리 회로 내에 로직 회로가 포함된 - 경우들을 모두 포괄한다. 특히 DRAM, FRAM, MRAM, PRAM 또는 기타 다른 메모리 소자 또는 회로 내에 일부 로직 소자 또는 회로가 포함되는 경우도 본 발명의 범주에 포함된다.
이하, 본 발명의 실시예들에 의한 복합칩 반도체 소자를 첨부한 도면을 참조하여 상세히 설명한다.
도 1a 및 1b는 본 발명의 실시예들에 의한 복합칩 반도체 소자를 개략적으로 도시한 종단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 복합칩 반도체 소자(100)는, 메모리 영역(M)과 로직 영역(L)으로 구성되며, 기판(105), 기판(105) 상에 형성된 게이트들(110), 게이트들(110)의 양측 기판(105) 내에 형성된 소스/드레인 영역들(119), 소스/드레인 영역들(119) 상에 형성된 실리사이드 영역들(127), 게이트들(110)과 실리사이드 영역들(127)을 덮는 제 1 층간 절연층(120), 및 제 1 층간 절연층(120)을 수직으로 관통하며 실리사이드 영역들(127)과 선택적으로 연결된 제 1 비아 플러그들(125)을 포함하는 제 1 회로층(130)과, 제 1 회로층(130) 상에 형성된 제 2 층간 절연층(150), 제 2 층간 절연층(150)을 수직으로 관통하며, 제 1 비아 플러그들(125)과 선택적으로 연결되는 커패시터들(140) 및 제 2 비아 플러그들(155)을 포함하는 제 2 회로층(160), 및 제 2 층간 절연층(150) 상에 형성된 평탄화 저항 패턴들(170), 제 2 층간 절연층(150) 및 평탄화 저항 패턴들(170) 상에 형성된 제 3 층간 절연층(180), 및 제 3 층간 절연층(180)을 수직으로 관통하며 커패시터들(140)의 상부 전극(145) 및 제 2 비아 플러그들(155)과 선택적으로 연결되는 제 3 비아 플러그들(185)을 포함하는 제 3 회로층(190)을 포함한다.
본 도면에서 왼쪽을 복합칩 반도체 소자의 메모리 영역(M)으로, 오른쪽을 복합칩 반도체 소자의 로직 영역(L)으로 예시하여 설명한다.
본 실시예에서, 기판(105)은 반도체 소자를 제조하기 위한 실리콘 기판, SOI(Silicon On Insulator) 기판, SiGe 기판 중 어느 하나 일 수 있다. SiGe 기판일 경우 특히 소스/드레인 영역만 SiGe 결합을 가진 기판일 수 있다. 기판에 대한 더 상세한 설명은 잘 알려진 기술이므로 생략한다. 그러므로 다양한 반도체 기판이 사용된 모든 실시예들이 본 발명의 기술적 사상의 범주에 포함되는 것으로 이해하 여야 한다.
기판(105) 내에는 기판(105)이 전도성을 갖도록 하고 게이트들(110)이 트랜지스터로서의 동작을 할 수 있도록 소스/드레인 영역들(119)이 형성된다. 소스/드레인 영역들(119)은 N형 불순물 또는 P형 불순물을 도핑하여 형성된다. 소스/드레인 영역들(119)을 형성하는 방법은 잘 알려진 기술이므로 생략한다. 그러므로, 다양한 형태의 소스/드레인 영역들(119)에 대한 실시예들이 본 발명의 기술적 사상의 범주에 포함되는 것으로 이해하여야 한다.
게이트들(110)은 기판(105)과 절연되기 위한 게이트 절연막(111), 전도성 게이트 전극(113), 절연성 게이트 캡핑층(117), 및 절연성 게이트 스페이서(115)를 포함한다. 게이트 절연막(111)은 예를 들어 실리콘 산화물을 비롯한 기타 절연물을 적용할 수 있으나 이에 한정되지 않는다.
게이트 전극(113)은 도면에는 하나의 물질 패턴인 것처럼 도시되었으나, 2층 이상의 다층 물질로 형성될 수 있다. 예를 들어, 다결정 실리콘 및 금속 실리사이드 층을 포함할 수 있고, 금속층을 포함할 수도 있다. 게이트 전극(113)이 다층으로 형성되어도 모두 전도성 물질들이므로 본 발명의 기술적 사상을 이해하기 쉽고 도면이 복잡해지는 것을 방지하기 위하여 하나의 층으로 도시한다. 그러므로, 게이트 전극(113)이 다층으로 형성된 경우도 본 발명의 기술적 사상의 범주에 포함되는 것으로 이해하여야 한다.
게이트 캡핑층(117)은 게이트 전극(113) 상에 형성되어 제 1 층간 절연층(120)과 게이트 전극(113)이 직접적으로 접촉하지 않도록 할 수 있으며, 제조 공 정 중에 게이트 전극(113)을 보호할 수 있다. 다른 말로, 제조 공정 중에 게이트 전극(113)이 외부로 노출되는 것을 방지할 수 있다.
게이트 스페이서(115)는 게이트 전극(113)의 측면에 형성되어 게이트 전극(113)과 제 1 층간 절연층(120)이 직접적으로 접촉하지 않도록 할 수 있다. 또, 제조 공정 중에 게이트 전극(113)의 측면을 보호할 수 있다. 게이트 스페이서(115)는 제조 공정 중에 형성되었다가 제거될 수 있다. 게이트 스페이서(115)가 제거되는 경우, 게이트 전극(113)의 측면에는 다른 절연막이 형성될 수 있다. 예를 들어 실리콘 산화물 같은 절연막이 게이트 전극(113)과 제 1 층간 절연층(120) 사이에 개재되도록 형성될 수 있다. 게이트 스페이서(115)가 제거되고 다른 절연막이 형성되는 경우, 그 모양은 게이트 스페이서(115)처럼 상부와 하부가 서로 다른 두께를 갖지 않고, 전체적으로 균일한 두께를 갖도록 형성될 수 있다. 그러므로, 도면에는 게이트 스페이서(115)가 형성되어 있지만, 게이트 스페이서(115)가 제거될 수 있고, 부가적으로 다른 측면 절연물이 형성될 수 있으며, 이 모든 실시예들이 본 발명의 기술적 사상의 범주에 포함되는 것으로 이해하여야 한다.
부가하여, 게이트 전극(113)은 제 1 비아 플러그들(125)과 선택적으로 연결될 수 있다. 게이트 전극(113)과 제 1 비아 플러그(125)가 연결될 경우, 그 접촉면에는 게이트 실리사이드 층(129)이 형성될 수 있다. 도면에는 로직 영역(L)에서만 게이트 전극(113)과 제 1 비아 플러그(125)가 선택적으로 연결되는 것으로 도시되었으나, 이는 본 발명을 이해하기 쉽도록 하기 위하여 도면을 간략히 표현한 것이다. 즉 로직 영역(L)뿐만 아니라 메모리 영역(M)에 형성된 게이트 전극(113)들이 제 1 비아 플러그들(125)과 선택적으로 연결될 수 있으며 이 모든 실시예들이 본 발명의 기술적 사상의 범주에 포함되는 것으로 이해하여야 한다.
부가하여, 본 명세서에 예시되고 설명된 이외의 다양한 형태의 게이트들, 예를 들어 FIN 게이트, 리세스 채널 게이트 등이 적용될 수 있으며, 이 모든 실시예들이 본 발명의 기술적 사상의 범주에 포함되는 것으로 이해하여야 한다.
실리사이드 영역들(127)은 다른 실시예에서 기판의 표면보다 위로 상승되어 형성된 전도성 영역인 랜딩 패드를 의미할 수도 있다. 실리사이드 영역(127)이 아닌 다결정 실리콘 랜딩 패드일 경우 기판의 실리콘 표면을 선택적으로 노출시킨 다음 에피택셜 공정 등을 수행하여 형성할 수 있다. 그러므로 랜딩 패드가 형성된 복합칩 반도체 소자도 본 발명의 기술적 사상의 범주에 포함되는 것으로 이해하여야 한다.
제 1 비아 플러그들(125)은 제 1 층간 절연층(120)을 수직으로 관통하여 형성되는 전도성 물질이다. 본 실시예에서는 예를 들어 텅스텐, 티타늄, 알루미늄, 구리 등을 포함한 금속으로 형성될 수 있으나 이에 한정되지 아니한다. 제 1 비아 플러그들(125)은 기판(105) 내에 형성된 소스/드레인 영역들(119), 실리사이드 영역들(127, 129) 또는 게이트 전극(113)과 연결되어 전기 신호를 수직으로 전달할 수 있다.
제 1 비아 플러그들(125)은 제 1 층간 절연층(120), 소스/드레인 영역들(119) 또는 게이트 전극(113)과의 계면에 라이너층(121)을 포함할 수 있다. 라이너층(121)은 이종의 막질 간에 일어날 수 있는 원자나 이온들의 이동을 방지할 수 있다. 본 실시예에서 라이너층(121)은 예를 들어 Ti/TiN 막으로 형성될 수 있으나 이에 한정되지 아니한다.
제 1 비아 플러그들(125)과 소스/드레인 영역들(119) 또는 게이트 전극(113)이 접촉하는 곳에 실리사이드 영역들(127)이 형성될 수 있다. 실리사이드 영역들(127)은 코발트, 티타늄, 니켈 및 다양한 금속들 중 어느 하나 또는 둘 이상의 금속층을 노출된 실리콘 상에 형성하고 열처리하여 실리사이드화(silicidation) 반응을 유도하여 형성될 수 있다. 특히 니켈을 이용한 니켈 실리사이드 영역은 실리사이드화되기 전의 실리콘의 표면 높이를 그대로 유지할 수 있다. 니켈을 이용한 니켈 실리사이드 영역을 형성한 경우, 도면에서 소스/드레인 영역들(119)로 도시된 부분을 니켈 실리사이드 영역으로 생각할 수 있다.
제 1 층간 절연층(120)은 기판(105), 기판(105) 내의 실리사이드 영역들(127) 및 게이트들(110)을 덮고 제 1 비아 플러그들(125) 사이를 채우며 형성될 수 있다. 본 실시예에서 제 1 층간 절연층(120)은 실리콘 산화물로 형성될 수 있다. 실리콘 산화물은 BPSG, BSG, PSG, FSG, USG, NSG, FOX, TEOS, 또는 HDP-Ox 등 중에 어느 하나 이상으로 형성될 수 있다.
제 1 층간 절연층(120) 상에 제 1 층간 절연층 캡핑층(135)이 형성될 수 있다. 제 1 층간 절연층 캡핑층(135)은 단층 또는 복층으로 형성될 수 있다. 본 실시예에서, 제 1 층간 절연층 캡핑층(135)은 실리콘 질화물로 단층으로 형성될 수 있으나 이에 한정되지 아니한다.
제 2 층간 절연층(150)은 제 1 층간 절연층(120) 상에 형성되며, 제 1 층간 절연층(120)과 동일한 물질로 형성될 수 있다. 또한 도시되지 않았으나 제 2 층간 절연층(150) 상에도 제 1 층간 절연층 캡핑층(135)과 같이 제 2 층간 절연층 캡핑층이 형성될 수 있다.
커패시터들(140)이 제 2 층간 절연층(150)을 수직으로 관통하여 형성될 수 있다. 본 실시예에서 커패시터들(140)은 제 2 층간 절연층(150)을 수직으로 관통하여 커패시터 하부 전극(141)이 제 1 비아 플러그들(125)과 선택적으로 연결되도록 형성될 수 있다. 즉, 본 실시예에서 커패시터들(140)은 트렌치 또는 홀 형태으로 형성되나 이에 한정되지 않는다. 본 실시예에서 커패시터 하부 전극(141)은 금속으로 형성될 수 있다. 또 제 2 층간 절연층(150) 상으로 연장되지 않도록 형성될 수 있다. 하부 전극(141) 상에 커패시터 유전층(143)이 형성된다. 커패시터 유전층(143)은 커패시터 하부 전극(141)이 노출되지 않도록 커패시터 하부 전극(141)의 상면 및 측면에 모두 형성될 수 있다. 커패시터 유전층(143) 상에 커패시터 상부 전극(145)이 형성된다. 커패시터 유전층(143) 및 커패시터 상부 전극(145)은 제 2 층간 절연층(150) 상으로 연장되어 형성될 수 있다. 커패시터 상부 전극(145) 상에 커패시터 캡핑층(147)이 형성될 수 있다. 커패시터 캡핑층(147)도 제 2 층간 절연층(150) 상으로 연장되어 형성될 수 있다.
평탄화 저항 패턴들(170)은 복합칩 반도체 소자(100)의 로직 영역(L)에 형성될 수 있다. 또한, 평탄화 저항 패턴들(170)은 다층으로 형성될 수 있다. 예를 들어, 하부에 형성되는 하부 저항 패턴 또는 제 1 저항 패턴(171), 상부에 형성되는 상부 저항 패턴 또는 제 2 저항 패턴(173) 및 제 3 저항 패턴(175) 등이 적층되어 형성될 수 있다. 본 명세서에서 상부 저항 패턴과 하부 저항 패턴이라는 용어는 두 패턴의 상대적인 위치를 지시하기 위한 것이다. 즉, 다른 물질층들이 더 적층될 경우, 상부 저항 패턴 및 하부 저항 패턴은 무의미할 수 있다. 따라서, 제 1 저항 패턴(171), 제 2 저항(173) 및 제 3 저항 패턴(175)이라는 용어를 사용한다.
제 3 평탄화 저항 패턴(175)은 다층으로 형성될 수 있다. 예를 들어, 실리콘 산화막과 실리콘 질화막 또는 실리콘 산화질화막이 적층된 모양일 수 있다. 본 도면에서는 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 단층으로 도시하였으나, 다층으로 형성될 수 있으며, 이 모든 실시예가 본 발명의 기술적 범주에 포함되는 것으로 이해하여야 한다. 본 실시예에서는 예시적으로 실리콘 산화막을 약 300Å 정도의 두께로 플라즈마 방법으로 형성하고, 실리콘 산화질화막을 260Å 증착 방법으로 형성할 수 있다. 이 두께는 예시적인 수치이므로 본 발명을 한정하는 것으로 오해되어서는 아니된다. 그러므로, 평탄화 저항 패턴들(170)이 다양한 물질층으로 형성된 실시예들은 본 발명의 기술적 사상의 범주에 포함된다.
캐퍼시터 유전층(143), 커패시터 상부 전극(145) 및 커패시터 캡핑층(147)과 동일한 물질로 형성될 수 있다. 즉, 커패시터들(140)을 형성할 때 동시에 형성될 수 있다. 평탄화 저항 패턴들(170)은 비아 플러그들(155)과 이격되어 형성되며, 비아 플러그들(155)의 수평 폭 이상 이격되어 형성될 수 있다. 평탄화 저항 패턴들(170)과 비아 플러그들(155) 사이의 간격은 안정된 패턴 형성 및 공정 마진 등에 영향을 준다. 본 실시예에서 평탄화 저항 패턴들(170)은 커패시터 유전층(143) 및 커패시터 상부 전극(145)과 같은 물질이므로 전도성을 가지고 있다. 도면에는 평탄 화 저항 패턴들(170)이 하나의 섬(island) 패턴처럼 형성되어 있으나 위에서 본(top view) 도면에서는 비아 플러그들(155)이 섬 패턴이고 평탄화 저항 패턴들(170)이 대륙(mainland) 패턴일 수 있다. 따라서, 평탄화 저항 패턴들(170)이 비아 플러그들(155)과 전기적으로 커플링 될 경우 반도체 소자가 기능을 수행하지 않거나 오작동할 우려가 있다. 따라서, 평탄화 저항 패턴들(170)과 비아 플러그들(155)은 전기적으로 커플링 되지 않고, 충분한 공정 마진을 확보할 수 있도록 설계되어야 한다. 따라서 본 실시예에서는 평탄화 저항 패턴들(170)과 비아 플러그들(155)이 비아 플러그들(155)의 수평 폭만큼 서로 이격되어 형성된다. 그러나 이는 하나의 실시예일뿐이므로 본 발명의 범주가 한정되어서는 아니된다. 왜냐하면, 대략 비아 플러그들(155)의 1/2 정도의 수평 폭에 해당되는 이격 거리를 갖도록 평탄화 저항 패턴들(170)과 비아 플러그들(155)의 간격을 설계하여도 제조 공정 상으로 큰 어려움이 없고 전기적 커플링 현상도 우려할 정도가 못되기 때문이다. 본 실시예에서 비아 플러그들(155)의 수평 폭만큼 이격시킨 것은, 같은 크기로 패턴이 설계되므로 패턴 설계가 단순해 질 수 있고, 본 발명의 구현 가능성을 실현해 보이기 위함이다.
제 3 층간 절연층(180)은 제 1 층간 절연층(120) 또는 제 2 층간 절연층(150)과 동일한 물질로 형성될 수 있다. 또한 역시 도시되지 않았으나, 제 3 층간 절연층(180) 상에도 제 1 층간 절연층 캡핑층(135)처럼 제 3 층간 절연층 캡핑층이 형성될 수 있다.
제 2 비아 플러그(155)와 제 3 비아 플러그(185)는 한 번의 공정으로 형성될 수 있다. 즉, 제 2 비아 플러그들(155)을 형성하고, 이후에 제 3 비아 플러그들(185)을 형성할 수도 있으나 제 2 비아 플러그들(155)과 제 3 비아 플러그들(185)을 한 번의 공정으로 형성할 수도 있다. 제 2 비아 플러그들(155)을 형성한 후 제 3 비아 플러그들(185)을 형성할 경우, 제 2 비아 플러그들(155)과 제 3 비아 플러그(185)들의 경계면에 라이너층(미도시)이 형성될 수 있다. 이때 제 2 비아 플러그들(155)과 제 3 비아 플러그들(185)의 경계면은 제 2 층간 절연층(150)의 표면 높이와 동일 또는 유사한 위치에 형성될 수 있다.
제 2 층간 절연층(150) 상으로 연장되어 형성된 커패시터 상부 전극(145)에는 제 3 비아 플러그(185)가 연결될 수 있다. 제 3 비아 플러그(185)는 커패시터 캡핑층(147)을 관통하여 커패시터 상부 전극(145)와 연결될 수 있다. 제 3 비아 플러그(185)는 커패시터 상부 전극(145)에 연결되어 소자 전압, 예를 들어 접지 전압이 인가될 수 있다.
이후, 제 3 비아 플러그들(185)은 각기 도시되지 않은 전도성 신호 전달선들과 연결되고, 패드, 범프 또는 솔더볼 등과 연결되어 복합칩 반도체 소자가 완성된다.
본 실시예에서, 평탄화 저항 패턴들(170)의 제 1 저항 패턴(171)은 커패시터 유전층(143)과 동일한 물질일 수 있고, 제 2 저항 패턴(173)은 커패시터 상부 전극(145)과 동일한 물질일 수 있고, 제 3 저항 패턴(175)은 커패시터 캡핑층(147)과 동일한 물질일 수 있다.
도 1b를 참조하면, 본 발명의 다른 실시예에 의한 복합칩 반도체 소자는, 도 1a에 도시된 본 발명의 일 실시예에 의한 복합칩 반도체 소자와 비교하여, 평탄화 저항 패턴 캡핑층(275)이 전면적으로 형성된다. 보다 상세하게, 평탄화 저항 패턴 캡핑층(275)이 제 1 저항 패턴(271)과 제 2 저항 패턴(273)의 측면을 감싸며, 제 2 층간 절연층(250) 상에 연장되도록 형성된다. 또한 커패시터 캡핑층(247)도 커패시터 상부 전극(245) 및 커패시터 유전층(243)의 측면을 감싸도록 형성된다. 도 1b에 의한 평탄화 저항 패턴들(270)은 도 1a에 도시된 평탄화 저항 패턴들(170)보다 나은 평탄화 저항 능력을 가질 수 있다.
본 실시예에서, 평탄화 저항 패턴들(270)의 제 1 저항 패턴(271)은 커패시터 유전층(243)과 동일한 물질일 수 있고, 제 2 저항 패턴(273)은 커패시터 상부 전극(245)과 동일한 물질일 수 있고, 평탄화 저항 패턴 캡핑층(275)은 커패시터 캡핑층(247)과 동일한 물질일 수 있다.
평탄화 저항 패턴 캡핑층(275)은 도 1a 및 그 설명을 참조하여, 제 3 평탄화 저항 패턴(175)처럼 다층으로 형성될 수 있다.
이어서, 본 발명의 실시예들에 의한 복합칩 반도체 소자들을 형성하는 방법을 도면을 참조하여 설명한다.
도 2a 내지 2i는 본 발명의 일 실시예에 의한 복합칩 반도체 소자를 제조하는 방법을 설명하기 위하여 개략적으로 도시한 도면들이다.
도 2a를 참조하면, 기판(105) 상에 게이트들(110)을 형성하고, 소스/드레인 영역들(119), 랜딩 패드 또는 실리사이드 영역들(127)을 형성하고, 기판(105) 및 게이트들(110)을 덮는 제 1 층간 절연층(120)을 형성하고, 제 1 층간 절연층(120) 상에 제 1 층간 절연층 캡핑층(135)을 형성하고, 제 1 층간 절연층 캡핑층(135) 및 제 1 층간 절연층(120)을 수직으로 관통하며 소스/드레인 영역들(119), 랜딩 패드 또는 실리사이드 영역들(127)과 연결되는 제 1 비아 플러그들(125)을 형성한다.
기판(105)은 실리콘 기판, SOI 기판, SOS 기판, 또는 SiGe 기판일 수 있다. 특히 SiGe 기판일 경우, 활성 영역 또는 소스/드레인 영역만 선택적으로 SiGe 영역인 기판일 수 있다. 도시하지 않았지만 기판(105) 내에는 STI(Shallow Trench Isolation) 같은 소자 분리 영역이 형성될 수 있다.
게이트들(110)은 먼저 기판(105) 상에 전면적으로 게이트 절연막(111) 형성을 위한 절연물층을 형성하고, 그 위에 게이트 전극(113)을 형성하기 위한 다결정 실리콘층을 형성한 다음, 패터닝하여 게이트 절연막(111) 및 게이트 전극(113)을 형성하고, 다음으로, 게이트 스페이서(115)를 형성하기 위한 절연물층을 게이트 전극(113)을 덮도록 형성한 다음 전면적으로 식각하여 게이트 절연막(111), 게이트 전극(113), 게이트 캡핑막(117) 및 게이트 스페이서(115)를 포함하도록 형성된다. 게이트 절연막(111) 형성을 위한 절연물층은 예를 들어, 실리콘 산화물층으로 형성될 수 있다. 실리콘 산화물층은 산화 방법 또는 증착 방법을 수행하여 형성될 수 있다. 게이트 전극(113)은 다층으로 형성될 수 있다. 게이트 전극(113)이 다층으로 형성되는 경우는 예를 들어 다결정 실리콘/실리사이드의 2층 구조, 또는 다결정 실리콘/실리사이드/금속의 3층 구조 등이 있다. 게이트 전극(113)을 형성하기 위한 물질층들을 다층으로 형성하는 기술에 대해서는 잘 알려져 있으므로 생략한다. 따라서, 본 실시예에서 상세하게 언급하지 않더라도 게이트 전극(113)을 다층으로 형 성하는 실시예들이 본 발명의 범주에 포함되는 것으로 이해하여야 한다.
게이트 캡핑막(117) 및 게이트 스페이서(115)는 본 실시예에서 예시적으로 실리콘 질화물층으로 형성될 수 있다. 게이트 캡핑막(117) 및 게이트 스페이서(115)를 형성하는 방법도 잘 알려져 있으므로 생략한다.
또한, 게이트 스페이서(115)를 형성하지 않은 모양으로 게이트들(110)이 형성될 수 있다. 예를 들어 게이트 스페이서(115)를 활용하여 소스 드레인 영역들(119)을 형성한 다음, 게이트 스페이서(115)를 제거하는 공정이 적용될 수 있다. 이렇게 게이트 스페이서(115)를 형성하지 않은 모양으로 게이트들(110)이 형성될 경우, 게이트 절연막(111) 및 게이트 전극(113)의 측면에는 다른 절연막이 형성될 수 있다. 이 방법은, 게이트 절연막(111)과 게이트 전극(113)을 형성한 후, 예를 들어 실리콘 산화막과 같은 다른 절연막을 전면적으로 형성한 다음 게이트 스페이서(115)를 형성하는 공정을 수행하고, 나중에 게이트 스페이서(115)를 제거하면 게이트 절연막(111) 및 게이트 전극(113)의 측면에 절연막이 남아 있게 된다. 이렇게 게이트 절연막(111) 및 게이트 전극(113)의 측면에 남은 절연막은 게이트 스페이서(113)와 달리 전체적으로 균일한 두께를 갖는다.
소스/드레인 영역들(119)은 게이트 스페이서(115)를 형성하기 전과 후로 나뉘어 두 번에 걸쳐 형성될 수 있다. 게이트 스페이서(115)를 형성하기 전에는 상대적으로 낮은 농도로 불순물 이온들이 주입될 수 있고, 게이트 스페이서(115)를 형성한 후에는 상대적으로 높은 농도로 불순물 이온들이 주입될 수 있다. 불순물 주입 농도는 제조하고자 하는 반도체 소자들의 특성에 따라 다양하므로 굳이 수치를 언급할 필요는 없다.
다음, 실리사이드 영역들(127, 129)을 형성한다. 실리사이드 영역들(127, 129)은 예를 들어 코발트, 티타늄, 텅스텐 등을 비롯한 금속층을 형성한 다음 열처리하여 금속과 실리콘이 결합하여 형성된다. 통상적으로 실리사이드 영역들(127, 129)은 형성하고자 하는 표면보다 높게 형성된다. 도면에서는 기판(105)의 표면 및 게이트 전극(113)의 표면보다 높게 형성된 것으로 도시되었다.
그런데, 본 실시예에서, 소스/드레인 영역들(119)로 도시한 부분이 실리사이드화 된 영역일 수 있다. 이 경우 니켈 실리사이드 영역일 수 있다. 니켈 실리사이드의 경우 기판(105) 상에 실리사이드가 형성되기 보다는 기판(105) 내에 실리사이드가 형성되는 특성이 있다. 그러므로, 기판(105) 또는 게이트 전극(113)의 표면에 니켈 실리사이드층이 형성되지 않고 그 표면보다 낮게 니켈 실리사이드 층이 형성된다. 니켈 실리사이드 층을 형성할 경우, 실리사이드층을 형성하고자 하는 영역 상에 니켈 층을 형성하고, 니켈 층 상에 다른 금속층을 형성하여 니켈 합금층을 형성한 다음 열처리하여 니켈 실리사이드 층을 형성할 수 있다. 이때 사용되는 금속은 예를 들어 백금, 팔라듐, 파드뮴 등이다. 통상적인 실리사이드 층은 실리콘 원자가 금속층 내로 확산하여 형성되지만 니켈 실리사이드 층은 오히려 니켈 원자가 실리콘층 내로 확산하여 형성된다. 이때, 니켈 층 상에 금속층을 형성하여 니켈 합금층을 형성하고 니켈 실리사이드층을 형성할 경우, 전체적으로 균일하고 안정되도록 니켈 실리사이드 층을 형성할 수 있다. 이때 각 니켈층 및 니켈 합금층을 위한 금속층은 무전해 도금법으로 형성될 수 있다.
실리사이드 영역들(127)은 랜딩 패드 영역들일 수 있다. 랜딩 패드 영역들일 경우, 랜딩 패드를 형성할 영역들을 선택적으로 노출시키고 에피택셜 성장법을 수행하여 랜딩 패드들을 형성할 수 있다. 에피택셜 성장법으로 랜딩 패드를 형성하는 방법은 잘 알려져 있으므로 생략한다.
실리사이드 영역들(127, 129)을 형성한 후, 제 1 층간 절연층(120)을 형성한다. 도 2a를 참조한 공정에서, 중간에 게이트들(110), 소스/드레인 영역들(119) 또는 실리사이드 영역들(127)을 형성할 때, 게이트들(110)과 동일한 높이로 절연물질이 형성될 수 있다. 본 실시예에서는 설명이 복잡해져 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 생략한다.
제 1 층간 절연층(120)은 예를 들어 TEOS, HDP-산화막 등의 실리콘 산화물일 수 있으며, 단층일 수도 있고 2층 이상으로 형성될 수도 있다. 제 1 층간 절연층(120)은 실리콘 산화물을 채워 넣거나(filling) 증착(deposition)하는 방법으로 형성될 수 있다. 제 1 층간 절연층(120)을 형성하는 방법은 잘 알려져 있으므로 생략한다.
제 1 층간 절연층(120) 상에 제 1 층간 절연층 캡핑층(135)을 형성한다. 제 1 층간 절연층 캡핑층(135)은 예를 들어 실리콘 질화물이 증착되어 형성될 수 있다. 제 1 층간 절연층 캡핑층(135)을 형성하는 방법도 잘 알려져 있으므로 생략한다.
이후, 포토리소그래피 공정을 수행하여 제 1 비아 플러그들(125)을 형성하기 위하여 제 1 층간 절연층(120) 또는 제 1 층간 절연층 캡핑층(135)의 표면을 선택 적으로 노출시키는 포토레지스트 패턴(미도시)을 형성하고, 식각 공정을 수행하여 포토레지스트 패턴을 식각 마스크로 선택적으로 노출된 제 1 층간 절연층 캡핑층(135) 및 제 1 층간 절연층(120)을 식각하여 실리사이드 영역들(127, 129)의 표면을 노출시키는 제 1 비아 홀들(미도시)을 형성한다. 다음, 제 1 비아 홀들의 내벽에 라이너층(121)을 형성하고, 제 1 비아 플러그 물질(123)을 채운 다음, CMP(chmical mechanical polishing)과 같은 평탄화 공정을 수행하여 제 1 비아 플러그들(125)을 형성한다.
도 2b를 참조하면, 제 1 층간 절연층 캡핑층(135) 및 제 1 비아 플러그들(125)의 상부에 전면적으로 제 2 층간 절연층(150)을 형성하고, 커패시터들을 형성하기 위하여 제 2 층간 절연층(150)을 수직으로 관통하며 제 1 비아 플러그(125)들의 상부 표면을 선택적으로 노출시키는 커패시터 홀들(Hc)을 형성한다. 제 2 층간 절연층(150)은 제 1 층간 절연층(120)과 동일한 물질로 동일한 공정을 수행하여 형성될 수 있다. 커패시터 홀들(Hc)은 포토리소그래피 공정을 통하여, 제 2 층간 절연층(150) 상에 커패시터 홀들(Hc)을 형성하기 위한 포토레지스트 패턴을 형성하고 식각 공정을 수행하여 형성된다.
도 2c를 참조하면, 커패시터 홀들(Hc)의 내부 및 제 2 층간 절연층(150) 상에 커패시터의 하부 전극(141)을 형성하기 위한 커패시터 하부 전극용 물질층(141a)을 형성하고, 커패시터 하부 전극용 물질층(141a) 상에 커패시터 하부 전극(141)을 형성하기 위한 마스크층(137)을 형성한다. 커패시터 하부 전극용 물질층(141a)은 금속층이고, 예를 들어 Ti/TiN 층일 수 있다. 커패시터 하부 전극용 물 질층(141a)은 무전해 도금법을 수행하여 전면적으로 형성될 수 있다. 다음, 전면적으로 커패시터 하부 전극(141)을 형성하기 위한 마스크층(137)을 형성한다. 마스크층(137)은 포토레지스트 또는 레진(resin) 등의 고분자 유기물일 수 있고, 실리콘 산화막 등의 무기물일 수도 있다.
도 2d를 참조하면, 커패시터 하부 전극들(141)을 형성한다. 커패시터 하부 전극들(141)은 전면 식각(blanket etch) 공정을 수행하거나 CMP 공정을 수행하여 커패시터 하부 전극용 물질층(141a)을 노드 분리하여 형성할 수 있다. 노드 분리 이후에는 마스크층(137)을 제거한다. 유기물 계열일 경우, 산소 가스를 이용한 건식 애싱 공정 또는 황산을 이용한 습식 제거 공정으로 제거할 수 있고, 무기물 계열인 경우, 예를 들어 실리콘 산화막일 경우 불산에 담그어 습식 제거 공정 제거할 수 있다.
도 2e를 참조하면, 커패시터 하부 전극들(141) 및 제 2 층간 절연층(150) 상에 커패시터 유전층(143)을 형성하기 위한 커패시터 유전층용 물질층(143a)을 형성하고, 커패시터 상부 전극(145)을 형성하기 위한 커패시터 상부 전극용 물질층(145a)을 형성하고, 커패시터 캡핑층(147)을 형성하기 위한 커패시터 캡핑용 물질층(147a)을 형성한다. 동시에, 로직 영역(L)에서는 평탄화 저항 패턴들(170)을 형성하기 위한 제 1 저항 패턴용 물질층(171a), 제 2 저항 패턴용 물질층(173a) 및 제 3 저항 패턴용 물질층(175a)이 형성된다. 보다 상세하게, 커패시터 유전층용 물질층(143a)과 제 1 저항 패턴용 물질층(171a)이 동시에 형성될 수 있고, 커패시터 상부 전극용 물질층(145a)과 제 2 저항 패턴용 물질층(173a)이 동시에 형성될 수 있으며, 커패시터 캡핑용 물질층(147a)과 제 3 저항 패턴용 물질층(145a)이 동시에 형성될 수 있다.
본 실시예서와 같이 커패시터를 형성하기 위한 물질층들(143a, 145a, 147a)과 평탄화 저항 패턴을 형성하기 위한 물질층들(171a, 173a, 175a)을 동시에 형성하면, 평탄화 저항 패턴들을 형성하기 위한 별도의 공정이 추가되지 않는다.
도 2f를 참조하면, 커패시터들(140) 및 평탄화 저항 패턴들(170)을 형성하기 위한 마스크 패턴들(138)을 형성하고 식각 공정을 수행하여 커패시터들(140) 및 평탄화 저항 패턴들(170)을 패터닝한다. 마스크 패턴들(138)은 예를 들어 포토레지스트 패턴들일 수 있다. 마스크 패턴들(138)은 포토리소그래피 공정을 수행하여 형성될 수 있으며, 커패시터들(140) 및 평탄화 저항 패턴들(170)은 식각 공정을 수행하여 형성될 수 있다.
도 2g를 참조하면, 제 3 층간 절연층(180)을 형성하기 위한 절연층(180a)을 두껍게 형성하고, 전면적으로 평탄화 공정을 수행하여 제 3 층간 절연층(180)을 형성한다. 평탄화 공정은 CMP 공정을 적용할 수 있다. 이때, 로직 영역(L)에 평탄화 저항 패턴들(170)이 과도한 폴리싱이 되지 않도록 저항을 하여 메모리 영역(M)과 로직 영역(L)의 제 3 층간 절연층(180)이 균일한 높이 및 평탄도로 형성될 수 있다. 평탄화 저항 패턴들(170)이 형성되어 있지 않을 경우, 디싱(dishing) 현상 등으로 인하여 로직 영역(L)이 메모리 영역(M)보다 심하게 낮아지게 된다. 즉, 제 3 층간 절연층(180)의 메모리 영역(M)과 로직 영역(L)의 높낮이 차이가 수 천Å에 이르게 된다. 이렇게 높낮이 차이가 심할 경우, 후속 배선 형성 공정 등이 매우 불안 해지고, 특히 포토리소그래피 공정에서 초점 마진이 작아 안정적으로 동작하는 반도체 소자를 제조하기 어렵다.
도 2h를 참조하면, 제 3 층간 절연층(180)을 수직으로 관통하여, 제 1 비아 플러그들(125) 및 커패시터들(140)의 상부 전극(145)과 선택적으로 연결되는 제 2 비아 홀들(Hv2) 및 제 3 비아 홀(Hv3)을 형성한다. 제 2 비아 홀들(Hv2) 및 제 3 비아홀(Hv3)은 제 3 층간 절연층(180) 상에 포토리소그래피 공정에 의한 포토레지스트 패턴(미도시)을 형성하고, 제 3 층간 절연층(180)을 식각하여 형성될 수 있다. 본 실시예에서, 제 2 비아 홀들(Hv2)과 평탄화 저항 패턴들(170)이 중첩되지 않도록 형성되며, 이상적으로 제 2 비아홀들(Hv2)의 수평 폭 이상으로 이격될 수 있다. 제 2 비아홀들(Hv2) 및 제 3 비아 홀(Hv3)을 형성한 후, 포토레지스트 패턴은 제거된다.
도 2i를 참조하면, 제 2 비아 홀들(Hv2) 및 제 3 비아 홀(Hv3)의 내벽 및 바닥면에 제 2 라이너층들(151, 181)을 형성하고 비아 홀들(Hv2, Hv3)의 내부를 제 2 비아 플러그 물질(153) 및 제 3 비아 플러그 물질(183)로 채운다. 제 2 라이너층들(151, 181)은 Ti/TiN층일 수 있고, 제 2 비아 플러그 물질(153)은 예를 들어 텅스텐 또는 그 이외의 금속일 수 있다. 이후, CMP 공정 등을 수행하여 각 비아 플러그들(185)을 노드 분리하여 도 1a에 도시된 본 발명의 일 실시예에 의한 복합칩 반도체 소자를 완성한다.
도 3a 내지 3f는 본 발명의 다른 실시예에 의한 복합칩 반도체 소자를 제조하는 방법을 설명하기 위하여 개략적으로 도시한 도면들이다. 보다 상세하게 도 1b 에 도시된 복합칩 반도체 소자를 제조하는 방법들 도시한 도면들이다.
도 3a를 참조하면, 도 2d를 참조하여 설명된 공정 이후, 즉 커패시터들(240)의 하부 전극(241)을 형성한 이후에, 커패시터들(240)의 유전층(243a)을 형성하기 위한 커패시터 유전층용 물질층(243a) 및 커패시터의 상부 전극(245)을 형성하기 위한 커패시터 상부 전극용 물질층(245a)을 형성한다.
동시에, 로직 영역(L)에서는 평탄화 저항 패턴들(270)을 형성하기 위한 제 1 저항 패턴용 물질층(271a) 및 제 2 저항 패턴용 물질층(273a) 이 형성된다. 보다 상세하게, 커패시터 유전층용 물질층(243a)과 제 1 저항 패턴용 물질층(271a)이 동시에 형성될 수 있고, 커패시터 상부 전극용 물질층(245a)과 제 2 저항 패턴용 물질층(273a)이 동시에 형성될 수 있다.
본 실시예서와 같이 커패시터를 형성하기 위한 물질층들(243a, 245a)과 평탄화 저항 패턴을 형성하기 위한 물질층들(271a, 273a)을 동시에 형성하면, 평탄화 저항 패턴들(270)을 형성하기 위한 별도의 공정이 추가되지 않는다.
도 3b를 참조하면, 도 2f를 참조하며 커패시터들(240) 및 평탄화 저항 패턴들(270)을 형성하기 위한 마스크 패턴들(238)을 형성하고 식각 공정을 수행하여 커패시터들(240) 및 평탄화 저항 패턴들(270)을 패터닝한다. 마스크 패턴들(238)은 예를 들어 포토레지스트 패턴들일 수 있다. 마스크 패턴들(238)은 포토리소그래피 공정을 수행하여 형성될 수 있으며, 커패시터들(240) 및 평탄화 저항 패턴들(270)은 식각 공정을 수행하여 형성될 수 있다.
도 3c를 참조하면, 메모리 영역(M)에서는 커패시터 캡핑층(247)을 형성하고 로직 영역(L)에서는 평탄화 저항 패턴 캡핑층(275)을 형성하기 위한 캡핑 물질층(247a, 275a)을 형성한다. 본 실시예에서는 예를 들어 실리콘 질화물을 증착 방법으로 형성할 수 있다.
커패시터 캡핑층(247)과 평탄화 저항 패턴 캡핑층(275)은 다층으로 형성될 수 있다. 예를 들어 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 등을 두 층이상 적층하여 형성될 수 있다. 도면에는 본 발명의 설명을 이해하기 쉽도록 하기 위하여 단층으로 형성되는 것으로 도시한다. 그러나 커패시터 캡핑층(247) 또는 평탄화 저항 패턴 캡핑층(275)이 다층으로 형성되는 실시예들이 본 발명의 기술적 범주에 포함되는 것으로 이해하여야 한다. 상세하게, 실리콘 산화막을 플라즈마 방법으로 약 300Å 정도의 두께로 형성하고, 실리콘 산화질화막을 증착 방법으로 약 260Å 정도의 두께로 형성할 수 있다.
도 3d를 참조하면, 제 3 층간 절연층(280) 형성을 위한 절연층(180a)을 두껍게 형성하고, 전면적으로 평탄화 공정을 수행하여 제 3 층간 절연층(280)을 형성한다. 평탄화 공정은 CMP 공정을 적용할 수 있다. 이때, 로직 영역(L)에 평탄화 저항 패턴들(270) 및 평탄화 저항 패턴 캡핑층(275a)이 과도한 폴리싱이 되지 않도록 저항을 하여 메모리 영역(M)과 로직 영역(L)의 제 3 층간 절연층(280)이 균일한 높이 및 평탄도로 형성될 수 있다. 평탄화 저항 패턴들(270) 또는 평탄화 저항 패턴 캡핑층(275a)이 형성되어 있지 않을 경우, 디싱(dishing) 현상 등으로 인하여 로직 영역(L)이 메모리 영역(M)보다 심하게 낮아지게 된다. 즉, 제 3 층간 절연층(280)의 메모리 영역(M)과 로직 영역(L)의 높낮이 차이가 수 천Å에 이르게 된다. 이렇 게 높낮이 차이가 심할 경우, 후속 배선 형성 공정 등이 매우 불안해지고, 특히 포토리소그래피 공정에서 초점 마진이 작아 안정적으로 동작하는 반도체 소자를 제조하기 어렵다.
도 3e를 참조하면, 제 3 층간 절연층(280)을 수직으로 관통하여, 제 1 비아 플러그들(225) 및 커패시터들(240)의 상부 전극(245)과 선택적으로 연결되는 제 2 비아 홀들(Hv2) 및 제 3 비아 홀(Hv3)을 형성한다. 제 2 비아 홀들(Hv2) 및 제 3 비아홀(Hv3)은 제 3 층간 절연층(280) 상에 포토리소그래피 공정에 의한 포토레지스트 패턴(미도시)을 형성하고, 제 3 층간 절연층(280)을 식각하여 형성될 수 있다. 본 실시예에서, 제 2 비아 홀들(Hv2)과 평탄화 저항 패턴들(270)이 중첩되지 않도록 형성되며, 이상적으로 제 2 비아홀들(Hv2)의 수평 폭 이상으로 이격될 수 있다. 제 2 비아홀들(Hv2) 및 제 3 비아 홀(Hv3)을 형성한 후, 포토레지스트 패턴은 제거된다.
도 3f를 참조하면, 제 2 비아 홀들(Hv2) 및 제 3 비아 홀(Hv3)의 내벽 및 바닥면에 제 2 라이너층들(251, 281)을 형성하고 비아 홀들(Hv2, Hv3)의 내부를 제 2 비아 플러그 물질(253) 및 제 3 비아 플러그 물질(283)로 채운다. 제 2 라이너층들(251, 281)은 Ti/TiN층일 수 있고, 제 2 비아 플러그 물질(253)은 예를 들어 텅스텐 또는 그 이외의 금속일 수 있다. 이후, CMP 공정 등을 수행하여 각 비아 플러그들(285)을 노드 분리하여 도 1b에 도시된 본 발명의 일 실시예에 의한 복합칩 반도체 소자를 완성한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명의 실시예들에 의한 복합칩 반도체 소자들은 로직 영역에 평탄화 저항 패턴들을 포함하고 있어서, 메모리 영역과 로직 영역을 평탄화 하기 위한 공정에서, 로직 영역의 과도한 식각 또는 폴리싱을 방지할 수 있으므로 메모리 영역과 로직 영역이 상호 균일한 높이 및 평탄도를 확보할 수 있어서 복합칩 반도체 소자의 제조 공정이 안정되며, 메모리 영역의 커패시터를 형성하는 공정을 이용하여 동시에 평탄화 저항 패턴들이 형성되므로 추가적인 공정 부담이 없다.

Claims (20)

  1. 기판,
    상기 기판 상에 형성된 게이트들,
    상기 게이트들의 양측 기판 내에 형성된 소스/드레인 영역들,
    상기 게이트들과 소스/드레인 영역들을 덮는 제 1 층간 절연층,
    상기 제 1 층간 절연층을 수직으로 관통하며 상기 소스/드레인 영역들과 선택적으로 연결된 제 1 비아 플러그들,
    상기 제 1 비아 플러그들과 선택적으로 연결되는 커패시터들 및 제 2 비아 플러그들,
    상기 커패시터들과 제 2 비아 플러그들 사이를 채우는 제 2 층간 절연층,
    상기 제 2 층간 절연층 상에 형성된 평탄화 저항 패턴들,
    상기 제 2 층간 절연층 및 상기 평탄화 저항 패턴들 상에 형성된 제 3 층간 절연층, 및
    상기 제 3 층간 절연층을 수직으로 관통하며 상기 커패시터들의 상부 전극 및 상기 제 2 비아 플러그들과 선택적으로 연결되는 제 3 비아 플러그들을 포함하고,
    상기 커패시터는 하부 전극, 유전층 및 상부 전극이 적층되며,
    상기 하부 전극은 상기 제 2 층간 절연층과 동일한 층에 형성되고, 및
    상기 유전층 및 상기 상부 전극은 상기 제 2 층간 절연층 상으로 연장되어 형성되는 복합칩 반도체 소자.
  2. 삭제
  3. 제 1 항에서,
    상기 기판은 메모리 영역과 로직 영역을 포함하고,
    상기 커패시터들은 상기 메모리 영역에 형성되고 상기 평탄화 저항 패턴들은 상기 로직 영역에 형성된 복합칩 반도체 소자.
  4. 제 3 항에서,
    상기 평탄화 저항 패턴들은 다층으로 형성된 복합칩 반도체 소자.
  5. 제 4 항에서,
    상기 평탄화 저항 패턴들은 상기 커패시터들의 상부 전극과 동일 물질인 상부 저항 패턴을 포함하는 복합칩 반도체 소자.
  6. 제 5 항에서,
    상기 상부 저항 패턴 상에 형성된 평탄화 저항 패턴 캡핑층을 더 포함하는 복합칩 반도체 소자.
  7. 제 6 항에서,
    상기 평탄화 저항 패턴 캡핑층은 상기 제 2 층간 절연층 상으로 연장되는 복합칩 반도체 소자.
  8. 제 4 항에서,
    상기 평탄화 저항 패턴들은 상기 커패시터들의 유전층과 동일 물질인 하부 저항 패턴을 포함하는 복합칩 반도체 소자.
  9. 제 1 항에서,
    상기 제 3 비아 플러그들과 상기 평탄화 저항 패턴들은 상기 제 3 비아 플러그들의 폭 이상으로 이격되어 형성되는 복합칩 반도체 소자.
  10. 제 1 항에서,
    상기 커패시터들은 상기 상부 전극 상에 형성된 커패시터 캡핑층을 더 포함하는 복합칩 반도체 소자.
  11. 메모리 영역과 로직 영역을 가진 기판 상에 게이트들을 형성하고,
    상기 게이트들의 양측면 기판 내에 소스/드레인 영역들을 형성하고,
    상기 게이트들을 덮는 제 1 층간 절연층을 형성하고,
    상기 제 1 층간 절연층을 수직으로 관통하며 상기 소스/드레인 영역들에 선 택적으로 연결되는 제 1 비아 플러그들을 형성하고,
    상기 제 1 비아 플러그들 및 상기 제 1 층간 절연층 상에 제 2 층간 절연층을 형성하고,
    상기 제 2 층간 절연층을 수직으로 관통하며, 상기 제 1 비아 플러그들과 선택적으로 연결되며 하부 전극, 유전층 및 상부 전극을 포함하는 커패시터들을 형성하되, 상기 커패시터들의 유전층 및 상부 전극들의 일부가 상기 제 2 층간 절연층의 상부로 연장되도록 형성하고,
    동시에, 상기 로직 영역의 제 2 층간 절연층 상에 선택적으로 평탄화 저항 패턴들을 형성하고,
    상기 커패시터들 및 상기 평탄화 패턴들 상에 제 3 층간 절연층을 형성하고,
    상기 제 3 층간 절연층의 상부를 전면적으로 평탄화하고,
    상기 제 3 층간 절연층 및 제 2 층간 절연층을 수직으로 관통하며, 상기 제 1 비아 플러그들과 선택적으로 연결되는 제 2 비아 플러그들을 형성하고, 및
    상기 제 3 층간 절연층을 수직으로 관통하며 상기 커패시터들의 상부 전극과 연결되는 제 3 비아 플러그를 형성하는 것을 포함하는 복합칩 반도체 소자의 제조 방법.
  12. 제 11 항에서,
    상기 커패시터의 하부 전극은 상기 제 2 층간 절연층과 동일한 높이로 형성되고,
    상기 유전층 및 상기 상부 전극은 상기 제 2 층간 절연층 상에 연장되어 형성되는 복합칩 반도체 소자의 제조 방법.
  13. 제 11 항에서,
    상기 커패시터들은 상기 메모리 영역에 형성되고 상기 평탄화 저항 패턴들은 상기 로직 영역에 형성되는 복합칩 반도체 소자의 제조 방법.
  14. 제 11 항에서,
    상기 평탄화 저항 패턴들은 다층으로 형성되는 복합칩 반도체 소자의 제조 방법.
  15. 제 14 항에서,
    상기 평탄화 저항 패턴들은 상기 커패시터들의 상부 전극과 동일 물질인 상부 저항 패턴을 포함하는 복합칩 반도체 소자의 제조 방법.
  16. 제 15 항에서,
    상기 상부 저항 패턴 상에 형성된 평탄화 저항 패턴 캡핑층을 더 포함하는 복합칩 반도체 소자의 제조 방법.
  17. 제 16 항에서,
    상기 평탄화 저항 패턴 캡핑층은 상기 제 2 층간 절연층 상으로 연장되는 복합칩 반도체 소자의 제조 방법.
  18. 제 14 항에서,
    상기 평탄화 저항 패턴들은 상기 커패시터들의 유전층과 동일 물질인 하부 저항 패턴을 포함하는 복합칩 반도체 소자의 제조 방법.
  19. 제 11 항에서,
    상기 제 2 비아 플러그들과 상기 평탄화 저항 패턴들은 상기 제 2 비아 플러그들의 폭 이상으로 이격되어 형성되는 복합칩 반도체 소자의 제조 방법.
  20. 제 11 항에서,
    상기 커패시터들은 상기 상부 전극 상에 형성된 커패시터 캡핑층을 더 포함하는 복합칩 반도체 소자의 제조 방법.
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