KR100695513B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 캐패시터의 유효 표면적을 더욱 증대시켜 현재 고집적 반도체 소자에서 요구하는 캐패시턴스를 확보할 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 반도체 기판 상에 제1 컨택층이 개재된 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 제2 절연막을 증착하는 단계와, 상기 제2 절연막 내에 상기 제1 컨택층과 연결되도록 상기 제1 컨택층과 식각 선택비가 다른 물질로 제2 컨택층을 형성하는 단계와, 상기 제2 컨택층을 포함한 상기 제2 절연막 상에 식각정지막을 증착하는 단계와, 상기 식각정지막 상에 제3 절연막을 증착하는 단계와, 상기 제3 절연막 및 상기 식각정지막을 식각하여 상기 제2 컨택층을 노출시키는 제1 컨택홀을 형성하는 단계와, 노출된 상기 제2 컨택층을 식각하여 상기 제1 컨택층을 노출시키는 제2 컨택홀을 형성하는 단계와, 상기 제2 컨택홀의 내부면을 따라 캐패시터의 하부전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

반도체 소자, 캐패시터, 유효 표면적, 캐패시턴스, 식각선택비.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}

도 1a 내지 도 1f는 종래 기술에 따른 3차원 구조의 캐패시터 형성방법을 도시한 공정단면도.

도 2는 도 1a 내지 도 1f를 통해 형성된 3차원 구조의 캐패시터를 도시한 SEM 사진.

도 3a 내지 도 3f는 본 발명의 바람직한 제1 실시예에 따른 3차원 구조의 캐패시터 형성방법을 도시한 공정단면도.

도 4는 본 발명의 바람직한 제1 실시예에 따른 3차원 구조의 캐패시터를 도시한 SEM 사진.

도 5a 내지 도 5f는 본 발명의 바람직한 제2 실시예에 따른 3차원 구조의 캐패시터 형성방법을 도시한 공정단면도.

〈도면의 주요 부분에 대한 부호의 설명〉

110, 210 : 제1 절연막 111, 211 : 제1 컨택층

112, 212 : 제2 절연막 113, 213 : 비트라인

114, 214 : 캐핑층 115, 215 : 스페이서

116, 218 : 제3 절연막 117, 216 : 제2 컨택층

118, 217 : 식각정지막 119 : 제4 절연막

120, 219 : 하드마스크 121, 220 : 포토레지스트 패턴

122, 221 : 식각공정 123, 222 : 제1 컨택홀

124, 223 : 제2 컨택홀 125, 224 : 캐패시터의 하부전극

126, 225 : 캐패시터의 유전체막 127, 226 : 캐패시터의 상부전극

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 캐패시터(Capacitor)의 유효 표면적을 증가시켜 높은 캐패시턴스(capacitance)를 확보하기 위한 3차원 구조의 캐패시터 형성방법에 관한 것이다.

반도체 메모리 소자의 고집적화에 따라 동일 레이아웃 면적에서 보다 큰 캐패시턴스(capacitance)를 확보하기 위한 노력이 계속되고 있다. 캐패시터의 캐패시턴스는 유전율(ε) 및 전극의 유효 표면적에 비례하고, 전극간 거리에 반비례하기 때문에, 종래에는 주로 전하저장 전극의 표면적을 확보하거나 유전체의 박막화로 전극간 거리를 최소화하는 방향으로 많은 연구가 진행되어 왔다.

그러나, 이 중 유전체의 박막화는 누설전류 증가를 수반하는 문제점이 있으며, 이에 따라 캐패시터 구조를 플라나 스택(planar stack), 콘케이브(concave), 실린더(cylinder)와 같은 3차원 구조로 형성하여 캐패시터의 유효 표면적을 증대시키는 방법을 주로 사용하여 왔다. 한편, 상기와 같은 3차원 구조의 캐패시터의 적용과 함께 유전율이 높은 고유전체 박막을 사용하고 있다.

도 1a 내지 도 1f는 종래기술에 따른 3차원 구조의 캐패시터 형성방법을 도시한 공정단면도이다.

먼저, 도 1a에 도시된 바와 같이, 소정의 반도체 구조물층(미도시)이 형성된 반도체 기판(미도시) 상에 제1 컨택층(11)을 개재한 제1 절연막(10)을 형성한다.

이어서, 제1 컨택층(11)을 포함한 제1 절연막(10) 상에 제2 절연막(12)을 증착한 다음, 제2 절연막(12) 상에 복수의 비트라인(13)을 형성한다. 이때, 비트라인(13)을 보호하기 위하여 비트라인(13) 상에는 별도의 캐핑막(14; capping layer)을 형성하고, 비트라인(13)의 양측벽에는 스페이서(15)를 형성할 수 있다.

이어서, 비트라인(13)을 포함한 전체 구조 상에 제3 절연막(16)을 증착한 다음, 제3 절연막(16) 및 제2 절연막(12)을 식각하여 제1 컨택층(11)을 노출시키는 제1 컨택홀(미도시)을 형성한다.

이어서, 제1 컨택홀이 매립되는 제2 컨택층(17)을 형성한다.

이어서, 도 1b에 도시된 바와 같이, 제2 컨택층(17)을 포함한 제3 절연막(16) 상에 식각정지막(18)을 증착한다.

이어서, 도 1c에 도시된 바와 같이, 식각정지막(18) 상에 제4 절연막(19)을 증착한 후, 제4 절연막(19) 상에 하드마스크(20)를 증착한다.

이어서, 도 1d에 도시된 바와 같이, 하드마스크(20) 상에 소정의 포토레지스 트 패턴(21)을 형성한 후, 포토레지스트 패턴(21)을 식각마스크로 이용한 식각공정(22)을 실시하여 하드마스크(20) 및 제4 절연막(19)을 식각한다. 이때, 식각정지막(18) 상에서 식각공정(22)이 일단 멈추므로, 식각공정(22)을 통해 식각정지막(18)의 일부영역을 노출시키는 제1 컨택홀(23)을 형성할 수 있다.

이어서, 도 1e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(21, 도 1d 참조)을 제거하고, 플라즈마 식각공정을 실시하여 하드마스크(20, 도 1d 참조)를 제거한다.

이어서, 제1 컨택홀(23, 도 1d 참조) 바닥부로 노출된 식각정지막(18)을 식각하여 제2 컨택층(17)을 노출시키는 제2 컨택홀(24)을 형성한다.

이어서, 도 1f에 도시된 바와 같이, 제2 컨택홀(24, 도 1e 참조)의 내부면을 따라 캐패시터의 하부전극(25)을 형성하고, 하부전극(25)을 포함한 전체구조 상부의 단차를 따라 캐패시터의 유전체막(26)을 형성한다. 그런 다음, 제2 컨택홀(24)이 매립되도록 유전체막(26) 상에 캐패시터의 상부전극(27)을 형성한다.

도 2는 도 1a 내지 도 1f를 통해 형성된 반도체 소자의 캐패시터를 도시한 SEM 사진이다.

그러나, 상기와 같은 종래기술에 따라 3차원 구조의 캐패시터를 형성하면 유효 표면적을 증대시키는 데에는 한계가 있다. 따라서, 현재 점점 더 고집적화되는 반도체 소자에서 요구하는 캐패시턴스를 확보하는데 어려움이 따른다.

따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 캐패시터의 유효 표면적을 더욱 증대시켜 현재 고집적 반도체 소자에서 요구하는 캐패시턴스를 확보할 수 있는 반도체 소자의 제조방법을 제공하는데 있다.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체 기판 상에 제1 컨택층이 개재된 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 제2 절연막을 증착하는 단계와, 상기 제2 절연막 내에 상기 제1 컨택층과 연결되도록 상기 제1 컨택층과 식각 선택비가 다른 물질로 제2 컨택층을 형성하는 단계와, 상기 제2 컨택층을 포함한 상기 제2 절연막 상에 식각정지막을 증착하는 단계와, 상기 식각정지막 상에 제3 절연막을 증착하는 단계와, 상기 제3 절연막 및 상기 식각정지막을 식각하여 상기 제2 컨택층을 노출시키는 제1 컨택홀을 형성하는 단계와, 노출된 상기 제2 컨택층을 식각하여 상기 제1 컨택층을 노출시키는 제2 컨택홀을 형성하는 단계와, 상기 제2 컨택홀의 내부면을 따라 캐패시터의 하부전극을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 다양한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

실시예 1

도 3a 내지 도 3f는 본 발명의 바람직한 제1 실시예에 따른 3차원 구조의 캐패시터 형성방법을 도시한 공정단면도이다. 여기서, 도 3a 내지 도 3f에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 요소이다.

먼저, 도 3a에 도시된 바와 같이, 소정의 하부층(미도시)이 형성된 반도체 기판(미도시) 상에 제1 컨택층(111)을 개재한 제1 절연막(110)을 형성한다. 여기서, 하부층이란 워드라인, 금속배선 및 금속 플러그 등을 포함할 수 있다. 또한, 제1 절연막(110)은 산화막 계열의 물질로 형성한다. 예컨대, 제1 절연막(110)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층막 또는 이들이 적층된 적층막으로 형성한다. 바람직하게는, 제1 컨택층(111)은 워드라인 사이에 형성되는 랜딩 플러그로 기능한다.

이어서, 제1 컨택층(111)을 포함한 제1 절연막(110) 상에 제2 절연막(112)을 증착한다. 여기서, 제2 절연막(112)은 제1 절연막(110)과 동일한 물질로 증착한다.

이어서, 제2 절연막(112) 상에 복수의 비트라인(113)을 형성한다. 이때, 비트라인(113)을 보호하기 위하여 비트라인(113) 상에는 별도의 캐핑막(114)을 형성하고, 비트라인(113)의 양측벽에는 스페이서(115)를 형성할 수 있다.

이어서, 비트라인(113)을 포함한 전체 구조 상에 제3 절연막(116)을 증착한 다음, 제3 절연막(116) 및 제2 절연막(112)을 식각하여 제1 컨택층(111)을 노출시키는 제1 컨택홀(미도시)을 형성한다.

이어서, 제1 컨택홀이 매립되도록 제1 컨택층(111)과 식각선택비를 달리하는 물질을 증착한 후 CMP(Chemical Mechanical Polishing)를 실시한다. 이로써, 제1 컨택홀이 매립되는 제2 컨택층(117)이 형성된다. 여기서, 제2 컨택층(117)을 제1 컨택층(111)과의 식각선택비가 다른 물질로 형성함에 따라, 후속으로 진행될 습식식각공정시 제2 컨택층(117)은 제거되는 반면 제1 컨택층(111)은 식각되지 않고 그대로 남아있게 된다.

이어서, 도 3b에 도시된 바와 같이, 제2 컨택층(117)을 포함한 제3 절연막(116) 상에 식각정지막(118)을 증착한다. 이때, 식각정지막(118)은 SiN으로 형성한다.

이어서, 도 3c에 도시된 바와 같이, 식각정지막(118) 상에 제4 절연막(119)을 증착한다. 이때, 제4 절연막(119)은 제1 절연막(110)과 동일한 물질을 단층 또는 적층으로 형성한다.

이어서, 제4 절연막(119) 상에 하드마스크(120)를 증착한다. 이때, 하드마스크(120)는 제2 컨택층(117)과 동일한 물성을 갖는 물질로 형성한다.

이어서, 도 3d에 도시된 바와 같이, 하드마스크(120) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(121)을 형성한다.

이어서, 포토레지스트 패턴(121)을 식각마스크로 이용한 식각공정(122)을 실 시하여 하드마스크(120) 및 제4 절연막(119)을 식각한다. 이때, 식각정지막(118) 상에서 식각공정(122)이 일단 멈추므로, 식각공정(122)을 통해 식각정지막(118)의 일부영역을 노출시키는 제1 컨택홀(123)을 형성할 수 있다.

이어서, 도 3e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(121, 도 3d 참조)을 제거하고, 플라즈마 방식을 이용한 식각공정을 실시하여 하드마스크(120, 도 3d 참조)를 제거한다.

이어서, 플라즈마 방식을 이용한 식각공정을 실시하여 제1 컨택홀(123, 도 3d 참조)의 바닥부로 노출된 식각정지막(118)을 식각한다.

이어서, 습식식각공정을 실시하여 식각정지막(118)의 제거로 인해 노출된 제2 컨택층(117)을 식각한다. 이로써, 제1 컨택층(111)을 노출시키는 제2 컨택홀(124)이 형성된다.

이어서, 도 3f에 도시된 바와 같이, 제2 컨택홀(124, 도 3e 참조)의 내부면을 따라 캐패시터의 하부전극(125)을 형성하고, 하부전극(125)을 포함한 전체구조 상부의 단차를 따라 캐패시터의 유전체막(126)을 형성한다. 그런 다음, 제2 컨택홀(124)이 매립되도록 유전체막(126) 상에 캐패시터의 상부전극(127)을 형성한다.

즉, 본 발명의 바람직한 제1 실시예에 따르면, 반도체 소자의 3차원 캐패시터 형성시 제1 컨택층과 제1 컨택층 상부의 제2 컨택층을 서로 식각선택비를 달리하는 물질로 형성하여 습식식각공정시 제2 컨택층은 제거되는 반면 제1 컨택층은 잔류하도록 한다. 그리고, 제1 컨택층 상의 절연막 내부를 따라 캐패시터의 하부전극을 형성한다.

따라서, 하부전극의 깊이가 앞서 언급한 종래기술에서보다 제2 컨택층의 깊이만큼 증가하므로 캐패시터의 유효 표면적을 증대시킬 수 있다. 이를 통해, 캐패시터의 높은 캐패시턴스를 확보할 수 있다.

도 4는 본 발명의 바람직한 제1 실시예에 따라 형성된 3차원 구조의 캐패시터를 도시한 SEM 사진이다.

실시예 2

도 5a 내지 도 5f는 본 발명의 바람직한 제2 실시예에 따른 3차원 구조의 캐패시터 형성방법을 도시한 공정단면도이다. 여기서, 도 5a 내지 도 5f에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 수행하는 동일 요소이다. 또한, 본 발명의 바람직한 제2 실시예는 제1 실시예와 비트라인과 식각정지막 간에 절연막을 개재하지 않는다는 점만이 상이하므로, 이하에서는 도면에 도시된 내용만을 간략히 설명하기로 한다.

먼저, 도 5a에 도시된 바와 같이, 소정의 하부층(미도시)이 형성된 반도체 기판(미도시) 상에 제1 컨택층(211)을 개재한 제1 절연막(210)을 형성한다. 여기서, 하부층이란 워드라인, 금속배선 및 금속 플러그 등을 포함할 수 있다.

이어서, 제1 컨택층(211)을 포함한 제1 절연막(210) 상에 제2 절연막(212)을 증착하고, 제2 절연막(212) 상에 복수의 비트라인(213)을 형성한다. 이때, 비트라인(213)을 보호하기 위하여 비트라인(213) 상에는 별도의 캐핑막(214)을 형성하고, 비트라인(213)의 양측벽에는 스페이서(215)를 형성할 수 있다.

이어서, 비트라인(213)을 포함한 제2 절연막(212) 상에 제1 컨택층(211)과 식각선택비를 달리하는 물질을 증착한 후 CMP(Chemical Mechanical Polishing) 공정을 실시하여 이를 평탄화한다. 이로써, 비트라인(213) 상이에 제1 컨택층(211)과 연결된 제2 컨택층(216)이 형성된다. 여기서, 제2 컨택층(216)을 제1 컨택층(211)과의 식각선택비가 다른 물질로 형성함에 따라, 후속으로 진행될 습식식각공정시 제2 컨택층(216)은 제거되는 반면 제1 컨택층(211)은 식각되지 않고 그대로 남아있게 된다.

이어서, 도 5b에 도시된 바와 같이, 제2 컨택층(216)을 포함한 전체 구조 상부에 식각정지막(217)을 증착한다.

이어서, 도 5c에 도시된 바와 같이, 식각정지막(217) 상에 제3 절연막(218) 및 하드마스크(219)를 증착한다.

이어서, 도 5d에 도시된 바와 같이, 하드마스크(219) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(220)을 형성한다.

이어서, 포토레지스트 패턴(220)을 식각마스크로 이용한 식각공정(221)을 실시하여 하드마스크(219) 및 제3 절연막(218)을 식각한다. 이때, 식각정지막(217) 상에서 식각공정(221)이 일단 멈추므로, 식각공정(221)을 통해 식각정지막(217)의 일부영역을 노출시키는 제1 컨택홀(222)을 형성할 수 있다.

이어서, 도 5e에 도시된 바와 같이, 스트립 공정을 실시하여 포토레지스트 패턴(220, 도 5d 참조)을 제거하고, 플라즈마 방식을 이용한 식각공정을 실시하여 하드마스크(219, 도 5d 참조)를 제거한다.

이어서, 플라즈마 방식을 이용한 식각공정을 실시하여 제1 컨택홀(222, 도 5d 참조)의 바닥부로 노출된 식각정지막(217)을 식각한다.

이어서, 습식식각공정을 실시하여 식각정지막(217)의 제거로 인해 노출된 제2 컨택층(216)을 식각한다. 이로써, 제1 컨택층(211)을 노출시키는 제2 컨택홀(223)이 형성된다.

이어서, 도 5f에 도시된 바와 같이, 제2 컨택홀(223, 도 5e 참조)의 내부면을 따라 캐패시터의 하부전극(224)을 형성하고, 하부전극(224)을 포함한 전체구조 상부의 단차를 따라 캐패시터의 유전체막(225)을 형성한다. 그런 다음, 제2 컨택홀(223)이 매립되도록 유전체막(225) 상에 캐패시터의 상부전극(226)을 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 3차원 캐패시터 형성시 제1 컨택층과 제1 컨택층 상부의 제2 컨택층을 서로 식각선택비를 달리하는 물질로 형성하여 습식식각공정시 제2 컨택층은 제거되는 반면 제1 컨택층은 잔류하도록 한다. 그리고, 제1 컨택층 상의 절연막 내부를 따라 캐패시터의 하부전극을 형성한다. 따라서, 하부전극의 깊이가 앞서 언급한 종래기술에서보다 제2 컨 택층의 깊이만큼 증가하므로 캐패시터의 유효 표면적을 증대시킬 수 있다. 이를 통해, 캐패시터의 높은 캐패시턴스를 확보할 수 있다.

Claims (6)

1. 반도체 기판 상에 제1 컨택층이 개재된 제1 절연막을 형성하는 단계;

   상기 제1 절연막 상에 제2 절연막을 증착하는 단계;

   상기 제2 절연막 내에 상기 제1 컨택층과 연결되도록 상기 제1 컨택층과 식각 선택비가 다른 물질로 제2 컨택층을 형성하는 단계;

   상기 제2 컨택층을 포함한 상기 제2 절연막 상에 식각정지막을 증착하는 단계;

   상기 식각정지막 상에 제3 절연막을 증착하는 단계;

   상기 제3 절연막 및 상기 식각정지막을 식각하여 상기 제2 컨택층을 노출시키는 제1 컨택홀을 형성하는 단계;

   노출된 상기 제2 컨택층을 식각하여 상기 제1 컨택층을 노출시키는 제2 컨택홀을 형성하는 단계; 및

   상기 제2 컨택홀의 내부면을 따라 캐패시터의 하부전극을 형성하는 단계

   를 포함하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서,

   상기 제2 절연막은 상기 제2 절연막 내에 복수의 비트라인이 개재되도록 형성하는 반도체 소자의 제조방법.
3. 제 2 항에 있어서,

   상기 제2 절연막은 상기 비트라인을 덮도록 형성하는 반도체 소자의 제조방법.
4. 제 1 항 또는 제 2 항에 있어서,

   제3 절연막 상에 하드 마스크를 증착하는 단계를 더 포함하는 반도체 소자의 제조방법.
5. 제 4 항에 있어서,

   상기 하드 마스크는 상기 제2 컨택층과 물성이 동일한 물질로 형성하는 반도체 소자의 제조방법.
6. 제 1 항 또는 제 2 항에 있어서,

   상기 제1 컨택층은 랜딩 플러그로 기능하는 반도체 소자의 제조방법.

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