KR100909778B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 실린더 타입의 하부 전극을 리닝(Leaning) 현상을 방지하기 위해 하부 전극 영역 내부에 질화막을 추가로 형성함으로써, BOE(Buffered Oxide Etching) 용액으로 희생절연막을 제거하는 딥 아웃(Dip Out)공정 시 발생하는 하부 전극 리닝(Leaning)을 방지하여 반도체 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 형성 방법{The Method for Manufacturing Semiconductor Device}
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
100: 반도체 기판 120: 층간 절연막
130: 하부 전극 콘택홀 140: 하부 전극 콘택플러그
160: 희생 절연막 180: 하부 전극 영역
200: 하부 전극 220: 매립 절연막
240: 질화막 260: 유전체막
280: 상부 전극
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 실린더 타입의 하부 전극을 리닝(Leaning) 현상을 방지하기 위해 하부 전극 영역 내부에 질화막을 추가로 형성함으로써, BOE(Buffered Oxide Etching) 용액으로 희생절연막을 제거하는 딥 아웃(Dip Out)공정 시 발생하는 하부 전극 리닝(Leaning)을 방지하여 반도체 소자의 특성을 향상시키는 기술을 개시한다.
현재 반도체 소자의 메모리 소자 수요가 급증함에 따라 고용량의 커패시터(Capacitor)를 얻기 위한 다양한 기술들이 제안되고 있다.
커패시터는 저장 전극(Storage Node)용 하부 전극과 플레이트 전극용 상부 전극 사이에 유전체막(Dielectric)이 개재된 구조를 가진다.
커패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다.
따라서, 정전용량이 높은 커패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 개발되었다.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 커패시터를 제조하는 것이 더욱 어려워지고 있다.
이에, 하부 전극의 구조를 개선하는 연구가 지속적으로 이루어지고 있으며, 그 해결책으로, 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 커패시터가 개발되었다.
최근에는 내부 면적만 노드 면적으로 사용하는 콘케이브형 커패시터보다는 내부 면적은 물론 외부 면적까지도 노드 면적으로 사용하는 실린더형 커패시터를 더욱 선호하는 추세이다.
이로 인해 반도체 메모리 소자의 집적도가 증가함에 따라 커패시터의 용량은 증가 하지만 셀 영역에 남아있는 희생절연막을 BOE(Buffered Oxide Etching) 용액으로 제거하는 딥 아웃(Dip Out) 공정 시 커패시터 리닝 현상(Capacitor Leaning) 및 뽑힘 등의 기술적 문제가 발생하고 있다.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 실린더 타입의 하부 전극을 리닝(Leaning) 현상을 방지하기 위해 하부 전극 영역 내부에 질화막을 추가로 형성함으로써, BOE(Buffered Oxide Etching) 용액으로 희생절연막을 제거하는 딥 아웃(Dip Out)공정 시 발생하는 하부 전극 리닝(Leaning)을 방지할 수 있는 반도체 소자의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판 상부에 희생 절연막을 형성하는 단계와,
상기 희생절연막을 식각하여 하부 전극 영역을 형성하는 단계와,
상기 하부 전극 영역 표면에 하부 전극을 형성하는 단계와,
상기 하부 전극 전체 표면에 질화막을 형성하는 단계와,
상기 질화막을 평탄화 식각하여 희생절연막을 노출시키는 단계와,
상기 희생절연막을 딥 아웃(Dip Out)하여 제거하는 단계 및
상기 하부 전극 내의 질화막을 제거하는 단계를 포함하는 것을 특징으로 한 다.
여기서, 상기 하부 전극을 형성하는 단계는,
상기 하부 전극 영역을 포함한 전체 표면 상부에 도전층을 형성하는 단계와,
상기 하부 전극 영역을 매립하는 매립 절연막을 전체 표면 상부에 형성하는 단계 및
상기 매립 절연막 및 도전층을 평탄화 식각하여 하부 전극을 형성하는 단계를 더 포함하는 것과,
상기 질화막은 900 ~ 1100Å 두께로 형성하는 것과,
상기 질화막은 인산 가스를 이용하여 제거하는 것과,
여기서, 상기 질화막을 제거한 후, 상기 하부 전극 상부에 유전체막을 형성하는 단계 및
상기 유전체막 상부에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1f는 본 발명에 따라 형성된 반도체 소자를 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 층간 절연막(120)을 형성한다.
층간 절연막(120) 상에 감광막을 형성한다.
하부 전극 콘택용 노광 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
감광막 패턴을 마스크로 층간 절연막(120)을 식각하여 반도체 기판(100)을 노출시키는 하부 전극 콘택홀(130)을 형성한다.
감광막 패턴을 제거하고 하부 전극 콘택홀(130)을 매립하는 하부 전극 콘택 플러그(140)를 형성한다.
이때, 하부 전극 콘택 플러그(140)는 하부 전극 콘택홀(130)을 매립하는 콘택 물질을 형성하고 이를 평탄화 식각하여 형성한 것이다.
다음으로, 전체 표면 상부에 희생절연막(160)을 형성한다.
그 다음으로, 상기 희생절연막(160) 상부에 감광막을 형성한다.
하부 전극용 노광 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다.
상기 감광막 패턴을 마스크로 희생절연막(160)을 식각하여 하부 전극 콘택 플러그(140)을 노출시킨다.
상기 감광막 패턴을 제거하여 하부 전극 영역(180)을 형성한다.
도 1b를 참조하면, 하부 전극 영역(180)을 포함한 전체 표면 상부에 도전층(미도시)을 형성한다.
다음으로, 하부 전극 영역(180)을 도포하는 매립 절연막(220)을 전체 표면 상부에 형성한다.
상기 희생 절연막(160)이 노출될 때까지 매립 절연막(220) 및 도전층(미도시)을 평탄화 식각하여 하부 전극(200)을 형성한다.
이때, 매립 절연막(220)은 감광막 또는 산화막을 사용한 것이다.
그 다음으로, 하부 전극 영역(180) 내부에 남는 매립 절연막(220)을 제거한다.
도 1c를 참조하면, 상기 도전층(미도시)이 형성된 전체 표면에 질화막(240)을 전체 표면 상부에 형성한다.
희생 절연막(160)이 노출될 때까지 에치백(Etchback) 또는 평탄화 식각 공정을 실시한다.
여기서, 평탄화 식각 공정은 '도 1b'의 하부 전극(200) 내부 질화막(240)을 인산 가스를 이용하여 제거한다.
이때, 질화막은 900 ~ 1100Å 두께로 형성하는 것이 바람직하다.
도 1d를 참조하면, 딥 아웃(Dip Out) 공정을 실시하여 하부 전극(200) 외부에 남은 희생 절연막(160)을 제거한다.
도 1e를 참조하면, 상기 하부 전극(200) 내부에 질화막(240)은 인산 가스를 이용하여 제거한다.
도 1f를 참조하면, 하부 전극(200) 표면에 유전체막(260)을 형성한다.
상기 유전체막(260) 상부에 플레이트 전극인 상부 전극(280)을 형성하여 커패시터를 완성한다.
본 발명에 따른 반도체 소자의 형성 방법은 실린더 타입의 하부 전극을 리닝(Leaning) 현상을 방지하기 위해 하부 전극 영역 내부에 질화막을 추가로 형성함으로써, BOE(Buffered Oxide Etching) 용액으로 희생절연막을 제거하는 딥 아웃(Dip Out)공정 시 발생하는 하부 전극 리닝(Leaning)을 방지하여 반도체 소자의 특성이 향상되는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 반도체 기판 상부에 희생 절연막을 형성하는 단계;
    상기 희생절연막을 식각하여 하부 전극 영역을 형성하는 단계;
    상기 하부 전극 영역 표면에 하부 전극을 형성하는 단계;
    상기 하부 전극 전체 표면에 질화막을 형성하는 단계;
    상기 질화막을 평탄화 식각하여 희생절연막을 노출시키는 단계;
    상기 희생절연막을 딥 아웃(Dip Out)하여 제거하는 단계; 및
    상기 하부 전극 내의 질화막을 인산 가스로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 하부 전극을 형성하는 단계는,
    상기 하부 전극 영역을 포함한 전체 표면 상부에 도전층을 형성하는 단계;
    상기 하부 전극 영역을 매립하는 매립 절연막을 전체 표면 상부에 형성하는 단계; 및
    상기 매립 절연막 및 도전층을 평탄화 식각하여 하부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 질화막은 900 ~ 1100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 질화막을 제거한 후, 상기 하부 전극 상부에 유전체막을 형성하는 단계; 및
    상기 유전체막 상부에 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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KR20060037895A (ko) * 2004-10-29 2006-05-03 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법

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