KR20100039688A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 제1스토리지 노드 콘택 플러그를 갖는 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막을 식각하여 상기 제1스토리지 노드 콘택 플러그를 돌출시키는 단계와, 상기 돌출된 제1스토리지 노드 콘택 플러그 부분을 포함한 제1층간절연막 상에 도전막을 형성하는 단계와, 상기 도전막을 식각하여 상기 제1스토리지 노드 콘택 플러그의 일부 및 이에 인접하는 제1층간절연막 부분 상에 배치되며, 단차를 갖는 제2스토리지 노드 콘택 플러그를 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 스토리지 노드와 스토리지 노드 콘택 플러그 간의 콘택 면적을 증가시켜 전체 콘택 저항을 감소시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 스토리지 노드(Storage Node)와 플레이트 노드(Plate Node) 사이에 유전체막(Dielectric)이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들 간의 거리를 줄이는 것이 요구된다. 그런데, 전극들 간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극의 표면적을 넓히는 방식으로 진행되고 있다.
여기서, 상기 전극의 표면적을 증가시키기 위한 방법으로는 스토리지 노드의 형태를 오목(Concave) 또는 실린더(Cylinder) 형태의 3차원 구조로 형성하는 방법이 대표적이며, 이 중에서도 실린더 형태의 스토리지 노드는 오목 형태의 스토리지 노드에 비해 상대적으로 매우 넓은 전극 면적을 갖기 때문에 고집적 소자에 적용하기에 유리하다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래 기술의 경우에는, 상기와 같은 스토리지 노드를 형성 시, 상기 스토리지 노드를 패터닝하기 위해 이용하는 마스크에서 오-정렬(Mis-Algin)이 발생될 경우, 상기 스토리지 노드와 콘택되는 스토리지 노드 콘택 플러그와 상기 스토리지 노드 간의 콘택 면적이 감소될 우려가 있다.
따라서, 이와 같은 스토리지 노드 콘택 플러그와 스토리지 노드 간의 콘택 면적 감소로 인해, 전체 콘택 저항이 증가하게 되며, 결국, 셀 트랜지스터의 전기적 특성이 저하되게 된다.
본 발명은 스토리지 노드 콘택 플러그와 스토리지 노드 간의 콘택 면적 감소를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 스토리지 노드 콘택 플러그와 스토리지 노드 간의 콘택 면적 감소를 방지하여 전체 콘택 저항 증가를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
게다가, 본 발명은 상기와 같이 전체 콘택 저항 증가를 방지하여 셀 트랜지 스터의 성능 저하를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 제1스토리지 노드 콘택 플러그를 갖는 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 식각하여 상기 제1스토리지 노드 콘택 플러그를 돌출시키는 단계; 상기 돌출된 제1스토리지 노드 콘택 플러그 부분을 포함한 제1층간절연막 상에 도전막을 형성하는 단계; 및 상기 도전막을 식각하여 상기 제1스토리지 노드 콘택 플러그의 일부 및 이에 인접하는 제1층간절연막 부분 상에 배치되며, 단차를 갖는 제2스토리지 노드 콘택 플러그를 형성하는 단계;를 포함한다.
상기 제2스토리지 노드 콘택 플러그를 형성하는 단계에서 상기 제1스토리지 노드 콘택은, 상부 가장자리 부분이 일부 식각되는 것을 특징으로 한다.
상기 제2스토리지 노드 콘택 플러그를 형성하는 단계 후, 노출된 상기 제1스토리지 노드 콘택 플러그, 상기 제1스토리지 노드 콘택 플러그와 인접하는 제1층간절연막 및 상기 제2스토리지 노드 콘택 플러그 상에 상기 제2스토리지 노드 콘택 플러그를 덮도록 제2층간절연막을 형성하는 단계; 상기 제2스토리지 노드 콘택 플러그가 노출될 때까지 상기 제2층간절연막을 평탄화하는 단계; 및 상기 노출된 제2스토리지 노드 콘택 플러그 상에 스토리지 노드를 형성하는 단계;를 더 포함한다.
본 발명은 스토리지 노드 콘택 플러그의 상면이 단차지게 형성되고, 상기 단차지게 형성된 스토리지 노드 콘택 플러그 상에 스토리지 노드가 형성됨으로써, 상 기 스토리지 노드 콘택 플러그와 상기 스토리지 노드 간의 콘택 면적을 종래 보다 증가시킬 수 있다.
따라서, 본 발명은 전체 콘택 저항의 증가를 방지할 수 있으므로, 그래서, 셀 트랜지스터의 성능 저하를 방지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 소자분리막(104) 및 소자분리막(104)에 구획되는 활성 영역(103)을 갖는 반도체 기판(102)의 각 소자분리막(104) 및 활성 영역(103) 상에 다수의 게이트들(106)이 형성된다.
그런 다음, 활성 영역(103) 상에 형성된 다수의 게이트들(106) 사이 및 소자분리막(104) 상에 형성된 다수의 게이트들(106) 사이에 각각 랜딩 플러그 콘택(110) 및 절연막(108)이 형성된다.
도 1b를 참조하면, 랜딩 플러그 콘택(112), 절연막(108) 및 다수의 게이트들(106)이 형성된 반도체 기판(102) 상에 랜딩 플러그 콘택(112), 절연막(108) 및 다수의 게이트들(106)을 덮도록 제1층간절연막(112)이 형성되며, 제1층간절연막(112) 내에는 랜딩 플러그 콘택(112)과 전기적으로 콘택되는 제1스토리지 노드 콘택 플러그(114))가 형성된다.
도 1c를 참조하면, 제1스토리지 노드 콘택 플러그(114)가 형성된 제1층간절연막(112)이 일부 식각된다. 이때, 제1층간절연막(112)의 일부 식각으로 인해 제1스토리지 노드 콘택 플러그(114)가 돌출된다.
도 1d를 참조하면, 제1층간절연막(112)의 식각에 의해 돌출된 제1스토리지 노드 콘택 플러그(114)를 포함한 제1층간절연막(112) 상에 후속의 제2스토리지 노드 콘택 플러그를 형성하기 위한 도전막(116)이 형성된다.
이때, 도전막(116)은 제1스토리지 노드 콘택 플러그(114) 및 제1층간절연막(112)의 프로파일(Profile)을 따라 형성되는 것이 바람직하다.
도 1e를 참조하면, 도전막(116)이 선택적으로 식각되어 제1스토리지 노드 콘택 플러그(114)의 일부 및 이에 인접하는 제1층간절연막(112) 부분 상에 배치된 제2스토리지 노드 콘택 플러그(118)가 형성된다.
이때, 제1스토리지 노드 콘택 플러그(114)는 도전막(116) 식각시, 상부 가장자리 부분이 일부 식각되어 제1스토리지 노드 콘택 플러그(114)와 인접하는 제1층간절연막(112)을 노출시킨다.
또한, 제2스토리지 노드 콘택 플러그(118)는 제1스토리지 노드 콘택 플러그(114) 및 제1층간절연막(112)의 프로파일(Profile)을 따라 형성된 도전막(116)으로 인해 그 형상이 단차를 갖도록 형성된다.
도 1f를 참조하면, 노출된 제1스토리지 노드 콘택 플러그(114)의 일부 및 제1스토리지 노드 콘택 플러그(114)와 인접하는 제1층간절연막(112) 상에 제2스토리지 노드 콘택 플러그(118)를 덮도록 제2층간절연막(120)이 형성된다.
이어서, 제2층간절연막(120)이 제2스토리지 노드 콘택 플러그(118)가 노출될 때까지 CMP(Chemical Mechanical Polishing)로 평탄화된다.
도 1g를 참조하면, 제2스토리지 노드 콘택 플러그(118) 상의 제2층간절연막(120)이 일부 식각되어 제2스토리지 노드 콘택 플러그(118) 상에 제2스토리지 노드 콘택 플러그(118)와 접속되는 스토리지 노드(122)가 형성되는 것으로 본 발명의 실시예에 따른 반도체 소자가 완성된다.
전술한 바와 같이 본 발명은 상기와 같이 반도체 기판 상에 스토리지 노드 콘택 플러그의 상면이 단차지게 형성되고, 상기 단차지게 형성된 스토리지 노드 콘택 플러그 상에 스토리지 노드가 형성됨으로써, 상기 스토리지 노드 콘택 플러그와 상기 스토리지 노드 간의 콘택 면적을 종래 보다 증가시킬 수 있다.
따라서, 상기와 같이 상기 스토리지 노드 콘택 플러그와 상기 스토리지 노드 간의 콘택 면적을 종래 보다 증가시킬 수 있으므로, 전체 콘택 저항의 증가를 방지할 수 있으므로, 그 결과, 셀 트랜지스터의 성능 저하를 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도.
Claims (3)
- 반도체 기판 상에 제1스토리지 노드 콘택 플러그를 갖는 제1층간절연막을 형성하는 단계;상기 제1층간절연막을 식각하여 상기 제1스토리지 노드 콘택 플러그를 돌출시키는 단계;상기 돌출된 제1스토리지 노드 콘택 플러그 부분을 포함한 제1층간절연막 상에 도전막을 형성하는 단계; 및상기 도전막을 식각하여 상기 제1스토리지 노드 콘택 플러그의 일부 및 이에 인접하는 제1층간절연막 부분 상에 배치되며, 단차를 갖는 제2스토리지 노드 콘택 플러그를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2스토리지 노드 콘택 플러그를 형성하는 단계에서 상기 제1스토리지 노드 콘택은, 상부 가장자리 부분이 일부 식각되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2스토리지 노드 콘택 플러그를 형성하는 단계 후,노출된 상기 제1스토리지 노드 콘택 플러그, 상기 제1스토리지 노드 콘택 플러그와 인접하는 제1층간절연막 및 상기 제2스토리지 노드 콘택 플러그 상에 상기 제2스토리지 노드 콘택 플러그를 덮도록 제2층간절연막을 형성하는 단계;상기 제2스토리지 노드 콘택 플러그가 노출될 때까지 상기 제2층간절연막을 평탄화하는 단계; 및상기 노출된 제2스토리지 노드 콘택 플러그 상에 스토리지 노드를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020080098757A KR20100039688A (ko) | 2008-10-08 | 2008-10-08 | 반도체 소자의 제조방법 |
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Cited By (1)
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|---|---|---|---|---|
| US11424202B2 (en) | 2019-05-13 | 2022-08-23 | Samsung Electronics Co., Ltd. | Semiconductor devices having landing pads |
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2008
- 2008-10-08 KR KR1020080098757A patent/KR20100039688A/ko not_active Application Discontinuation
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