KR100574911B1 - 반도체 소자의 도전성 배선층 형성방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 도전성 배선층 형성 방법은, 반도체 기판상에 층간 절연막을 개재하여 제1 도전층을 형성하는 단계와, 제1 도전층상에 캡층을 형성하는 단계와, 소정의 마스크막 패턴을 이용하여 캡층 및 제1 도전층을 식각해서 캡층 패턴 및 제1 도전층 패턴을 형성하되, 캡층과 제1 도전층의 식각 선택비를 다르게 하여 캡층 패턴이 제1 도전층 패턴 밖으로 돌출되도록 형성하는 단계와, 캡층 패턴 및 제1 도전층 패턴이 형성된 구조체 전면에 절연막을 형성하되, 제1 도전층 패턴 사이의 절연막내에 보이드가 형성되도록 하는 단계, 및 절연막 사이를 통해 상기 제1 도전층 패턴과 연결되도록 제2 도전층 패턴을 형성하는 단계를 포함한다.

Description

반도체 소자의 도전성 배선층 형성 방법{Method for fabricating conductive wiring-layers of semiconductor device}
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 도전성 배선층 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100...반도체 기판101...패드 산화막
102...게이트 도전층 패턴103...제1 플러그
110...층간 절연막120...제1 금속층
120'...제1 금속층 패턴130...캡층
130'...캡층 패턴140...금속 배선간 절연막
141...보이드150...제2 플러그
160...제2 금속층 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 상세하게는 도전성 배선층 사이의 절연막내에 큰 보이드가 형성되도록 하는 반도체 소자의 도전성 배선 층 형성 방법에 관한 것이다.
반도체 장치의 제조 공정은 불순물의 이온 주입과 도전성 물질층 및 절연성 물질층의 적층과 패터닝이 반복되는 공정으로 볼 수 있다. 이러한 반복 공정에 의해 기판에 트랜지스터, 커패시터와 같은 반도체 소자들이 형성된다.
반도체 장치가 고집적화되면서 기판의 단위 면적에 형성되는 반도체 소자들의 수도 급격히 증가되고 있다. 반도체 소자의 밀도를 높이기 위해서는 반도체 소자들간의 간격을 좁혀야 하고, 반도체 소자를 이루는 패턴들간의 간격을 좁혀야 한다.
기판 위에 도전성 물질층 패턴과 절연성 물질층 패턴으로 이루어지는 반도체 장치에서 커패시터는 그 동작을 유지하기 위해 필요한 소자이다. 커패시터는 대향하는 두 전극으로 구성이 가능하므로, 상기 도전성 물질층 패턴은 커패시터의 대용 전극이 될 수 있다. 따라서 반도체 소자의 제조 과정에서 정규 커패시터 외에 자연 발생적으로 기생 커패시터가 함께 형성될 수 있다. 더욱이 도전성 물질층 패턴 사이를 채우는 절연성 물질층은 대부분 소정의 유전율을 가지므로, 기생 커패시터의 정전 용량을 증가시키는 요인이 된다. 또한 기생 커패시터의 정전 용량은 상기한 바와 같이, 반도체 소자가 고집적화됨에 따라 도전성 물질층 패턴, 예컨대 금속 배선 사이의 간격이 좁아져서 더욱 증대된다.
종래에는 도전성 배선간 정전 용량을 낮추기 위하여 도전성 배선 사이에 낮은 유전 물질을 사용하여 유전막을 형성하거나, 또는 보이드(void)가 형성되도록 유전막을 형성하였다. 그러나, 도전성 배선 사이에 낮은 유전율의 물질을 사용하 여 절연막을 형성하는 경우 현재 사용되는 낮은 유전율의 물질들이 여러가지 물질 특성으로 미세 컨택을 형성하기가 용이하지 않다는 문제가 있다. 따라서 기존 공정을 그대로 사용할 수 있는 보이드가 형성되도록 유전막을 형성하는 방법이 주로 사용된다. 이때 보이드는 플라즈마 화학 기상 증착법만을 사용함으로써 형성될 수 있다. 그러나, 이와 같이 플라즈마 화학 기상 증착법만을 사용하여 형성되는 보이드는 그 크기가 크기 않아서 실질적으로 큰 효과를 나타내지 못하고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는 도전성 배선층 사이의 절연막내에 큰 보이드를 형성하도록 함으로써 정전 용량을 크게 감소시킬 수 있는 반도체 소자의 도전성 배선층 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 도전성 배선층 형성 방법은, (가) 반도체 기판상에 층간 절연막을 개재하여 제1 도전층을 형성하는 단계; (나) 상기 제1 도전층상에 캡층을 형성하는 단계; (다) 소정의 마스크막 패턴을 이용하여 상기 캡층 및 제1 도전층을 식각해서 캡층 패턴 및 제1 도전층 패턴을 형성하되, 상기 캡층과 제1 도전층의 식각 선택비를 다르게 하여 상기 캡층 패턴이 상기 제1 도전층 패턴 밖으로 돌출되도록 형성하는 단계; (라) 상기 캡층 패턴 및 제1 도전층 패턴이 형성된 구조체 전면에 절연막을 형성하되, 상기 제1 도전층 패턴 사이의 절연막 내에는 보이드가 형성되도록 하는 단계; 및 ( 마) 상기 절연막 사이를 통해 상기 제1 도전층 패턴과 연결되도록 제2 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 단계 (다)에서의 식각에 이어 상기 층간 절연막을 소정 두께만큼 식각하는 단계를 더 포함하는 것이 바람직하며, 이 경우에 상기 식각이 이루어지는 상기 층간 절연막의 두께는 전체 두께의 40%에 해당하는 두께인 것이 바람직하다.
본 발명은 기존의 플라즈마 화학 기상 증착법과 금속 식각법을 조합하여 도전성 배선층 사이의 절연막내에 큰 보이드를 효율적으로 형성할 수 있으므로 도전성 배선층 사이의 기생 커패시터의 정전 용량을 효율적으로 줄일 수 있다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들에 한정되는 것으로 해석되어져서는 안 된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고 그 사이에 제3의 층이 개재될 수도 있다.
첨부된 도 1 내지 도 4는 본 발명에 따른 반도체 소자의 도전성 배선층 형성 방법을 설명하기 위한 단면도들이다. 본 실시예에서는 게이트 도전층과 컨택되도 록 형성되는 금속 배선을 예를 들어 설명하기로 한다.
도 1을 참조하면, 반도체 기판(100)상에 층간 절연막(110)을 개재하여 제1 도전층, 예컨대 제1 금속층(120)을 형성한다. 이를 위하여, 반도체 기판(100)상에 패드 산화막(101)을 형성한 후에, 상기 패드 산화막(101)상에 게이트 도전층 패턴(102)을 형성한다. 그리고 게이트 도전층 패턴(102)을 완전히 덮도록 층간 절연막(110)을 형성한다. 이어서 사진 공정 및 식각 공정을 이용하여 게이트 도전층 패턴(102)의 일부를 노출시키는 컨택 홀을 형성하고, 이 컨택 홀내에 도전성 물질층을 형성하여 제1 플러그(103)를 형성한다. 그리고 제1 플러그(103) 및 층간 절연막(110)상에 제1 금속층(120)을 적층한다. 상기 제1 금속층(120)은 알루미늄 또는 구리로 이루어질 수 있다. 이와 같이, 게이트 도전층(102)과 컨택되는 제1 금속층(120)을 형성한 후에는, 상기 제1 금속층(120)상에 캡층(130)을 형성한다.
다음에 도 2를 참조하면, 상기 캡층(130)상에 소정의 마스크막 패턴(미도시)을 형성한 후에, 이 마스크막 패턴을 이용하여 캡층(130) 및 제1 금속층(120)을 식각한다. 그러면, 도시된 바와 같은 캡층 패턴(130') 및 제1 도전층 패턴(120')이 각각 형성된다. 이때 캡층(130)과 제1 금속층(120)의 식각 선택비를 다르게 하여 캡층 패턴(130')이 제1 금속층 패턴(120') 밖으로 돌출되도록 한다. 이렇게 함으로써 제1 도전층 패턴(120') 사이의 공간이 넓어지므로 후속 공정에 따른 금속 배선간 절연막을 적층할 때에 보다 큰 보이드를 금속 배선간 절연막 내에 형성시킬 수 있다. 이와 같이, 캡층 패턴(130') 및 제1 금속층 패턴(120')을 형성한 후에는, 계속해서 식각을 수행한다. 즉 층간 절연막(110)의 노출면을 식각하여, 도시 된 바와 같이 층간 절연막(110)의 일부가 일정 두께만큼 식각되도록 한다. 층간 절연막(110)의 식각되는 두께는 전체 층간 절연막(110) 두께의 약 40%가 되는 두께 이상이 되도록 한다. 가장 바람직하게는 게이트 도전층(102)의 상부 표면으로부터 약 0.2㎛의 간격을 유지할 수 있는 두께만큼 식각한다. 이와 같이 층간 절연막(110)의 상면을 식각하는 이유는 제1 금속층 패턴(120') 사이의 공간을 더 확보하여 후속 공정에서의 금속 배선간 절연막 형성시에 보다 큰 보이드를 형성시키기 위해서이다.
다음에 도 3을 참조하면, 도 2의 구조체 전면에 금속 배선간 절연막(140)을 화학 기상 증착법 등의 방법을 사용하여 형성한다. 이때, 도시된 바와 같이, 간격이 좁은 제1 금속층 패턴(120') 사이에는 보이드(141)가 형성된다. 따라서, 간격이 넓은 제1 금속층 패턴(120') 사이에서는 보이드가 형성되지 않더라도, 기생 커패시터의 커패시턴스가 높지 않으므로 큰 문제가 발생되지 않으며, 문제가 발생될 수 있는 간격이 좁은 제1 금속층 패턴(120')에서는 보이드(141)에 의해 기생 커패시터의 커패시턴스를 줄일 수 있다. 이때, 앞선 식각 공정에서 제1 금속층 패턴(120')사이의 공간을 충분히 넓혔기 때문에 큰 보이드(141)를 용이하게 형성시킬 수 있다. 이와 같이 내부에 보이드(141)가 형성되도록 금속 배선간 절연막(140)을 형성한 후에는 보이드(141)가 노출되지 않을 정도로 평탄화 공정을 수행한다. 상기 평탄화 공정은 화학 기계적 연마법을 사용하여 수행될 수 있다.
다음에 도 4를 참조하면, 평탄화된 금속 배선간 절연막(140)상에 포토레지스트막 패턴(미도시)을 형성한 후에, 상기 포토레지스트막 패턴을 식각 마스크로 금 속 배선간 절연막(140)을 식각하여 두 금속 배선을 연결시키기 위한 컨택 홀, 즉 비어 홀을 형성한다. 그리고 비어 홀 내에 도전성 물질층을 형성함으로써 제2 플러그(150)를 형성한다. 이어서, 제2 플러그(150) 및 금속 배선간 절연막(140)상에 제2 금속층을 형성한다. 제2 금속층은 제1 금속층(120)과 마찬가지로 알루미늄 또는 구리를 사용하여 형성시킬 수 있다. 다음에는 통상의 사진 공정을 이용하여 포토레지스트막 패턴(미도시)을 다시 형성하고, 상기 포토레지스트막 패턴을 식각 마스크로 식각 공정을 수행하여 제2 금속층 패턴(160)을 형성한다.
그러면, 도시된 바와 같이, 제1 금속층 패턴(120') 사이에 큰 보이드를 갖는 금속 배선간 절연막이 형성되고, 이에 따라 제1 금속층 패턴(120')과 제2 금속층 패턴(160) 사이에 형성되는 기생 커패시터의 커패시턴스를 줄일 수 있다.
상기한 설명에서 많은 사항들이 기재되어 있으나, 그것들은 발명의 범위를 한정하는 것이라기 보다는 바람직한 실시예의 예시로서 해석되어야 한다. 예를 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기 제1 금속층 패턴(120')이 게이트 도전층(102)과 컨택되기 보다는, 반도체 기판(100)의 다른 활성 영역들과 직접 또는 다른 플러그를 통해서 컨택될 수도 있다. 따라서 본 발명의 범위는 설명된 실시예에 의하여 정해질 것이 아니고 특허 청구 범위에 기재된 기술적 사상에 의해 정해져야 한다.
이상의 설명에서와 같이, 본 발명에 따른 반도체 소자의 도전성 배선층 형성 방법에 의하면, 제1 금속층 패턴 사이에 넓은 공간을 확보하도록 식각 공정을 수행 한 후에 제1 금속층 패턴과 제2 금속층 패턴 사이의 금속 배선간 절연막을 형성하므로, 금속 배선간 절연막 내의 제1 금속층 패턴사이에 큰 보이드가 생기도록 할 수 있으며, 이에 따라 기생 커패시터의 커패시턴스를 현저하게 감소시킬 수 있다는 이점이 있다.

Claims (3)

  1. (가) 반도체 기판상에 층간 절연막을 개재하여 제1 도전층을 형성하는 단계;
    (나) 상기 제1 도전층상에 캡층을 형성하는 단계;
    (다) 소정의 마스크막 패턴을 이용하여 상기 캡층 및 제1 도전층을 식각하여 캡층 패턴 및 제1 도전층 패턴을 형성하되, 상기 캡층과 제1 도전층의 식각 선택비를 다르게 하여 상기 캡층 패턴의 캡층이 상기 제1 도전층 패턴의 공간 사이로 돌출되도록 형성하는 단계;
    (라) 상기 캡층 패턴 및 제1 도전층 패턴이 형성된 구조체 전면에 절연막을 형성하되, 상기 제1 도전층 패턴 사이의 절연막내에 보이드가 형성되도록 하는 단계; 및
    (마) 상기 절연막 사이를 통해 상기 제1 도전층 패턴과 연결되도록 제2 도전층 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 도전성 배선층 형성 방법.
  2. 제1항에 있어서,
    상기 단계 (다)에서의 식각에 이어 상기 층간 절연막을 소정 두께만큼 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 도전성 배선층 형성 방법.
  3. 제2항에 있어서,
    상기 식각이 이루어지는 상기 층간 절연막의 두께는 전체 두께의 40%에 해당하는 두께인 것을 특징으로 하는 반도체 소자의 도전성 배선층 형성 방법.
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