JPS61190985A - 半導体装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
-
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
” 本発明は半導体装置に係り、特にＦＥＴのＴ型ゲー
ト近傍の新規構造に関する。
ト近傍の新規構造に関する。
半導体素子として半導体基板にオーミックに接続された
ソース電極及びドレイン電極と制御電極を有する電界効
果トランジスタ（ＦＥＴ）が知られている。このＦＥＴ
のゲートは低抵抗で且つ短ゲート長であることが高周波
動作の点から望ましい。
ソース電極及びドレイン電極と制御電極を有する電界効
果トランジスタ（ＦＥＴ）が知られている。このＦＥＴ
のゲートは低抵抗で且つ短ゲート長であることが高周波
動作の点から望ましい。
そこで第４図に示されたように短ゲート長でしかも断面
積が大きいＴ型ゲートが知られている。
積が大きいＴ型ゲートが知られている。
第４図ではリセス１０を設けたｎ型ＧａＡｓ活性層３上
に例えばアルミニウムからなるＴ型ゲート１２、更に該
ゲートの保護、配線形成のためにＣＶＤ法による例えば
５ｉ（ｈからなる絶縁層１６が設けられている。このよ
うなＴ型ゲートのＦＥＴではチャネル部以外のＴ型ゲー
ト下の絶８！層部はその面積及び該絶縁層の材質によっ
てはゲート容量が無視できない。例えばＳｉＯ□の場合
は比誘電率は３．８でありエア約１に対して大きいので
その傾向が高い。
に例えばアルミニウムからなるＴ型ゲート１２、更に該
ゲートの保護、配線形成のためにＣＶＤ法による例えば
５ｉ（ｈからなる絶縁層１６が設けられている。このよ
うなＴ型ゲートのＦＥＴではチャネル部以外のＴ型ゲー
ト下の絶８！層部はその面積及び該絶縁層の材質によっ
てはゲート容量が無視できない。例えばＳｉＯ□の場合
は比誘電率は３．８でありエア約１に対して大きいので
その傾向が高い。
上記問題点は本発明によれば基板上に形成された電界効
果トランジスタの断面形状Ｔ型ゲート電極を含んでなる
半導体装置において、該電界効果トランジスタのチャネ
ル部以外の該Ｔ型ゲート電極と該基板との間にエアギヤ
ツブを設けたことを特徴とする半導体装置によって解決
される。
果トランジスタの断面形状Ｔ型ゲート電極を含んでなる
半導体装置において、該電界効果トランジスタのチャネ
ル部以外の該Ｔ型ゲート電極と該基板との間にエアギヤ
ツブを設けたことを特徴とする半導体装置によって解決
される。
すなわち、本発明によれば５ｉ（ｈ等からなる絶縁層部
を空間（エアギャップ）にすることによってゲート容量
を小さくすることに寄与するものである。
を空間（エアギャップ）にすることによってゲート容量
を小さくすることに寄与するものである。
以下本発明の実施例を図面に基づいて説明する。
第１図は本発明の一実施例を示す断面図である。
第１図によればＧａＡｓ基板２上にリセス１０を設けた
ｎ型ＧａＡｓ活性層３、更に該ｎ型ＧａＡｓ活性暦３上
にアルミニウムからなるＴ型ゲート１２、及びＣＶＤ法
によるＳｉｎｇからなる絶縁層１６が設けられている。
ｎ型ＧａＡｓ活性層３、更に該ｎ型ＧａＡｓ活性暦３上
にアルミニウムからなるＴ型ゲート１２、及びＣＶＤ法
によるＳｉｎｇからなる絶縁層１６が設けられている。
ｎ型ＧａＡｓ活性層３表面とＴ型ゲート１２の表面には
ＣＶＤ法により形成されたＳｉ＋Ｎａからなる保護膜２
３が形成されており、またチャネル部以外のＴ型ゲート
１２下には空間（エアギャップ）１７が形成されている
。このエアギャップは例えばＳｉＯ□そのものよりも比
誘電率が小さくなるので５ｉｎ２等の絶縁層形成に伴な
うゲート容量増加を抑制するものである。
ＣＶＤ法により形成されたＳｉ＋Ｎａからなる保護膜２
３が形成されており、またチャネル部以外のＴ型ゲート
１２下には空間（エアギャップ）１７が形成されている
。このエアギャップは例えばＳｉＯ□そのものよりも比
誘電率が小さくなるので５ｉｎ２等の絶縁層形成に伴な
うゲート容量増加を抑制するものである。
以下、本発明に係るＴ型ゲートを有するＦＥＴの製造方
法を第２Ａ図から第２Ｃ図及び第１図を用いて説明する
。
法を第２Ａ図から第２Ｃ図及び第１図を用いて説明する
。
第２Ａ図に示すようにＧａＡｓ基板２上にｎ型ＧａＡｓ
活性層３を形成し、次に第１及び第２のレジスト層４．
５を形成する。レジスト層５の感度はレジスト層４の感
度より高いものを用いる。
活性層３を形成し、次に第１及び第２のレジスト層４．
５を形成する。レジスト層５の感度はレジスト層４の感
度より高いものを用いる。
レジスト層４．５を形成した後、電子ビームにより該レ
ジスト層４．５を露光し現像する。その後残存したレジ
スト層４をマスクとしてウェットエツチングによりリセ
ス１０を形成する。第２Ａ図のレジスト層４．５は現像
後の残存レジスト層である。
ジスト層４．５を露光し現像する。その後残存したレジ
スト層４をマスクとしてウェットエツチングによりリセ
ス１０を形成する。第２Ａ図のレジスト層４．５は現像
後の残存レジスト層である。
次に第２Ｂ図に示すように、レジスト層４及び５をマス
クとして真空蒸着法によりアルミニウム１１を蒸着させ
る。
クとして真空蒸着法によりアルミニウム１１を蒸着させ
る。
次に第２Ｃ図に示すようにリフトオフにより１部のアル
ミニウム１１、レジスト層４，５を除去しアルミニウム
からなるＴ型ゲート電極１２を形成する。Ｔ型ゲート電
極１２とｎ型ＧａＡｓ活性層３との間には空間（エアギ
ャップ）１５が形成される。
ミニウム１１、レジスト層４，５を除去しアルミニウム
からなるＴ型ゲート電極１２を形成する。Ｔ型ゲート電
極１２とｎ型ＧａＡｓ活性層３との間には空間（エアギ
ャップ）１５が形成される。
次に第１図に示すように減圧ＣＶＤ法により窒化シリコ
ンＮ（５ｉＪ４層）２３をｎ型ＧａＡｓ活性層３及びＴ
型ゲート電極１２の表面に約数１００人の厚さに形成す
る。その後、例えば常圧ＣＶＤ法により二酸化シリコン
層（Ｓｉｎｇ層）１６を形成する。該ＳｉＯ□層１６の
形成は常圧のＣＶＤ法によって行なわれているため減圧
ＣＶＤ法に比しＳｔＯ□の形成のための平均自由工程が
小さくなるため第２Ｃ図の空間１５に５ｉ０２が深く入
り込まずゲート電極１２下の５ｉ０２界面２２迄しかＳ
ｉＯ□の成長がなされず空間１７が形成される。
ンＮ（５ｉＪ４層）２３をｎ型ＧａＡｓ活性層３及びＴ
型ゲート電極１２の表面に約数１００人の厚さに形成す
る。その後、例えば常圧ＣＶＤ法により二酸化シリコン
層（Ｓｉｎｇ層）１６を形成する。該ＳｉＯ□層１６の
形成は常圧のＣＶＤ法によって行なわれているため減圧
ＣＶＤ法に比しＳｔＯ□の形成のための平均自由工程が
小さくなるため第２Ｃ図の空間１５に５ｉ０２が深く入
り込まずゲート電極１２下の５ｉ０２界面２２迄しかＳ
ｉＯ□の成長がなされず空間１７が形成される。
このようにしてチャネル部を除いたＴ型ゲート電極と基
板との間に空間を設置すたＦＥＴが形成される。
板との間に空間を設置すたＦＥＴが形成される。
第３Ａ図から第３Ｃ図は本発明をＧａＡｓ Ｔ型ゲ−ト
ＭＥＳＦＥＴに用いた場合の製造方法を説明するための
工程断面図である。
ＭＥＳＦＥＴに用いた場合の製造方法を説明するための
工程断面図である。
第３Ａ図に示すように、ＧａＡｓ基板２上にリセス１０
を設けたｎ型ＧａＡｓ活性層３を形成し、例えばＡｕ／
ＡｕＧｅからなるソース電極１３とドレイン電極１４を
形成し、次に、ソース電極１３とドレイン電極１４との
間にＴ型ゲー）１２を形成する。
を設けたｎ型ＧａＡｓ活性層３を形成し、例えばＡｕ／
ＡｕＧｅからなるソース電極１３とドレイン電極１４を
形成し、次に、ソース電極１３とドレイン電極１４との
間にＴ型ゲー）１２を形成する。
次に第３Ｂ図に示すように、常圧ＣＶＤ法によって５ｉ
Ｃｈ層１６を形成する。この工程によってＴ型ゲートと
基板間に本発明特有の空間（エアギャップ）１７が形成
される。このＳｉＯ□層１６層形６前に第１図で説明し
たように例えば５ｉ３Ｌ層２３を減圧ＣＶＤ法で形成し
てもよい。その後５ｉＯｚ層１６にコンタクトホール１
８を形成し例えばＡｕ／Ｐｔ／Ｔｉからなる配線１９を
設けＧａＡｓ Ｔ型ゲートＭＥＳＦＥＴが完成する。
Ｃｈ層１６を形成する。この工程によってＴ型ゲートと
基板間に本発明特有の空間（エアギャップ）１７が形成
される。このＳｉＯ□層１６層形６前に第１図で説明し
たように例えば５ｉ３Ｌ層２３を減圧ＣＶＤ法で形成し
てもよい。その後５ｉＯｚ層１６にコンタクトホール１
８を形成し例えばＡｕ／Ｐｔ／Ｔｉからなる配線１９を
設けＧａＡｓ Ｔ型ゲートＭＥＳＦＥＴが完成する。
以上説明したように、本発明によればＦＥＴにおけるＴ
型ゲートと基板間に空間を設けることによって絶縁層形
成に伴なうゲート容量の増加を約Ａに低減し得る。
型ゲートと基板間に空間を設けることによって絶縁層形
成に伴なうゲート容量の増加を約Ａに低減し得る。
第１図は本発明の一実施例を示す断面図であり、第２Ａ
図から第２Ｃ図は第１図に示した実施例の製造方法を説
明するための工程断面図であり、第３Ａ図から第３Ｃ図
は本発明をＧａＡｓ Ｔ型ゲートＭＥＳＦＥＴに用いた
場合の製造方法を説明するための工程断面図であり、第
４図は従来の技術を説明するための断面図である。 ２−ＧａＡｓ基板、 ３−・ｎ型ＧａＡｓ活性
層、４・・・第１のレジスト層、５・・・第２のレジス
ト層、１０・・・リセス、 １１・・・アルミ
ニウム、１２・・・Ｔ型ゲート、 １３・・・ソー
ス電極、１４・・・ドレイン電極、 １５・・・空間
、Ｉ６・・・絶縁層（ＳｉＯ□層）、 １７・・・空
間、１８・・・コンタクトホール、 １９・・・配線
、２３・・・保護膜（５ｉｆｆＮＡ層）。
図から第２Ｃ図は第１図に示した実施例の製造方法を説
明するための工程断面図であり、第３Ａ図から第３Ｃ図
は本発明をＧａＡｓ Ｔ型ゲートＭＥＳＦＥＴに用いた
場合の製造方法を説明するための工程断面図であり、第
４図は従来の技術を説明するための断面図である。 ２−ＧａＡｓ基板、 ３−・ｎ型ＧａＡｓ活性
層、４・・・第１のレジスト層、５・・・第２のレジス
ト層、１０・・・リセス、 １１・・・アルミ
ニウム、１２・・・Ｔ型ゲート、 １３・・・ソー
ス電極、１４・・・ドレイン電極、 １５・・・空間
、Ｉ６・・・絶縁層（ＳｉＯ□層）、 １７・・・空
間、１８・・・コンタクトホール、 １９・・・配線
、２３・・・保護膜（５ｉｆｆＮＡ層）。
Claims (1)
- 【特許請求の範囲】 １、基板上に形成された電界効果トランジスタの断面形
状Ｔ型ゲート電極を含んでなる半導体装置において、 該電界効果トランジスタのチャネル部以外の該Ｔ型ゲー
ト電極と該基板との間に空間を設けたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016185A JPH0228255B2 (ja) | 1985-02-20 | 1985-02-20 | Handotaisochi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016185A JPH0228255B2 (ja) | 1985-02-20 | 1985-02-20 | Handotaisochi |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61190985A true JPS61190985A (ja) | 1986-08-25 |
| JPH0228255B2 JPH0228255B2 (ja) | 1990-06-22 |
Family
ID=12296030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016185A Expired - Lifetime JPH0228255B2 (ja) | 1985-02-20 | 1985-02-20 | Handotaisochi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0228255B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01500946A (ja) * | 1986-10-08 | 1989-03-30 | ヒユーズ・エアクラフト・カンパニー | 電界効果トランジスタ用ｔゲート電極およびそれを形成する電界効果トランジスタ |
| JPH02126628A (ja) * | 1988-11-07 | 1990-05-15 | Canon Inc | 位置合わせ装置及びその方法 |
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| EP0595298A1 (en) * | 1992-10-28 | 1994-05-04 | Matsushita Electronics Corporation | A semiconductor device having a hollow around a gate electrode and a method for producing the same |
| EP0637075A1 (en) * | 1993-07-27 | 1995-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device sealed with molded resin |
| US6100555A (en) * | 1998-11-02 | 2000-08-08 | Nec Corporation | Semiconductor device having a photosensitive organic film, and process for producing the same |
| KR100574911B1 (ko) * | 1999-01-18 | 2006-04-28 | 삼성전자주식회사 | 반도체 소자의 도전성 배선층 형성방법 |
-
1985
- 1985-02-20 JP JP3016185A patent/JPH0228255B2/ja not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01500946A (ja) * | 1986-10-08 | 1989-03-30 | ヒユーズ・エアクラフト・カンパニー | 電界効果トランジスタ用ｔゲート電極およびそれを形成する電界効果トランジスタ |
| JPH02126628A (ja) * | 1988-11-07 | 1990-05-15 | Canon Inc | 位置合わせ装置及びその方法 |
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| EP0595298A1 (en) * | 1992-10-28 | 1994-05-04 | Matsushita Electronics Corporation | A semiconductor device having a hollow around a gate electrode and a method for producing the same |
| US5536971A (en) * | 1992-10-28 | 1996-07-16 | Matsushita Electronics Corporation | Semiconductor device having a hollow around a gate electrode and a method for producing the same |
| US5559046A (en) * | 1992-10-28 | 1996-09-24 | Matsushita Electronics Corporation | Semiconductor device having a hollow around a gate electrode and a method for producing the same |
| EP0637075A1 (en) * | 1993-07-27 | 1995-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device sealed with molded resin |
| US5717232A (en) * | 1993-07-27 | 1998-02-10 | Kabushiki Kaisha Toshiba | Semiconductor device sealed with molded resin |
| US6100555A (en) * | 1998-11-02 | 2000-08-08 | Nec Corporation | Semiconductor device having a photosensitive organic film, and process for producing the same |
| KR100574911B1 (ko) * | 1999-01-18 | 2006-04-28 | 삼성전자주식회사 | 반도체 소자의 도전성 배선층 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0228255B2 (ja) | 1990-06-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |