JPH0346239A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するもので、特に
トランジスタの製造方法に関するものである。
トランジスタの製造方法に関するものである。
（従来の技術）
近年、半導体装置はますます進歩し、高集積度で高速動
作を０指したＬＳＩが盛んに開発されている。高速性の
点では、分子線エピタキシャル成長（以下ＭＢＥと称す
）やＭＯＣＶＤ （ＭｅｔａｌｏｒｇａｎｉｃＣＶＤ）技術の向上により
、ペテロ接合半導体装置の研究が活発に行われている。
作を０指したＬＳＩが盛んに開発されている。高速性の
点では、分子線エピタキシャル成長（以下ＭＢＥと称す
）やＭＯＣＶＤ （ＭｅｔａｌｏｒｇａｎｉｃＣＶＤ）技術の向上により
、ペテロ接合半導体装置の研究が活発に行われている。
特に、ｎ形Ａ Ｑ Ｇ ａ Ａ ｓとＧ ａ Ａ ｓの
界面にたまる高移動度の電子をゲート電圧によって制御
する高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔ
ｒｏｎ ＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｅｒ；以下
ＨＥＭＴと称す）は、低雑音半導体装置への実用化がす
すめられている。
界面にたまる高移動度の電子をゲート電圧によって制御
する高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔ
ｒｏｎ ＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｅｒ；以下
ＨＥＭＴと称す）は、低雑音半導体装置への実用化がす
すめられている。
ＨＥＭＴの低雑音特性を向上させるには、ソース抵抗お
よび、ゲート抵抗の低減が不可欠である。
よび、ゲート抵抗の低減が不可欠である。
このため最近、Ｔ形すセスゲート構造ＨＥＭＴが注目を
あびている。この構造は、リセス構造によりソース抵抗
の低減を、Ｔ形ゲートによりゲート抵抗の低減をそれぞ
れ図るものである。従来のＴ形すセスゲート構造の低雑
音ＨＥＭＴの製造方法について、第４図および第５図に
より説明する。
あびている。この構造は、リセス構造によりソース抵抗
の低減を、Ｔ形ゲートによりゲート抵抗の低減をそれぞ
れ図るものである。従来のＴ形すセスゲート構造の低雑
音ＨＥＭＴの製造方法について、第４図および第５図に
より説明する。
第４図（、）ないしくｆ）は、その製造方法を工程順に
示した要部拡大断面図である。
示した要部拡大断面図である。
まず、ＭＢＥ法により厚膜のｎ形ＧａＡｓキャップ層１
ａを形成したＨＥＭＴ構造の半導体基板１の表面に、Ａ
ｕＧｅ／Ｎｉ／Ａｕでソース・ドレインオーミック電Ｖ
ｉ２を形成する（第４図（ａ））。
ａを形成したＨＥＭＴ構造の半導体基板１の表面に、Ａ
ｕＧｅ／Ｎｉ／Ａｕでソース・ドレインオーミック電Ｖ
ｉ２を形成する（第４図（ａ））。
次に、プラズマ化学的気相成長（以下ＰＣＶＤと称す）
法により全面に絶縁膜３、例えば窒化ケイ素膜を形成し
、電子ビーム露光で形成したゲート長０．２μｍのホト
レジストパターン（図示せず）をマスクとして反応性イ
オンエツチング（以下ＲＩＥと称す）法によりゲート電
極用開口部４を形成する（第４図（ｂ））。
法により全面に絶縁膜３、例えば窒化ケイ素膜を形成し
、電子ビーム露光で形成したゲート長０．２μｍのホト
レジストパターン（図示せず）をマスクとして反応性イ
オンエツチング（以下ＲＩＥと称す）法によりゲート電
極用開口部４を形成する（第４図（ｂ））。
次に、所定のＩ−Ｖ特性にするため、リン酸系のウェッ
トエツチングにより上記のゲート電極用開口部４に露呈
したｎ形Ｇ ａ Ａ ｓキャラプ層１ａの一部をエツチ
ングし、リセス部５を形成する（第４図（ｃ））。
トエツチングにより上記のゲート電極用開口部４に露呈
したｎ形Ｇ ａ Ａ ｓキャラプ層１ａの一部をエツチ
ングし、リセス部５を形成する（第４図（ｃ））。
次に、電子ビーム蒸着機により全面にゲート金属６１例
えばＴ／Ｐｔ／Ａｕを５００ ／ ５００ ／ ６００
０人の膜厚で法線蒸着する（第４図（ｄ））。
えばＴ／Ｐｔ／Ａｕを５００ ／ ５００ ／ ６００
０人の膜厚で法線蒸着する（第４図（ｄ））。
次に、上記のゲート電極用開口部４より大きいホトレジ
ストゲート電極パターン７をホトリソグラフィ技術によ
り形成し、これをマスクとしてイオンミリング法により
上記のゲート金属６をエツチングにより除去する（第４
図（ｅ））、最後にホトレジストを除去しＴ形ゲート電
極８を形成すると。
ストゲート電極パターン７をホトリソグラフィ技術によ
り形成し、これをマスクとしてイオンミリング法により
上記のゲート金属６をエツチングにより除去する（第４
図（ｅ））、最後にホトレジストを除去しＴ形ゲート電
極８を形成すると。
低雑音ＨＥＭＴが完成する（第４図（ｆ））。
（発明が解決しようとする課題）
しかしながら、上記の製造方法では、リセス部５を形成
した後のゲート金属６の形成を電子ビーム蒸着法で形成
するため、第５図に示すように、ゲート電極用開口部４
の側面を覆うゲート金属６の被覆が充分でなく１部分的
に隙間ができるという問題があった。そのため、この隙
間を通って後工程で使用するホトレジストや水分等がｎ
形Ｇ ａ Ａ ｓキャラプ層１ａの表面に侵入し信頼性
テストで、耐圧性の低下等の不良を起こす原因となると
いう問題があった。
した後のゲート金属６の形成を電子ビーム蒸着法で形成
するため、第５図に示すように、ゲート電極用開口部４
の側面を覆うゲート金属６の被覆が充分でなく１部分的
に隙間ができるという問題があった。そのため、この隙
間を通って後工程で使用するホトレジストや水分等がｎ
形Ｇ ａ Ａ ｓキャラプ層１ａの表面に侵入し信頼性
テストで、耐圧性の低下等の不良を起こす原因となると
いう問題があった。
本発明は上記の問題を解決するもので、隙間に影響を受
けない安定した性能の低雑音ＨＥＭＴを提供するもので
ある。
けない安定した性能の低雑音ＨＥＭＴを提供するもので
ある。
（１１１題を解決するための手段）
上記の課題を解決するため１本発明は、ゲート開口部で
のゲート金属のすき間から不純分の侵入を防ぐため、法
線蒸着により形成した第１のゲート金属の上に、スパッ
タ法により第２のゲート金属を形成するものである。ま
たは、法線蒸着法によりゲート金属を形成した後に、全
面に形成した第２の絶縁膜をゲート金属のゲート電極用
開口部を除いて除去するものである。
のゲート金属のすき間から不純分の侵入を防ぐため、法
線蒸着により形成した第１のゲート金属の上に、スパッ
タ法により第２のゲート金属を形成するものである。ま
たは、法線蒸着法によりゲート金属を形成した後に、全
面に形成した第２の絶縁膜をゲート金属のゲート電極用
開口部を除いて除去するものである。
（作 用）
上記の構成により、ゲート電極用開口部に生ずるゲート
金属の隙間は、第２ゲート金属あるいは第２絶縁膜でふ
さがれるので、ｎ形ＧａＡｓキャップ層の不純物の侵入
が防止され、高信頼性が保たれる。
金属の隙間は、第２ゲート金属あるいは第２絶縁膜でふ
さがれるので、ｎ形ＧａＡｓキャップ層の不純物の侵入
が防止され、高信頼性が保たれる。
（実施例）
本発明め第１の実施例を第１図により説明する。
第１５図（ａ）ないしくｇ）は、本発明による低雑音Ｈ
ＥＭＴの製造方法を工程順に示した要部拡大断面図であ
る。
ＥＭＴの製造方法を工程順に示した要部拡大断面図であ
る。
同図において、本発明による第１の実施例が、第４図に
示した従来例と異なる点は、ゲート金属６を全面に形成
（第１図（ｄ））した後に、スパッタ法により、例えば
Ａｕで厚さ２００人の第２ゲート金属９を形成（第１図
（ｅ））した点である。第２ゲート金属９の形成を示し
た（ｅ）図の挿入により（ｇ）図までとなるが、その他
は従来例と変わらないので、その説明を省略する。
示した従来例と異なる点は、ゲート金属６を全面に形成
（第１図（ｄ））した後に、スパッタ法により、例えば
Ａｕで厚さ２００人の第２ゲート金属９を形成（第１図
（ｅ））した点である。第２ゲート金属９の形成を示し
た（ｅ）図の挿入により（ｇ）図までとなるが、その他
は従来例と変わらないので、その説明を省略する。
なお、本実施例では、法線蒸着法により第１ゲート金属
６を形成した後、スパッタ法により第２ゲート金属９を
形成することにより第２図に示すように第１ゲート金属
６形成時にゲート電極用開口部４に生じた隙間を第２ゲ
ート金属９により埋めた。従って、その後の工程でホト
レジスト等の不純物の侵入を防ぐことができる。
６を形成した後、スパッタ法により第２ゲート金属９を
形成することにより第２図に示すように第１ゲート金属
６形成時にゲート電極用開口部４に生じた隙間を第２ゲ
ート金属９により埋めた。従って、その後の工程でホト
レジスト等の不純物の侵入を防ぐことができる。
また、電子ビーム蒸着法による第１ゲート金属６の形成
は、ゲート電極用開口部４の広がりを防ぐためで、第１
ゲート金属６もスパッタ法で形成すれば、ゲート電極用
開口部４に隙間は生じないが、ゲート長が大きくなり、
素子の特性を著しく低下させる。従って、法線蒸着法お
よびスパッタ法の併用が素子の特性を低下させずに、高
信頼性を保つ必要条件となる。
は、ゲート電極用開口部４の広がりを防ぐためで、第１
ゲート金属６もスパッタ法で形成すれば、ゲート電極用
開口部４に隙間は生じないが、ゲート長が大きくなり、
素子の特性を著しく低下させる。従って、法線蒸着法お
よびスパッタ法の併用が素子の特性を低下させずに、高
信頼性を保つ必要条件となる。
次に、本発明の第２の実施例を第３図により説明する。
第３図（ａ）ないしくｈ）は、本発明による低雑音ＨＥ
ＭＴの製造方法を工程順に示した要部拡大断面図である
。
ＭＴの製造方法を工程順に示した要部拡大断面図である
。
同図において、本発明による第２の実施例が、第１図に
示した第Ｉの実施例と異なる点は、半導体基板ｌのｎ形
Ｇ ａ Ａ ｓキャップ層１ａをＭＯＣＶＤ法で形威し
た点と、ゲート金属６を全面に形成（第３図（ａ））
した後、法線蒸着により１例えば窒化ケイ素などの第２
絶縁膜１０を形成（第３図（ｅ））し、レジスト平坦化
法により、ゲート電極用開口部４の凹みに第２絶縁膜１
０を残した（第３図（ｆ））点と、次に、全面にＡｕを
蒸着しめっき下地層１１を形成した後、ゲート電極用開
口部４より大きい開口部１２ａを有するホトレジストゲ
ート電極パターン１２を形威し、これをマスクとして選
択的にめっきし、ゲート電極上部１３を形成（第３図（
ｇ））した後、ホトレジストゲート電極パターン１２を
除去し、さらにイオンミリング法により、上記のめっき
下地層１１をエツチングして除去して、Ｔ形ゲート電極
８を形成（第３図（ｈ）） Ｌ、た点である。
示した第Ｉの実施例と異なる点は、半導体基板ｌのｎ形
Ｇ ａ Ａ ｓキャップ層１ａをＭＯＣＶＤ法で形威し
た点と、ゲート金属６を全面に形成（第３図（ａ））
した後、法線蒸着により１例えば窒化ケイ素などの第２
絶縁膜１０を形成（第３図（ｅ））し、レジスト平坦化
法により、ゲート電極用開口部４の凹みに第２絶縁膜１
０を残した（第３図（ｆ））点と、次に、全面にＡｕを
蒸着しめっき下地層１１を形成した後、ゲート電極用開
口部４より大きい開口部１２ａを有するホトレジストゲ
ート電極パターン１２を形威し、これをマスクとして選
択的にめっきし、ゲート電極上部１３を形成（第３図（
ｇ））した後、ホトレジストゲート電極パターン１２を
除去し、さらにイオンミリング法により、上記のめっき
下地層１１をエツチングして除去して、Ｔ形ゲート電極
８を形成（第３図（ｈ）） Ｌ、た点である。
なお、本実施例では、第２絶縁膜１０にＰＣＶＤ法によ
る窒化ケイ素膜を用いたが、これに限らずゲート金属６
の隙間を埋めることができれば他のいかなる絶縁膜でも
よい。
る窒化ケイ素膜を用いたが、これに限らずゲート金属６
の隙間を埋めることができれば他のいかなる絶縁膜でも
よい。
また１本実施例ではへテロ接合構造のＨＥＭＴの作製方
法について説明したが、これに限らず。
法について説明したが、これに限らず。
ＭＥＳ形電界効果トランジスタ等の他のトランジスタに
も応用できる。
も応用できる。
（発明の効果）
以上説明したように、本発明によれば、ゲート金属の法
線蒸着の時に発生するゲート開口部の隙間をふさぐこと
によって、後工程の不純物の活性層表面への侵入が防止
され高信頼性の半導体装置が得られる。
線蒸着の時に発生するゲート開口部の隙間をふさぐこと
によって、後工程の不純物の活性層表面への侵入が防止
され高信頼性の半導体装置が得られる。
第１図（ａ）ないしくｇ）および第３図（ａ）ないしく
ｈ）は、それぞれ本発明の第１および第２の実施例を示
す半導体装置の製造方法の工程順要部拡大断面図、第２
図は第１の実施例で製造された半導体装置の要部拡大断
面図、第４図（ａ）ないしくｆ）は従来の製造方法を工
程順に示す要部拡大断面図、第５図は従来の製造方法の
問題点を示す工程途中の要部拡大断面図である。 工・・・半導体基板、 １ａ・・・ｎ形Ｇ ａ Ａ ｓ
キャラプ層、 ２・・・ソース・ドレインオーミック
電極、 ３・・・絶縁膜、 ４・・・ゲート電極用開口
部、 ５・・・リセス部、 ６・・・ゲート金属、
７，１２・・・ホトレジストゲート電極パターン、
８・・・Ｔ形ゲート電極、 ９・・・第２ゲート金属、
１０・・・第２絶縁膜、 １１・・・めっき下地層、
１２ａ・・・開口部、 １３・・・ゲート電極上部
。 第 図 第 図 第 図 第 図 第 図 第 ４ 図 第 図 第 図
ｈ）は、それぞれ本発明の第１および第２の実施例を示
す半導体装置の製造方法の工程順要部拡大断面図、第２
図は第１の実施例で製造された半導体装置の要部拡大断
面図、第４図（ａ）ないしくｆ）は従来の製造方法を工
程順に示す要部拡大断面図、第５図は従来の製造方法の
問題点を示す工程途中の要部拡大断面図である。 工・・・半導体基板、 １ａ・・・ｎ形Ｇ ａ Ａ ｓ
キャラプ層、 ２・・・ソース・ドレインオーミック
電極、 ３・・・絶縁膜、 ４・・・ゲート電極用開口
部、 ５・・・リセス部、 ６・・・ゲート金属、
７，１２・・・ホトレジストゲート電極パターン、
８・・・Ｔ形ゲート電極、 ９・・・第２ゲート金属、
１０・・・第２絶縁膜、 １１・・・めっき下地層、
１２ａ・・・開口部、 １３・・・ゲート電極上部
。 第 図 第 図 第 図 第 図 第 図 第 ４ 図 第 図 第 図
Claims (4)
- （１）活性層を有する半導体基板上にソース・ドレイン
オーミック電極を形成する工程と、全面に形成した絶縁
膜にゲート電極用開口部を形成する工程と、上記のゲー
ト電極用開口部に露呈する半導体基板を一部エッチング
する工程と、法線蒸着法により全面に単一膜層又は多層
膜層よりなる第１ゲート金属を形成する工程と、スパッ
タ法により第１ゲート金属の上に第２ゲート金属を形成
する工程と、上記のゲート電極用開口部より大きいホト
レジストパターンをマスクとして上記の第１および第２
ゲート金属をエッチングしＴ形ゲート電極を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - （２）第２ゲート金属が第１ゲート金属の表面層と同一
金属であることを特徴とする請求項（１）記載の半導体
装置の製造方法。 - （３）活性層を有する半導体基板上にソース・ドレイン
オーミック電極を形成する工程と、全面に形成した第１
絶縁膜にゲート電極用開口部を形成する工程と、上記の
ゲート電極用開口部に露呈半導体基板を一部エッチング
する工程と、蒸着法により全面に単一膜層又は多層膜層
よりなるゲート金属を形成する工程と、全面に第２絶縁
膜を形成する工程と、ゲート電極用開口部に形成された
上記のゲート金属の凹部を除いて第２絶縁膜を除去する
工程と、上記のゲート電極用開口部より大きいレジスト
パターンで上記のゲート金属を加工しＴ形ゲート電極を
形成する工程を有することを特徴とする半導体装置の製
造方法。 - （４）上記の第２絶縁膜をプラズマＣＶＤ法により形成
することを特徴とする請求項（３）記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18057689A JPH0346239A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18057689A JPH0346239A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346239A true JPH0346239A (ja) | 1991-02-27 |
Family
ID=16085690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18057689A Pending JPH0346239A (ja) | 1989-07-14 | 1989-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346239A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190246A (ja) * | 1989-12-20 | 1991-08-20 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2005032865A (ja) * | 2003-07-09 | 2005-02-03 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2010535415A (ja) * | 2007-07-31 | 2010-11-18 | リニューアブル・エナジー・コーポレーション・エーエスエー | 太陽電池の裏面上にコンタクトを設ける方法、及び該方法によって設けられた接点を有する太陽電池 |
-
1989
- 1989-07-14 JP JP18057689A patent/JPH0346239A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190246A (ja) * | 1989-12-20 | 1991-08-20 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2005032865A (ja) * | 2003-07-09 | 2005-02-03 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP4530627B2 (ja) * | 2003-07-09 | 2010-08-25 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
| JP2010535415A (ja) * | 2007-07-31 | 2010-11-18 | リニューアブル・エナジー・コーポレーション・エーエスエー | 太陽電池の裏面上にコンタクトを設ける方法、及び該方法によって設けられた接点を有する太陽電池 |
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