JP3063296B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP3063296B2 JP3063296B2 JP3260462A JP26046291A JP3063296B2 JP 3063296 B2 JP3063296 B2 JP 3063296B2 JP 3260462 A JP3260462 A JP 3260462A JP 26046291 A JP26046291 A JP 26046291A JP 3063296 B2 JP3063296 B2 JP 3063296B2
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Description
【０００１】
【産業上の利用分野】本発明は、超高速用、高周波用の
電界効果トランジスタに関する。
電界効果トランジスタに関する。
【０００２】
【従来の技術】ディジタル信号処理の高速化に伴って、
ＧＨｚ（ギガヘルツ）を越える高周波の利用は、ますま
す盛んである。この要求に応えるデバイスとして、Ｇａ
Ａｓに代表される化合物半導体がしばしば用いられる。
ＧＨｚ（ギガヘルツ）を越える高周波の利用は、ますま
す盛んである。この要求に応えるデバイスとして、Ｇａ
Ａｓに代表される化合物半導体がしばしば用いられる。
【０００３】この化合物半導体を用いた代表的な素子の
１つに、ＧａＡｓ−ＦＥＴが挙げられ、具体的には、Ｍ
ＥＳ−ＦＥＴ（ショットキー接合型ＦＥＴ）、Ｊ−ＦＥ
Ｔ（ｐ−ｎ接合型ＦＥＴ）、ＨＥＭＴ（高電子移動度ト
ランジスタ）等がある。
１つに、ＧａＡｓ−ＦＥＴが挙げられ、具体的には、Ｍ
ＥＳ−ＦＥＴ（ショットキー接合型ＦＥＴ）、Ｊ−ＦＥ
Ｔ（ｐ−ｎ接合型ＦＥＴ）、ＨＥＭＴ（高電子移動度ト
ランジスタ）等がある。
【０００４】このようなＧａＡｓ−ＦＥＴ等の化合物半
導体を用いた電界効果トランジスタでは、図１０に示す
ように、化合物半導体基板１０１上に活性領域等が形成
され、その基板上にゲート電極１０２と、そのゲート電
極１０２を挟むように一対のソース電極１０３及びドレ
イン電極１０４が形成される。通常、ソース電極１０３
やドレイン電極１０４は、蒸着等により堆積した金属膜
をパターニングして形成される。
導体を用いた電界効果トランジスタでは、図１０に示す
ように、化合物半導体基板１０１上に活性領域等が形成
され、その基板上にゲート電極１０２と、そのゲート電
極１０２を挟むように一対のソース電極１０３及びドレ
イン電極１０４が形成される。通常、ソース電極１０３
やドレイン電極１０４は、蒸着等により堆積した金属膜
をパターニングして形成される。
【０００５】
【発明が解決しようとする課題】これら電界効果トラン
ジスタにおいて、高速化、高周波化を更に進めるために
は、ゲート−ソース間、ゲート−ドレイン間の容量を低
減することが重要な因子となる。
ジスタにおいて、高速化、高周波化を更に進めるために
は、ゲート−ソース間、ゲート−ドレイン間の容量を低
減することが重要な因子となる。
【０００６】ところが、特に高周波用低雑音素子におい
ては、ゲート抵抗を低減することも重要であり、図１０
に示すように、電極の上端が拡がった断面Ｔ字状の電極
構造がしばしば用いられている。その一方で、寄生抵抗
を減少させ、相互コンダクタンス（ｇｍ）等の特性の向
上のためには、電極間隔ＬSG, ＬDGは短い程良い。その
結果、寄生容量Ｃg1，Ｃg2が無視できない大きさとな
り、折角電子ビーム描画装置などを用いてゲート長Ｌｇ
を短くしたり、多数の工程を経て断面Ｔ字状の電極構造
としたにも拘らず、このような寄生容量Ｃg1，Ｃg2によ
って高速動作や高周波化が妨げられていた。
ては、ゲート抵抗を低減することも重要であり、図１０
に示すように、電極の上端が拡がった断面Ｔ字状の電極
構造がしばしば用いられている。その一方で、寄生抵抗
を減少させ、相互コンダクタンス（ｇｍ）等の特性の向
上のためには、電極間隔ＬSG, ＬDGは短い程良い。その
結果、寄生容量Ｃg1，Ｃg2が無視できない大きさとな
り、折角電子ビーム描画装置などを用いてゲート長Ｌｇ
を短くしたり、多数の工程を経て断面Ｔ字状の電極構造
としたにも拘らず、このような寄生容量Ｃg1，Ｃg2によ
って高速動作や高周波化が妨げられていた。
【０００７】そこで、本発明は上述の技術的な課題に鑑
み、ソース−ゲート間やドレイン−ゲート間の寄生容量
を低減して、高周波化や高速化に対応する電界効果トラ
ンジスタの提供を目的とする。
み、ソース−ゲート間やドレイン−ゲート間の寄生容量
を低減して、高周波化や高速化に対応する電界効果トラ
ンジスタの提供を目的とする。
【０００８】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明に係る電界効果トランジスタは、断面形状
をＴ字状となすゲート電極を有するとともにソース電極
及びドレイン電極を有し、ソース電極及びドレイン電極
に、ゲート電極の下部側の細条部に向かって低くなるよ
うに傾斜部を形成したものである。
めに、本発明に係る電界効果トランジスタは、断面形状
をＴ字状となすゲート電極を有するとともにソース電極
及びドレイン電極を有し、ソース電極及びドレイン電極
に、ゲート電極の下部側の細条部に向かって低くなるよ
うに傾斜部を形成したものである。
【０００９】
【作用】ゲート電極側が低くなるような傾斜部を形成す
ることにより、ゲート電極と、ソース電極及びドレイン
電極との間の距離が長くなる。これは寄生容量にとっ
て、その対向電極間の距離が長くなった場合と同じこと
であり、寄生容量の容量値は対向電極間の距離に反比例
することから、本発明によって寄生容量が低減されるこ
とになり、高周波化や高速化が実現される。
ることにより、ゲート電極と、ソース電極及びドレイン
電極との間の距離が長くなる。これは寄生容量にとっ
て、その対向電極間の距離が長くなった場合と同じこと
であり、寄生容量の容量値は対向電極間の距離に反比例
することから、本発明によって寄生容量が低減されるこ
とになり、高周波化や高速化が実現される。
【００１０】
図１に本実施例の電界効果トランジスタの要部構造を示
す。本実施例の電界効果トランジスタは、ＧａＡｓを用
いたＭＥＳ−ＦＥＴ（ショットキー接合型電界効果トラ
ンジスタ）であり、半絶縁性ＧａＡｓ基板１の表面にｎ
+ 型の不純物領域からなる低抵抗化領域３と低抵抗化領
域２が形成され、これら低抵抗化領域３と低抵抗化領域
２の間の基板表面には、ｎ型の不純物領域からなる活性
領域４が形成されている。これら活性領域４及び低抵抗
化領域３と低抵抗化領域２が当該ＭＥＳ−ＦＥＴの動作
領域とされる。
す。本実施例の電界効果トランジスタは、ＧａＡｓを用
いたＭＥＳ−ＦＥＴ（ショットキー接合型電界効果トラ
ンジスタ）であり、半絶縁性ＧａＡｓ基板１の表面にｎ
+ 型の不純物領域からなる低抵抗化領域３と低抵抗化領
域２が形成され、これら低抵抗化領域３と低抵抗化領域
２の間の基板表面には、ｎ型の不純物領域からなる活性
領域４が形成されている。これら活性領域４及び低抵抗
化領域３と低抵抗化領域２が当該ＭＥＳ−ＦＥＴの動作
領域とされる。
【００１１】その低抵抗化領域３と低抵抗化領域２の表
面では、オーミック接触されたソース電極６とドレイン
電極７がそれぞれ接続する。このソース電極６とドレイ
ン電極７は、ＡｕＧｅ／Ｎｉ合金層をパターニングした
ものであり、ソース電極６とドレイン電極７のゲート電
極側の上端部には、ゲート電極側が低くなるような傾斜
部８，９が形成される。
面では、オーミック接触されたソース電極６とドレイン
電極７がそれぞれ接続する。このソース電極６とドレイ
ン電極７は、ＡｕＧｅ／Ｎｉ合金層をパターニングした
ものであり、ソース電極６とドレイン電極７のゲート電
極側の上端部には、ゲート電極側が低くなるような傾斜
部８，９が形成される。
【００１２】ソース電極６とドレイン電極７の間には、
ゲート電極５が形成される。このゲート電極５はＴ字状
の断面を有し、その底部は活性領域４の表面にショット
キー接触する。ゲート電極５の下半分は細条部１０とさ
れ、ゲート長が極めて短く設定される。細条部１０の上
部は、抵抗値を下げるための帯状部分であり、その下面
の角部１１が前記ソース電極６やドレイン電極７に最も
近い部分となるが、本実施例では、ソース電極６及びド
レイン電極７に傾斜部８，９が形成されているために、
角部１１とソース電極６及びドレイン電極７の表面の距
離が長くなる。このため寄生容量を低減することがで
き、当該ＭＥＳ−ＦＥＴの高速化や高周波化が実現され
る。
ゲート電極５が形成される。このゲート電極５はＴ字状
の断面を有し、その底部は活性領域４の表面にショット
キー接触する。ゲート電極５の下半分は細条部１０とさ
れ、ゲート長が極めて短く設定される。細条部１０の上
部は、抵抗値を下げるための帯状部分であり、その下面
の角部１１が前記ソース電極６やドレイン電極７に最も
近い部分となるが、本実施例では、ソース電極６及びド
レイン電極７に傾斜部８，９が形成されているために、
角部１１とソース電極６及びドレイン電極７の表面の距
離が長くなる。このため寄生容量を低減することがで
き、当該ＭＥＳ−ＦＥＴの高速化や高周波化が実現され
る。
【００１３】なお、ソース電極６及びドレイン電極７に
傾斜部８，９が形成されることによって、ソース電極６
及びドレイン電極７の一部が薄膜化することになるが、
電極の接触抵抗は半導体と金属の界面でほぼ決定される
ため、電極の取り出しには問題が生じない。 〔本実施例の製造方法の一例〕 次に、図２〜図９を参照しながら、前述の傾斜部を有す
るＭＥＳ−ＦＥＴの製造方法についてその工程順に説明
する。
傾斜部８，９が形成されることによって、ソース電極６
及びドレイン電極７の一部が薄膜化することになるが、
電極の接触抵抗は半導体と金属の界面でほぼ決定される
ため、電極の取り出しには問題が生じない。 〔本実施例の製造方法の一例〕 次に、図２〜図９を参照しながら、前述の傾斜部を有す
るＭＥＳ−ＦＥＴの製造方法についてその工程順に説明
する。
【００１４】まず、半絶縁性ＧａＡｓ基板２１の表面
に、イオン注入等により、ＦＥＴの動作領域となる活性
領域２２及び低抵抗化領域２３ｓ，２３ｄが形成され
る。活性領域２２自体はｎ型の不純物領域であり、一対
の低抵抗化領域２３ｓ，２３ｄはｎ+ 型の不純物領域で
あって離間し且つ活性領域２２と重なる位置の基板表面
に形成される。
に、イオン注入等により、ＦＥＴの動作領域となる活性
領域２２及び低抵抗化領域２３ｓ，２３ｄが形成され
る。活性領域２２自体はｎ型の不純物領域であり、一対
の低抵抗化領域２３ｓ，２３ｄはｎ+ 型の不純物領域で
あって離間し且つ活性領域２２と重なる位置の基板表面
に形成される。
【００１５】次いで、プラズマＣＶＤ法等によって全面
にシリコン窒化膜２４を堆積する。そのシリコン窒化膜
２４の形成後、フォトリソグラフィ工程によって、ソー
ス及びドレイン領域の窓明けのためのレジスト層２５が
形成される。図２に示すように、このレジスト層２５の
開口部の位置がソース電極、ドレイン電極の形成位置と
対応する。
にシリコン窒化膜２４を堆積する。そのシリコン窒化膜
２４の形成後、フォトリソグラフィ工程によって、ソー
ス及びドレイン領域の窓明けのためのレジスト層２５が
形成される。図２に示すように、このレジスト層２５の
開口部の位置がソース電極、ドレイン電極の形成位置と
対応する。
【００１６】選択的に露光・現像されたレジスト層２５
をマスクとして、反応性イオンエッチング法によって、
電極部のシリコン窒化膜２４を除去する。この段階で、
ＧａＡｓ基板２１の表面が、シリコン窒化膜２４に形成
された開口部を介して臨むことになる。
をマスクとして、反応性イオンエッチング法によって、
電極部のシリコン窒化膜２４を除去する。この段階で、
ＧａＡｓ基板２１の表面が、シリコン窒化膜２４に形成
された開口部を介して臨むことになる。
【００１７】シリコン窒化膜２４のパターニングの後、
ＡｕＧｅ／Ｎｉ合金層からなる電極層２６を全面に形成
する。この電極層２６の膜厚は、特にシリコン窒化膜２
４の膜厚よりも薄くされる。電極層２６を薄膜とするこ
とで、リフトオフでの段切れが確実となり、さらに後述
する傾斜部形成のエッチングやイオンミリング時にも有
利である。ソース電極及びドレイン電極以外の領域では
レジスト層２５上に電極層２６が積層され、ソース電極
及びドレイン電極を形成すべき領域では、電極層２６が
ＧａＡｓ基板２１の低抵抗化領域２３，２３の表面に被
着する。次いで、リフトオフ法によって、レジスト層２
５上の電極層２６は除去され、図３に示すように、ソー
ス電極及びドレイン電極を形成すべき領域のみに電極層
２６が残存する。このようなリフトオフによって形成し
た電極層２６は、合金化処理される。
ＡｕＧｅ／Ｎｉ合金層からなる電極層２６を全面に形成
する。この電極層２６の膜厚は、特にシリコン窒化膜２
４の膜厚よりも薄くされる。電極層２６を薄膜とするこ
とで、リフトオフでの段切れが確実となり、さらに後述
する傾斜部形成のエッチングやイオンミリング時にも有
利である。ソース電極及びドレイン電極以外の領域では
レジスト層２５上に電極層２６が積層され、ソース電極
及びドレイン電極を形成すべき領域では、電極層２６が
ＧａＡｓ基板２１の低抵抗化領域２３，２３の表面に被
着する。次いで、リフトオフ法によって、レジスト層２
５上の電極層２６は除去され、図３に示すように、ソー
ス電極及びドレイン電極を形成すべき領域のみに電極層
２６が残存する。このようなリフトオフによって形成し
た電極層２６は、合金化処理される。
【００１８】次に、図４に示すように、傾斜部を形成す
るためのフォトレジスト層２７を形成する。このフォト
レジスト層２７は全面に形成された後、ゲート電極の形
成領域近くで、一対の溝２８，２８を有するようにパタ
ーニングされる。これら一対の溝２８，２８の位置は、
その底部でソース電極２６ｓ及びドレイン電極２６ｄの
ゲート側の端部が露出し得るような位置であり、溝２
８，２８のサイズによっても続いて形成される傾斜部の
形状を制御できる。
るためのフォトレジスト層２７を形成する。このフォト
レジスト層２７は全面に形成された後、ゲート電極の形
成領域近くで、一対の溝２８，２８を有するようにパタ
ーニングされる。これら一対の溝２８，２８の位置は、
その底部でソース電極２６ｓ及びドレイン電極２６ｄの
ゲート側の端部が露出し得るような位置であり、溝２
８，２８のサイズによっても続いて形成される傾斜部の
形状を制御できる。
【００１９】一対の溝２８，２８をフォトレジスト層２
７に形成した後、図５に示すように、そのフォトレジス
ト層２７のリフローを行う。このリフローは適切な温度
によって行われ、一例として１４０℃〜１７０℃程度の
温度でリフローされる。このリフローによって、フォト
レジスト層２７の溝２８，２８の近傍には、傾斜部２
９，２９が得られる。フォトレジスト層２７の流動は、
電極層２６とシリコン窒化膜２４の段差部３０で停止し
得る。このため溝２８，２８よりもゲートの外側に形成
されていたフォトレジスト層２７には、確実に傾斜部２
９，２９が得られることになる。
７に形成した後、図５に示すように、そのフォトレジス
ト層２７のリフローを行う。このリフローは適切な温度
によって行われ、一例として１４０℃〜１７０℃程度の
温度でリフローされる。このリフローによって、フォト
レジスト層２７の溝２８，２８の近傍には、傾斜部２
９，２９が得られる。フォトレジスト層２７の流動は、
電極層２６とシリコン窒化膜２４の段差部３０で停止し
得る。このため溝２８，２８よりもゲートの外側に形成
されていたフォトレジスト層２７には、確実に傾斜部２
９，２９が得られることになる。
【００２０】リフローによってフォトレジスト層２７に
傾斜部２９，２９を形成した後、図６に示すように、全
面に亘ってイオンミリング或いはＲＩＢＥ（反応性イオ
ンビームエッチング）法等によってエッチングし、該フ
ォトレジスト層２７の傾斜部２９，２９の形状を反映さ
せて、電極層２６ｓ，２６ｄの表面に傾斜部３１，１３
１を形成する。電極層２６ｓ，２６ｄの間のシリコン窒
化膜２４ｇは、基本的に電極層２６ｓ，２６ｄよりも膜
厚が厚く、電極層２６ｓ，２６ｄとシリコン窒化膜２４
のエッチング比は２対１程度にできるために、このよう
なエッチングによっても電極層２６ｓ，２６ｄの間で該
シリコン窒化膜２４ｇは確実に残存する。
傾斜部２９，２９を形成した後、図６に示すように、全
面に亘ってイオンミリング或いはＲＩＢＥ（反応性イオ
ンビームエッチング）法等によってエッチングし、該フ
ォトレジスト層２７の傾斜部２９，２９の形状を反映さ
せて、電極層２６ｓ，２６ｄの表面に傾斜部３１，１３
１を形成する。電極層２６ｓ，２６ｄの間のシリコン窒
化膜２４ｇは、基本的に電極層２６ｓ，２６ｄよりも膜
厚が厚く、電極層２６ｓ，２６ｄとシリコン窒化膜２４
のエッチング比は２対１程度にできるために、このよう
なエッチングによっても電極層２６ｓ，２６ｄの間で該
シリコン窒化膜２４ｇは確実に残存する。
【００２１】次いで、さらにフォトレジスト層３２を塗
布し、電子ビームの直接描画法等により、極めて短い線
幅の溝３３をゲート形成領域となるシリコン窒化膜２４
ｇ上に形成する。さらに、その極めて短い線幅の溝３３
が形成されたフォトレジスト層３２をマスクとして、ド
ライエッチングにより、前記シリコン窒化膜２４ｇをエ
ッチングする。その結果、図７に示すように、シリコン
窒化膜２４ｇには、溝３３を反映した線幅の極めて短い
溝３４が形成される。この溝３４の底部では、ＧａＡｓ
基板２１の表面の活性領域２２の一部が臨む。
布し、電子ビームの直接描画法等により、極めて短い線
幅の溝３３をゲート形成領域となるシリコン窒化膜２４
ｇ上に形成する。さらに、その極めて短い線幅の溝３３
が形成されたフォトレジスト層３２をマスクとして、ド
ライエッチングにより、前記シリコン窒化膜２４ｇをエ
ッチングする。その結果、図７に示すように、シリコン
窒化膜２４ｇには、溝３３を反映した線幅の極めて短い
溝３４が形成される。この溝３４の底部では、ＧａＡｓ
基板２１の表面の活性領域２２の一部が臨む。
【００２２】ゲート電極を被着するための溝３４を形成
した後、フォトレジスト層３２を残したまま全面に例え
ばＴｉＡｕからなるゲート電極層３５を蒸着等により形
成する。このゲート電極層３５の一部は線幅の極めて短
い溝３３，３４内に堆積し、該溝３３，３４の形状に従
った細条部３６となる。
した後、フォトレジスト層３２を残したまま全面に例え
ばＴｉＡｕからなるゲート電極層３５を蒸着等により形
成する。このゲート電極層３５の一部は線幅の極めて短
い溝３３，３４内に堆積し、該溝３３，３４の形状に従
った細条部３６となる。
【００２３】ゲート電極層３５の形成後、ゲートパター
ニングのためのフォトレジスト層３７が形成され、図８
に示すように、低抵抗化のためにやや広めの線幅のパタ
ーンに選択的に露光され、現像される。
ニングのためのフォトレジスト層３７が形成され、図８
に示すように、低抵抗化のためにやや広めの線幅のパタ
ーンに選択的に露光され、現像される。
【００２４】そのフォトレジスト層３７をマスクとして
エッチングを行い、図９に示すように、ゲート電極層３
５を断面Ｔ字状の形状にする。次いで、極めて短い線幅
のゲート電極を形成するために用いたフォトレジスト層
３２を除去し、以下、通常の工程に従って素子を完成す
る。
エッチングを行い、図９に示すように、ゲート電極層３
５を断面Ｔ字状の形状にする。次いで、極めて短い線幅
のゲート電極を形成するために用いたフォトレジスト層
３２を除去し、以下、通常の工程に従って素子を完成す
る。
【００２５】以上のような工程によって、本実施例のＭ
ＥＳ−ＦＥＴを製造することが可能であり、ソース電極
２６ｓやドレイン電極２６ｄに傾斜部３１，３１が形成
されるために、ゲート−ソース間やゲート−ドレイン間
の寄生容量が大幅に低減されることになる。従って、高
速化、高周波化に好適なＭＥＳ−ＦＥＴとされる。
ＥＳ−ＦＥＴを製造することが可能であり、ソース電極
２６ｓやドレイン電極２６ｄに傾斜部３１，３１が形成
されるために、ゲート−ソース間やゲート−ドレイン間
の寄生容量が大幅に低減されることになる。従って、高
速化、高周波化に好適なＭＥＳ−ＦＥＴとされる。
【００２６】
【発明の効果】上述のように、本発明は、ソース電極及
びドレイン電極に、断面Ｔ字状に形成されたゲート電極
の底部側の細条部に向かって低くなる傾斜部を形成した
ことにより、ソース電極及びドレイン電極をゲート電極
の底部側に進入させて互いの間隔を短くすることがで
き、しかも、ゲート電極の上部側に形成される幅広な部
分の角部とソース電極、ドレイン電極との間隔を大きく
することができるので、寄生容量を減少させ、高速動
作、高周波化に対応することができる。
びドレイン電極に、断面Ｔ字状に形成されたゲート電極
の底部側の細条部に向かって低くなる傾斜部を形成した
ことにより、ソース電極及びドレイン電極をゲート電極
の底部側に進入させて互いの間隔を短くすることがで
き、しかも、ゲート電極の上部側に形成される幅広な部
分の角部とソース電極、ドレイン電極との間隔を大きく
することができるので、寄生容量を減少させ、高速動
作、高周波化に対応することができる。
【図１】本発明の電界効果トランジスタの一例の要部断
面図である。
面図である。
【図２】本発明の電界効果トランジスタの一例の製造方
法におけるレジストパターニング工程までの工程断面図
である。
法におけるレジストパターニング工程までの工程断面図
である。
【図３】前記一例の製造方法におけるソース電極及びド
レイン電極の形成工程までの工程断面図である。
レイン電極の形成工程までの工程断面図である。
【図４】前記一例の製造方法における傾斜部を形成する
ためのレジスト層の形成工程までの工程断面図である。
ためのレジスト層の形成工程までの工程断面図である。
【図５】前記一例の製造方法における前記レジスト層の
リフロー工程までの工程断面図である。
リフロー工程までの工程断面図である。
【図６】前記一例の製造方法における傾斜部の形成工程
までの工程断面図である。
までの工程断面図である。
【図７】前記一例の製造方法におけるゲート電極形成用
の溝の形成工程までの工程断面図である。
の溝の形成工程までの工程断面図である。
【図８】前記一例の製造方法におけるゲート電極層の形
成工程までの工程断面図である。
成工程までの工程断面図である。
【図９】前記一例の製造方法におけるフォトレジスト層
の除去工程までの工程断面図である。
の除去工程までの工程断面図である。
【図１０】従来の電界効果トランジスタの構造を簡単に
示す断面図である。
示す断面図である。
１，２１…ＧａＡｓ基板 ２，３，２３…低抵抗化領域 ４，２２…活性領域 ５…ゲート電極 ６，２６ｓ…ソース電極 ７，２６ｄ…ドレイン電極 ８，９，３１，３１…傾斜部 ３５…ゲート電極層
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 - 21/338 H01L 29/80 - 29/812 H01L 21/28 - 21/288 H01L 29/40 - 29/43
Claims (1)
- 【請求項１】 断面形状をＴ字状となすゲート電極を有
するとともにソース電極及びドレイン電極を有し、 上記ソース電極及びドレイン電極には、上記ゲート電極
の底部側の細条部に向かって低くなるように傾斜部が形
成されていることを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260462A JP3063296B2 (ja) | 1991-09-12 | 1991-09-12 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260462A JP3063296B2 (ja) | 1991-09-12 | 1991-09-12 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0574818A JPH0574818A (ja) | 1993-03-26 |
| JP3063296B2 true JP3063296B2 (ja) | 2000-07-12 |
Family
ID=17348288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260462A Expired - Fee Related JP3063296B2 (ja) | 1991-09-12 | 1991-09-12 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063296B2 (ja) |
-
1991
- 1991-09-12 JP JP3260462A patent/JP3063296B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574818A (ja) | 1993-03-26 |
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