JPH04186618A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法に係り、特に極微細
ゲートを形成する方法に関するものである。

〔従来の技術１ 高性能の低雑音トランジスタを実現するためには、トラ
ンジスタのゲート長の微細化が必須であり、現在ではハ
ーフミクロン以下のゲート長が要求されている。ゲート
長がハーフミクロン以下のゲート電極を形成する方法と
して、往来は第２図（ａ）〜（ｄ）に示すような方式が
とられていた。以下、第２図にしたがってその製造工程
を説明する。

まず、第２図（ａ）に示すように半絶縁性ＧａＡｓ基板
１上にレジスト２を塗布し、次に第２図（ｂ）に示すよ
うに、ゲート電極となる所望の傾城に、電子ビーム露光
法により、パターニングを行う。その後、第２図（ｃ）
に示すように、ゲート電極となるゲート金ＪＥ３ａを蒸
着し、リフトオフを行うことにより第２図（ｄ）に示す
ようにゲート電極３を形成する。

さて、極微細ゲートをパターニングするためには、電子
ビーム露光法を用いる必要がある、電子ビーム露光法に
よる極微細パターンの安定形成には、レジスト２の膜厚
を薄くすることが好ましいが、レジスト２をを薄くする
と、以下のような問題が生じる。すなわち、トランジス
タの低雑音特性にはゲート長の短縮のみならず、ゲート
抵抗の低減も必要であるが、上記従来方法では、ゲート
抵抗を下げるためにゲート金属３ａの膜厚をレジスト２
の膜厚以上に厚くしようすると、第２図（Ｃ）中に４で
示すように、ゲート電極となる部分とレジスト２より上
部のゲート金Ｒ３ａがつながってしまい、リフトオフが
不可能になる問題が生じる。

そこで、次に考えられたのが、第３図（ａ）〜（ｅ）に
示す方法である。以下、第３図に従って説明する。

まず、第３図（ａ）に示すように半絶縁性ＧａＡｓ基板
１上に絶縁膜５をプラズマＣＶＤ法により堆積させ、絶
縁膜５上に第２図の場合と同様にレジスト２を塗布し、
電子ビーム露光法により所望の位置にゲート電極パター
ンを形成する。次に、第３図（ｂ）に示すように、反応
性イオンエツチングにより、ゲート電極となる部分の絶
縁膜５を除去し、さらに、レジスト２を除去した後、第
３図（Ｃ）に示すようにゲート金属３ａをスパッタリン
グで堆積させなる。その後、第３図（ｄ）に示すように
ゲート金属３ａおよび絶縁膜５を反応性イオンエツチン
グにより加工しゲート電極３を形成する。さらに、第３
図（ｅ）に示すように、オーミンク金属８を蒸着するこ
とにより、ソース・ドレイン電極をセルファライン的に
形成する。

〔発明が解決しようとする課題１ 従来の極微細ゲート電極の形成方法は、以上のようにな
されていたので、ゲート長の縮小に伴なうゲート抵抗の
増大は抑制することができる。しかしながら一方で、実
際のゲート長Ｌｇ’（第３図（ｂ）中）は、絶縁膜５の
反応性イオンエツチング時のアンダーカット等による寸
法シフトにより所望のゲート長Ｌｇより長くなり、トラ
ンジスタの性能を劣化させる問題点があった。この寸法
シフトを抑制する方法として絶縁膜５の膜厚を、例えば
５００Å以下と薄くすることが考えられるが、この場合
には次のような問題点が生じる。すなわち、１番目に絶
縁膜５の膜厚を薄くすると第３図（ｅ）に示すオーミッ
ク金属８の蒸着時に半絶縁性ＧａＡＳ基板１上に蒸着さ
れたオーミック金属８と、ゲート金属３ａがショートす
る。次に、第３図（ｅ）に示すように、絶縁膜５の薄膜
化はゲート・ソース容量７ｂの増大をまねく等である。

これらの理由により絶縁膜５は２００Å以上の膜厚を必
要とするため、絶縁膜５のドライ加工時の寸法シフトを
充分に抑制することができないという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、絶縁膜の加工による寸法シフトを抑制し、
ゲート長の制御性を向上させるとともに、ソース・ゲー
ト容量の増大を抑制し、また、オーミック電極とゲート
金属間の短絡も防止する極微細ゲートを有する半導体装
置を歩留りよく形成する製造方法を得ることを目的とす
る。

［課題を解決するための手段］ この発明に係る半導体装置の製造方法は、ゲート電極パ
ターンが形成される絶縁膜として５ｉ０２膜を用い、さ
らに、ゲート金属形成方法としてＷ　Ｓ　ｘ　ｘもしく
はＷの選択熱ＣＶＤ法を用いるものである。

［作用１ この発明におけるゲート電極の形成方法は、ＳｉＯ□膜
上に、Ｗ　Ｓ　Ｉ　ＸまたＷが成長しないようにしてい
るので、極微細ゲートのゲート長を制御性よ（形成でき
るとともに、ゲート・ソース容量の増大が抑制され、ま
た、ゲート金属とソース・ドレイン電極との短絡をも防
止されるため、高性能の半導体装置を歩留よく製造する
ことができる。

〔実施例１ 以下、この発明の一実施例を第１図について説明する。

第１図（ａ）〜（ｈ）はこの発明の製造方法を示す工程
断面区である。まず、第１図（ａ）に示すように、ｎ−
ＧａＡｓ層１Ａを有する半絶縁性ＧａＡｓ基板１上に５
００Å以下のＳ　ｉ　Ｏｚ膜９を堆積させ、その後、レ
ジスト２を塗布し、電子ビーム露光法によりゲート電極
となる部分をバタ−ニングする。次に、第１図（ｂ）に
示すように、Ｓｉｎ、膜９をＣＨＦ、＋Ｏ□ガスを用い
た反応性イオンエツチングにより加工する。次に、第１
図（Ｃ）に示すようにレジスト２を除去した後、ｗＦａ
　＋Ｓ　ｉＨ４を用いた熱ＣＶＤ法により、半絶縁性Ｇ
ａＡｓ基板１上に選択的にゲート電極であるＷＳｉ、（
もしくはＷ）１０を成長させる。この時、ＷＦ、とＳｉ
Ｈ４の混合比や、成長温度等により、Ｓ　ｉ　Ｏ２膜９
上にはＷ　Ｓ　ｉ　。

１０が成長しないようにできる。例えばＷＦ、。

Ｓ　ｉ　Ｈ４ガスを用いた低圧ＣＶＤ法で、ＷＦ、のガ
ス流量を８０ｓｅｃｍ、ＳｉＨ＋ガス流量３流量３０５
０柑 ０℃で行う。

次に、第１図（ｄ）に示すように、ＳｉＮ膜１１を全面
に堆積させ、その後、第１図（ｅ）に示すように、ＷＳ
ｉ．１０の部分が露出するようにＳｉＮ膜１１を除去す
る。次に、第１図（ｆ）に示すように、ウェハ全面にＴ
　ｉ　／　Ａ　ｕ　１　２をスパッタリング法により被
着させた後、第１図（ｇ）に示すようにゲート電極とな
る部分をイオンミリング法と反応性イオンエツチング法
により形成する。さらに、第１図（ｈ）に示すようにオ
ーミック電極１３を蒸着することにより、ソース・ドレ
イン電極をセルファライン的に形成する。

この発明による半導体装置の製造方法は以上のようにな
されているので、ＳｉＯ２加工時の寸法シフトを抑制で
きるとともに、第１図（ｈ）中に示すゲート・ソース容
量７ａもＳ　ｉ　Ｏ　２膜９とＳｉＮ膜１１の膜厚が充
分厚いため、低くでき、かつゲート金属であるＴｉ／Ａ
ｕ１２とソース・ドレイン電極との短絡も防止すること
ができる。

したがって、高性能のトランジスタを歩留りよく得るこ
とが句能となる。

なお、上記実施例では、ｎ−ＧａＡｓ層を有するプレー
ナ型の電界効果トランジスタについての一実施例を示し
たが、２次元電子ガス層を動作層として有する半導体装
置や、リセス型の電界効果トランジスタにおいても同様
の効果を奏する。

また、上記第１図（ｆ）におけるＴ　ｉ　／　Ａ　ｕ　
１２は、この他Ｔ　ｉ　／　Ａ　ｕ単層，Ｔｉ／Ａｕ，
Ａ！２単層を用いることができる。

［発明の効果］ 以上説明したように、この発明は、ゲート電極パターン
が形成される絶縁膜にＳｉＯ□膜を用い、ゲート電極を
Ｗ　Ｓ　Ｉ　ＫもしくはＷの選択ＣＶＤ法により形成す
るので、極微細ゲートを有する高性能の半導体装置を歩
留りよく得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体装置の製造方
法を示す断面図、第２図，第３図は従来の半導体装置の
製造方法を示す工程断面図である。 図において、１は半絶縁性ＧａＡｓ基板、１Ａはｎ−Ｇ
ａＡｓ層、２はレジスト、９はＳｉｎ。 膜、１０はＷＳｉ．、１１はＳｉＮ膜、１２はＴ　ｉ　
／　Ａ　ｕ、１３はオーミック電極である。 なお、各図中の同一符号は同一また．は相当部分を示す
。 第１　図その１ ７　し〉゛スト　　　　　　　　　１１　ｂＩＮ聚第１
　図その２ １３　オーミンクを指 第２図

Claims (1)

【特許請求の範囲】
1. 化合物半導体基板上にＳｉＯ＿２膜を被着させる工程と
   、ゲート電極となる部分の前記ＳｉＯ＿２膜を除去する
   工程と、選択熱ＣＶＤ法により、露出した前記化合物半
   導体基板上のみにＷＳｉ＿ｘもしくはＷを選択成長させ
   、ゲート電極を形成する工程とを含むことを特徴とする
   半導体装置の製造方法。