JPS59224177A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS59224177A JPS59224177A JP9884583A JP9884583A JPS59224177A JP S59224177 A JPS59224177 A JP S59224177A JP 9884583 A JP9884583 A JP 9884583A JP 9884583 A JP9884583 A JP 9884583A JP S59224177 A JPS59224177 A JP S59224177A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタの製造方法に関し、さら
に詳しくはショットキ障壁接合をゲート電極に用いたマ
イクロ波用Ｇ ａ Ａ ｓショットキゲート型電界効果
トランジスｐ （ＧａＡｓＭＥＳＦＥＴ）、特にセルフ
ァライン形ＧａＡｓＭＥＳＦＥＴ の製造方法に関す
る。
に詳しくはショットキ障壁接合をゲート電極に用いたマ
イクロ波用Ｇ ａ Ａ ｓショットキゲート型電界効果
トランジスｐ （ＧａＡｓＭＥＳＦＥＴ）、特にセルフ
ァライン形ＧａＡｓＭＥＳＦＥＴ の製造方法に関す
る。
Ｇ ａ Ａ ｓ Ｍ Ｅ ８ Ｆ Ｅ Ｔ は、Ｓｉバ
イポーラトランジスタの特性限界を打破するマイクロ波
トランジスタとしてすでに実用化されいいる。このよう
なＧａＡｓＭＥＳＦＥＴの高周波特性はゲート長を短縮
し、寄生抵抗を低減することによって改善できる。その
ため、Ｘ帯以上の超高周波用ＧａＡｓＭＥ８ＦＥＴにお
いて通常、ゲート長は１μｍ以下のものが用いられてい
る。従来このよう表短いゲートをもったＧａＡｓＭＥＳ
ＦＥＴ は次のような方法で作られている。即ち、第１
図（ａ）に示すように半絶縁性ＧａＡｓ基板１０上に形
成されたｎ型Ｇ ａＡ Ｓ能動動作層１１表面に０．５
〜１．０μｍの開口部を有するホトレジスト１２を設け
、ソース抵抗の低減および後のリフトオフ工程を容易に
するために開口部の動作層１１を掘り込んだ後、直上か
ら動作層１１とショットキ障壁を形成する金属１３を全
面に蒸着し、ホトレジスト１２を取ち除くことにより開
口部分にのみ金属を残す、いわゆるリフトオフ法でゲー
ト電極１４を形成した後、８ｇ１図（ｂ）に示すように
ソース電極１５、ドレイン電極１６を第１図（ａ）と同
様に動作層１１とオーミックコンタクトを形成する金属
を蒸着、リフトオンして形成することによりＧ ａ Ａ
ｓ Ｍ Ｅ Ｓ Ｆ ＥＴ の基本構造を得る方法で
ある。
イポーラトランジスタの特性限界を打破するマイクロ波
トランジスタとしてすでに実用化されいいる。このよう
なＧａＡｓＭＥＳＦＥＴの高周波特性はゲート長を短縮
し、寄生抵抗を低減することによって改善できる。その
ため、Ｘ帯以上の超高周波用ＧａＡｓＭＥ８ＦＥＴにお
いて通常、ゲート長は１μｍ以下のものが用いられてい
る。従来このよう表短いゲートをもったＧａＡｓＭＥＳ
ＦＥＴ は次のような方法で作られている。即ち、第１
図（ａ）に示すように半絶縁性ＧａＡｓ基板１０上に形
成されたｎ型Ｇ ａＡ Ｓ能動動作層１１表面に０．５
〜１．０μｍの開口部を有するホトレジスト１２を設け
、ソース抵抗の低減および後のリフトオフ工程を容易に
するために開口部の動作層１１を掘り込んだ後、直上か
ら動作層１１とショットキ障壁を形成する金属１３を全
面に蒸着し、ホトレジスト１２を取ち除くことにより開
口部分にのみ金属を残す、いわゆるリフトオフ法でゲー
ト電極１４を形成した後、８ｇ１図（ｂ）に示すように
ソース電極１５、ドレイン電極１６を第１図（ａ）と同
様に動作層１１とオーミックコンタクトを形成する金属
を蒸着、リフトオンして形成することによりＧ ａ Ａ
ｓ Ｍ Ｅ Ｓ Ｆ ＥＴ の基本構造を得る方法で
ある。
しかしながらこのような従来の方法には、次のような欠
点がある。即ち、リフトオフ法は有機物であるホトレジ
ストを付けた状態てゲート金属を蒸着しなければガらな
いため、基板表面に付着している水分を除去するに充分
な温度での基板の加熱がレジストパターンの変形を起す
のでできず、またホトレジストから不純物が憲発しＧ
ａ Ａ ｓ表面を汚染する等のため、良好なショットキ
特性が再現性よく得られない。また、ゲート電極１４に
近接してソース電極１５およびドレイン電極１６を設け
るにはマスクの位置合わせを必要とするが、このマスク
合わぜを行女うときに合わせずれを生じる。合わせずれ
は再現性がなく、方向、太きさもその都度異なる。この
合わせずれ回、直接ソース抵抗等に影響し、高周波辞性
をはらつかせる。即ち、マスクの位置合わせ精度によυ
素子の％性が大きく影響されるという欠点がある。
点がある。即ち、リフトオフ法は有機物であるホトレジ
ストを付けた状態てゲート金属を蒸着しなければガらな
いため、基板表面に付着している水分を除去するに充分
な温度での基板の加熱がレジストパターンの変形を起す
のでできず、またホトレジストから不純物が憲発しＧ
ａ Ａ ｓ表面を汚染する等のため、良好なショットキ
特性が再現性よく得られない。また、ゲート電極１４に
近接してソース電極１５およびドレイン電極１６を設け
るにはマスクの位置合わせを必要とするが、このマスク
合わぜを行女うときに合わせずれを生じる。合わせずれ
は再現性がなく、方向、太きさもその都度異なる。この
合わせずれ回、直接ソース抵抗等に影響し、高周波辞性
をはらつかせる。即ち、マスクの位置合わせ精度によυ
素子の％性が大きく影響されるという欠点がある。
本発明の目的は、ＧａＡｓ表面汚染がなく、正確なセル
ファラインが得られる電界効果トランジスタの製造方法
を枦伊−することにある。
ファラインが得られる電界効果トランジスタの製造方法
を枦伊−することにある。
本発明によれば、半絶縁性基版上の＃導体動作層上に膜
の下層部のエツチング速度が上層部のそれよシ速い絶縁
膜を形成し、さらにその上にソース、ドレインおよびゲ
ート電極形成部分が開口した鎖１のホトレジスト層を形
成する工程と、該ホトレジスト層をマスクとして露出し
た前記絶縁膜をリアクティブスパッタエツチングで除去
した後、ゲート電極形成部分を選択的に第２のホトレジ
スト層で覆い、化学エツチングにより露出しだ前記絶縁
膜の下層部の側壁部をサイドエツチングした後、前記動
作層とオーミックコンタクトを形成する金属を直上よシ
被着し、前記第１、第２のホトレジスト層を除去するこ
とによシ、該第１、第２のホトレジスト上に被着せる前
記オーミック金属も同時に除去した後、合金化処理を施
して低接触抵抗のソースおよびドレイン電極を形成する
工程と、ゲート電極形成部分が選択的に開口した第３の
ホトレジスト層を形成し、しかる後化学エツチングを施
すことにより前記絶縁膜の下層部の開口幅を上層部の開
口幅よシ広けた後、該絶縁膜および前記第３のホトレジ
スト層をマスクとして露出した前記動作層を化学エツチ
ングで掘り込み、前記第３のホトレジスト層を除去した
後、前記動作層とショットキ障壁を形成する金属を直上
よシ被着することによシ、前記絶縁膜の開口部を通して
前記掘り込み部にゲート電極を前記ソースおよびドレイ
ン軍１極に対してセルファジイン的に形成する工程と、
前記掘り込み部およびその近傍を第４のホトレジスト層
で覆った後、化学エツチングで前記ゲート金属、続いて
前記絶縁膜を選択的に除去する工程とを含むことを特徴
とする電界効果トランジスタの製造方法が得られる。
の下層部のエツチング速度が上層部のそれよシ速い絶縁
膜を形成し、さらにその上にソース、ドレインおよびゲ
ート電極形成部分が開口した鎖１のホトレジスト層を形
成する工程と、該ホトレジスト層をマスクとして露出し
た前記絶縁膜をリアクティブスパッタエツチングで除去
した後、ゲート電極形成部分を選択的に第２のホトレジ
スト層で覆い、化学エツチングにより露出しだ前記絶縁
膜の下層部の側壁部をサイドエツチングした後、前記動
作層とオーミックコンタクトを形成する金属を直上よシ
被着し、前記第１、第２のホトレジスト層を除去するこ
とによシ、該第１、第２のホトレジスト上に被着せる前
記オーミック金属も同時に除去した後、合金化処理を施
して低接触抵抗のソースおよびドレイン電極を形成する
工程と、ゲート電極形成部分が選択的に開口した第３の
ホトレジスト層を形成し、しかる後化学エツチングを施
すことにより前記絶縁膜の下層部の開口幅を上層部の開
口幅よシ広けた後、該絶縁膜および前記第３のホトレジ
スト層をマスクとして露出した前記動作層を化学エツチ
ングで掘り込み、前記第３のホトレジスト層を除去した
後、前記動作層とショットキ障壁を形成する金属を直上
よシ被着することによシ、前記絶縁膜の開口部を通して
前記掘り込み部にゲート電極を前記ソースおよびドレイ
ン軍１極に対してセルファジイン的に形成する工程と、
前記掘り込み部およびその近傍を第４のホトレジスト層
で覆った後、化学エツチングで前記ゲート金属、続いて
前記絶縁膜を選択的に除去する工程とを含むことを特徴
とする電界効果トランジスタの製造方法が得られる。
本発明によれば、無機物の絶縁膜がゲート形成時のマス
クとなるため、ゲート金ＰＡ蒸着前に充分な温度での基
板の力０熱が可能であり、従来のようなホトレジストか
らの不純物の蒸発、汚染もないため、良好なショットキ
特性が再現性よく鴇られるとともに、ソース、ドレイン
およびゲートの各電極間Ｆｋはマ枳りの位置合わせ精度
に関係なく、はぼ１枚のホトマスクで決定されるため、
特性の揃った素子を再現性よく生産することができる。
クとなるため、ゲート金ＰＡ蒸着前に充分な温度での基
板の力０熱が可能であり、従来のようなホトレジストか
らの不純物の蒸発、汚染もないため、良好なショットキ
特性が再現性よく鴇られるとともに、ソース、ドレイン
およびゲートの各電極間Ｆｋはマ枳りの位置合わせ精度
に関係なく、はぼ１枚のホトマスクで決定されるため、
特性の揃った素子を再現性よく生産することができる。
本発明においては、セルファライン形ＭＥＳＦＥＴを実
現する上で、プラズマＣＶＤ法による８ｉＮ膜のバッフ
ァーＨＦ溶液に対するエツチング速度が膜生成東件（膜
組成）によって変るととを有効に利用している。即ち、
プラズマＣＶＤ法は放電によって化学的に活性なイオン
やラジカルを生成し、反応させて比較的低温（１００〜
４００℃）の基板上に薄膜を形成するものであシ、プラ
ズマを椎成するイオンやラジカルの内、Ｓｉのイオンや
ラジカルの割合が太きいと、Ｓｉが過剰に入った窒化膜
や酸化服１が形成される。過剰なＳｉは弗酩”と反応し
ないので、月−中の過剰なＳｉが増す和エツチング速度
は低下するととになる。−例として第２図に基板汚１度
をパシメータと１−て５ｉＮｌ、９のＮＨａ／ＳｉＨ４
ガス流邦比に対するエツチング速度の変化を示す。図で
縦軸は２０℃におけるバッファーＨＦ（ＨＦ：６ＮＨ，
４Ｆ）でのエツチング速度を、横軸はＮＩ４３ ／Ｓ
ｉ Ｈ４流量比を示している。この図からＳｉＮ膜のエ
ツチング速度はＮＨ３’／Ｓ ｉ■Ｌ４流量比の増大、
又は基板湿度の低下とともに増大することがわかる。従
って膜の被着中にＮ１（３／ＳｉＨ４流丼比あるいは基
板稠度あるいはその両方をステップ状に変化させながら
ＳｉＮ膜を成長させた後、リアクティブスパッタ決によ
シ選択的にエツチングしてＳ ｉ Ｎ 脛の側壁をほぼ
乎直に加工し、その後）（ツファ−１″ＩＦでエツチン
グを行えば階段状の側壁をもった８ｉＮ膜のパターンを
得ることができ札以下、本発明の実施例とし−て）（−
バンドのＧａＡｓＭＥＳＦＥＴ を例にとり詳しく説明
する。
現する上で、プラズマＣＶＤ法による８ｉＮ膜のバッフ
ァーＨＦ溶液に対するエツチング速度が膜生成東件（膜
組成）によって変るととを有効に利用している。即ち、
プラズマＣＶＤ法は放電によって化学的に活性なイオン
やラジカルを生成し、反応させて比較的低温（１００〜
４００℃）の基板上に薄膜を形成するものであシ、プラ
ズマを椎成するイオンやラジカルの内、Ｓｉのイオンや
ラジカルの割合が太きいと、Ｓｉが過剰に入った窒化膜
や酸化服１が形成される。過剰なＳｉは弗酩”と反応し
ないので、月−中の過剰なＳｉが増す和エツチング速度
は低下するととになる。−例として第２図に基板汚１度
をパシメータと１−て５ｉＮｌ、９のＮＨａ／ＳｉＨ４
ガス流邦比に対するエツチング速度の変化を示す。図で
縦軸は２０℃におけるバッファーＨＦ（ＨＦ：６ＮＨ，
４Ｆ）でのエツチング速度を、横軸はＮＩ４３ ／Ｓ
ｉ Ｈ４流量比を示している。この図からＳｉＮ膜のエ
ツチング速度はＮＨ３’／Ｓ ｉ■Ｌ４流量比の増大、
又は基板湿度の低下とともに増大することがわかる。従
って膜の被着中にＮ１（３／ＳｉＨ４流丼比あるいは基
板稠度あるいはその両方をステップ状に変化させながら
ＳｉＮ膜を成長させた後、リアクティブスパッタ決によ
シ選択的にエツチングしてＳ ｉ Ｎ 脛の側壁をほぼ
乎直に加工し、その後）（ツファ−１″ＩＦでエツチン
グを行えば階段状の側壁をもった８ｉＮ膜のパターンを
得ることができ札以下、本発明の実施例とし−て）（−
バンドのＧａＡｓＭＥＳＦＥＴ を例にとり詳しく説明
する。
第３図（ｚｌ）〜（ｇ＞は本発明の実施例を峠、明する
だめの図で、製作工程の要部Ｖｒ＋面Ｐ］を示す。第３
Ｍ（ａ）に示すように、まず最初に半綽十性Ｇ ａ Ａ
ｓ基鈑３０上にｎ型Ｇ ａ Ａ ｓ訃翼・１１作１？
＝ｉ３１ （％子波度シ１０１７ｃｍスＪ”９１さｔ二
０．５μｍ）をエピタキシャル成長さゼ、その上にプラ
ズマＣＶＤ５ｉＮ膜３２を例えば約０．７μの厚さに形
成する。ＳｉＮ膜３２の形成に際しては、−例とし７て
、基板Ｉ１度２００℃でＮ２゜ＮＨ３，ＳｉＨ４ガスを
それぞれ７０ 、１２ 、４５ＣＣｂＪ反応室に流し反
応室の圧力１’ｌ’ｏｒｒＸＲＦ電力１００Ｗの条件下
でＳｉＮ膜（下層部）を約０．４μｎｌ 被着した後、
ＮＨ３流儀を４ＳＣＣＭに減らすと共に基板温度を３５
０℃に上げてづらに約０．３μｍ （上層部）被着する
。従ってこの場合には下層部のノ（ツファーＨＦでのエ
ツチング速度は上層部に比べ２５倍となる。次にＳｉＮ
膜３膜上２上トレジス）（Ａｚ１３７０）を塗布した後
、通常のホトプロセスによシ、ソース、ドレインおよび
ゲート電、椅形成部分３３，３４．３５のホトレジスト
を開口し、例えばゲート電極形成部分３５の開口幅が０
．５〜１．０μｍｎ程度、ソースおよびドレイン電極形
成部分３３１３４とゲート電極形成部分３５０間隔が２
μｎ１ 程度となるようにホトレジスト層３６をパター
ニングする。次に第３図（ｂ）に゛示すようにホトレジ
スト層３６をマスクとしてＣＦ４ ガスを用いたりア
クティブスパッタ法によｐｓｉＮ膜３２全３２チングし
、動作層３１を露出させる。このとき、サイドエツチン
グは殆んど行なわれないため、ホトレジスト層３６のパ
ターンとほぼ同一のパターンがＳｉＮ膜３２に形成され
る。次に通常のホトプロセスによυ、ゲート電極形成部
分３５を選択的にホトレジスト層３７で被覆する。この
際、ホトレジスト３６０表面にはりアクティブスパッタ
エツチングで生７じた弗素原子を多く含む変質層が形成
されておシ、この変質層はＡＺ系レジストの溶剤である
ｎ−ブチルアセテート等の有機溶媒やＡＺ系レジストの
現像液に不溶であるため、ホトレジスト層３６け変形す
ることなく元のパターンが維持される。貰だホトレジス
ト層３７は少なくともゲート電極形成部分３５を覆って
いればよく、この工程でのマスク合わせ精度、即ちホト
レジスト層３７の位ｔｒ合わせ精度はあ塊り要求さ第１
なＶ・。次に第３図（ｃ、）に示すように、後に蒸着に
よって形成きれるオーミック金Ｐ；のリフトオフを容易
にするために、バッファー）−１，ＦてＳｉＮ 絞３２
をエツチングし、ＳｉＮ膜３２の下層部、の卯；１【部
を選択的に例えば０．３μｍ程度サイドエッヂングした
仏、動作層３１とオーミックコンタクトを形成する全屈
として、例えばＡ ｕ Ｇ ｅ Ｎ ｉ ／Ａ ＋□
３８を直」二から約０．３μｍ蒸羞蒸着。
だめの図で、製作工程の要部Ｖｒ＋面Ｐ］を示す。第３
Ｍ（ａ）に示すように、まず最初に半綽十性Ｇ ａ Ａ
ｓ基鈑３０上にｎ型Ｇ ａ Ａ ｓ訃翼・１１作１？
＝ｉ３１ （％子波度シ１０１７ｃｍスＪ”９１さｔ二
０．５μｍ）をエピタキシャル成長さゼ、その上にプラ
ズマＣＶＤ５ｉＮ膜３２を例えば約０．７μの厚さに形
成する。ＳｉＮ膜３２の形成に際しては、−例とし７て
、基板Ｉ１度２００℃でＮ２゜ＮＨ３，ＳｉＨ４ガスを
それぞれ７０ 、１２ 、４５ＣＣｂＪ反応室に流し反
応室の圧力１’ｌ’ｏｒｒＸＲＦ電力１００Ｗの条件下
でＳｉＮ膜（下層部）を約０．４μｎｌ 被着した後、
ＮＨ３流儀を４ＳＣＣＭに減らすと共に基板温度を３５
０℃に上げてづらに約０．３μｍ （上層部）被着する
。従ってこの場合には下層部のノ（ツファーＨＦでのエ
ツチング速度は上層部に比べ２５倍となる。次にＳｉＮ
膜３膜上２上トレジス）（Ａｚ１３７０）を塗布した後
、通常のホトプロセスによシ、ソース、ドレインおよび
ゲート電、椅形成部分３３，３４．３５のホトレジスト
を開口し、例えばゲート電極形成部分３５の開口幅が０
．５〜１．０μｍｎ程度、ソースおよびドレイン電極形
成部分３３１３４とゲート電極形成部分３５０間隔が２
μｎ１ 程度となるようにホトレジスト層３６をパター
ニングする。次に第３図（ｂ）に゛示すようにホトレジ
スト層３６をマスクとしてＣＦ４ ガスを用いたりア
クティブスパッタ法によｐｓｉＮ膜３２全３２チングし
、動作層３１を露出させる。このとき、サイドエツチン
グは殆んど行なわれないため、ホトレジスト層３６のパ
ターンとほぼ同一のパターンがＳｉＮ膜３２に形成され
る。次に通常のホトプロセスによυ、ゲート電極形成部
分３５を選択的にホトレジスト層３７で被覆する。この
際、ホトレジスト３６０表面にはりアクティブスパッタ
エツチングで生７じた弗素原子を多く含む変質層が形成
されておシ、この変質層はＡＺ系レジストの溶剤である
ｎ−ブチルアセテート等の有機溶媒やＡＺ系レジストの
現像液に不溶であるため、ホトレジスト層３６け変形す
ることなく元のパターンが維持される。貰だホトレジス
ト層３７は少なくともゲート電極形成部分３５を覆って
いればよく、この工程でのマスク合わせ精度、即ちホト
レジスト層３７の位ｔｒ合わせ精度はあ塊り要求さ第１
なＶ・。次に第３図（ｃ、）に示すように、後に蒸着に
よって形成きれるオーミック金Ｐ；のリフトオフを容易
にするために、バッファー）−１，ＦてＳｉＮ 絞３２
をエツチングし、ＳｉＮ膜３２の下層部、の卯；１【部
を選択的に例えば０．３μｍ程度サイドエッヂングした
仏、動作層３１とオーミックコンタクトを形成する全屈
として、例えばＡ ｕ Ｇ ｅ Ｎ ｉ ／Ａ ＋□
３８を直」二から約０．３μｍ蒸羞蒸着。
次にレジスト剥館、剤（Ｊ−１００）を用いてホトレジ
スト層３６．３７を除去することによシ、ホトレジスト
層３６．３７上に被着されだＡ ｕＧ ｅ Ｎ ｉ／Ａ
ｕ ３８も同時に除去した後、■１２ガス雰囲気中で
４５０℃、１分間程度熱処理を施して低接Ｍ抵抗のソー
ス電極３９、ドレイン電極４０を形成する。次に第３図
（ｄ）に示すように通常のホトプロセスによυ、ゲート
電極形成部分３５が選択的に開口したホトレジスト層４
１を形成する。この際、ホトレジスト／１ｉ４１は少な
くともソースおよびドレイン電極３９゜４０側の露出し
た動作層３１表面を覆っていればよく、この工程でのマ
スク合わせ精度もあまシ要求され々い。次に８ｉＮ膜３
２の下層部が例えば約０．５μｍサイドエツチングされ
るようにバッファＨＦを用いてエツチングする。このと
き、ＳｉＮ膜３２の上層部のエツチング速度は約１／２
５と遅いため殆んど（約２０ＯＡ）エツチングされず、
エツチング前の開口幅がほぼ維持される。後に形成され
るゲート電極のゲート長はこのＳｉＮ膜３２の上層部の
開口幅によりて決まる。通常、下層部のサイドエツチン
グ量を増やすことによυゲート逆、 耐圧を高くでき
るが、逆に出力電力は低下する傾向にあるので、サイド
エツチング量はデバイスに要求される特性に応じて決定
される。次に第３図（ｄ）に示すように８ｉＮ膜３２お
よびホトレジスト層４１をマスクとして露出した動作層
３１ ＨａＰＯ４：Ｈ，ｚＯｚ：ＨｇＯ系のエツチング
液を用いて所定のピンチオフ電圧が倚られるまで掘り込
む（リセス形成）。ここでは約０．３μｍ掘シ込めば所
定のピンチオフ電圧（〜４Ｖ）が得られる。次にホトレ
ジスト層４１を除去した後、動作層３１とショットキ障
壁を形成する金属として、例えばＡ２４２を直上から約
０，５μｍ蒸着すると、第３図（ｅ）に示すように５ｉ
ＮｆｆＪｊ！３２の開口部を通してリセス部にゲート電
極４２１がソースおよびドレイン電極３９゜４０に対し
てセルファライン的に形成される。こ今 の際、良好なショットキ障壁を得る上で、Ｍ４２蒸着前
に２００℃程度の基板加熱を飾すことが望ましい。最後
に、第３図（ｆ）に示すようにリセス部およびその近傍
をホトレジスト層４３で覆い、ＡＰ、４２をＨ３ＲＯ４
液でエツチングし、さらに露出したＳｉＮ膜３２をバッ
ファーＨＦで除去した後、ホトレジスト層４３を除去す
ることによシ、第３図（ｇ）に示すよう々セルファライ
ン形ＧａＡｓＭＥＳＦＥＴの基本構造ができ上る。
スト層３６．３７を除去することによシ、ホトレジスト
層３６．３７上に被着されだＡ ｕＧ ｅ Ｎ ｉ／Ａ
ｕ ３８も同時に除去した後、■１２ガス雰囲気中で
４５０℃、１分間程度熱処理を施して低接Ｍ抵抗のソー
ス電極３９、ドレイン電極４０を形成する。次に第３図
（ｄ）に示すように通常のホトプロセスによυ、ゲート
電極形成部分３５が選択的に開口したホトレジスト層４
１を形成する。この際、ホトレジスト／１ｉ４１は少な
くともソースおよびドレイン電極３９゜４０側の露出し
た動作層３１表面を覆っていればよく、この工程でのマ
スク合わせ精度もあまシ要求され々い。次に８ｉＮ膜３
２の下層部が例えば約０．５μｍサイドエツチングされ
るようにバッファＨＦを用いてエツチングする。このと
き、ＳｉＮ膜３２の上層部のエツチング速度は約１／２
５と遅いため殆んど（約２０ＯＡ）エツチングされず、
エツチング前の開口幅がほぼ維持される。後に形成され
るゲート電極のゲート長はこのＳｉＮ膜３２の上層部の
開口幅によりて決まる。通常、下層部のサイドエツチン
グ量を増やすことによυゲート逆、 耐圧を高くでき
るが、逆に出力電力は低下する傾向にあるので、サイド
エツチング量はデバイスに要求される特性に応じて決定
される。次に第３図（ｄ）に示すように８ｉＮ膜３２お
よびホトレジスト層４１をマスクとして露出した動作層
３１ ＨａＰＯ４：Ｈ，ｚＯｚ：ＨｇＯ系のエツチング
液を用いて所定のピンチオフ電圧が倚られるまで掘り込
む（リセス形成）。ここでは約０．３μｍ掘シ込めば所
定のピンチオフ電圧（〜４Ｖ）が得られる。次にホトレ
ジスト層４１を除去した後、動作層３１とショットキ障
壁を形成する金属として、例えばＡ２４２を直上から約
０，５μｍ蒸着すると、第３図（ｅ）に示すように５ｉ
ＮｆｆＪｊ！３２の開口部を通してリセス部にゲート電
極４２１がソースおよびドレイン電極３９゜４０に対し
てセルファライン的に形成される。こ今 の際、良好なショットキ障壁を得る上で、Ｍ４２蒸着前
に２００℃程度の基板加熱を飾すことが望ましい。最後
に、第３図（ｆ）に示すようにリセス部およびその近傍
をホトレジスト層４３で覆い、ＡＰ、４２をＨ３ＲＯ４
液でエツチングし、さらに露出したＳｉＮ膜３２をバッ
ファーＨＦで除去した後、ホトレジスト層４３を除去す
ることによシ、第３図（ｇ）に示すよう々セルファライ
ン形ＧａＡｓＭＥＳＦＥＴの基本構造ができ上る。
岡、以上の実施例では絶縁膜としてＳｉＮ膜を用いた場
合について説明してきたが、８ｉＨ４，Ｎ２０のガスを
用いて５ｉＯｚ膜を形成した場合についても同様に適用
できる。
合について説明してきたが、８ｉＨ４，Ｎ２０のガスを
用いて５ｉＯｚ膜を形成した場合についても同様に適用
できる。
以上述べてきたように、本発明によるＧ ａＡ ｓ Ｍ
ＥＳＦＥＴの製造方法を用いれば、無機物である５ｉＮ
ｉがゲート形成時のマスクとなるため、ゲート金属蒸着
前に充分な温度での基板の加熱が可能であシ、従来のよ
うなホトレジストからの不純物の蒸発、汚染もないため
、良好なショットキ特性が再現性よく得られるばかりで
カ＜、ソース、ドレインおよびゲートの各電極間距離は
マスクの位置合わせ精度に関係なく、はぼ１枚のホトマ
スクで決定されるため、特性の揃った素子を再現性良く
量産することが可能となった。
ＥＳＦＥＴの製造方法を用いれば、無機物である５ｉＮ
ｉがゲート形成時のマスクとなるため、ゲート金属蒸着
前に充分な温度での基板の加熱が可能であシ、従来のよ
うなホトレジストからの不純物の蒸発、汚染もないため
、良好なショットキ特性が再現性よく得られるばかりで
カ＜、ソース、ドレインおよびゲートの各電極間距離は
マスクの位置合わせ精度に関係なく、はぼ１枚のホトマ
スクで決定されるため、特性の揃った素子を再現性良く
量産することが可能となった。
第１図（ａ） 〜（ｂ＞は従来ｃ）ＧａＡｓＭｈｊ３．
ＦＥＴ のｐ遣方法を説明するための図、第２図はプラ
ズマＣＶＤ法により生成したＳｉＮ膜のＮＨ３／Ｓ ｉ
Ｈ４流量比とエツチング速度の関係図、第３図（ａ）〜
伝）は本発明の一実施例を峠明するだめの図で、主要工
程における素子の要部断面である。 図において、１０・・・・・・半絶縁性基板、１１・・
・・・・動作層、１２・・・・・・ホトレジスト、】３
・・・・・・ショットキ金属、１４・・・・・ゲート電
極、１５・・・・・・ソース電極、１６・・・・・・ド
レイン電極、３０・・・・・・半絶縁性Ｇ ａ Ａ ｓ
基板、３１ ・・・−ｎ型Ｇ ａ Ａ ｓ能動動作層、
３２・・・・・・ＳｉＮ膜、３３，３４．３５・・・・
・・それぞれソース、ドレイン、ゲート電極形成部分、
３６．３７，４１゜４２・・・・・・Ｊ４２１・・・・
・・ゲート電極を示す。 代理人 弁理士 内 原 音ατηρへ゛）・、
−ノ・ 、１： 、ｒ 箔１図 に 兇シケ図 θ （ｚ ３ ４ ５Ｎ／
１３／ Ｓｔ Ｎａ流量比 第３図 箔３回 ｌづ
ＦＥＴ のｐ遣方法を説明するための図、第２図はプラ
ズマＣＶＤ法により生成したＳｉＮ膜のＮＨ３／Ｓ ｉ
Ｈ４流量比とエツチング速度の関係図、第３図（ａ）〜
伝）は本発明の一実施例を峠明するだめの図で、主要工
程における素子の要部断面である。 図において、１０・・・・・・半絶縁性基板、１１・・
・・・・動作層、１２・・・・・・ホトレジスト、】３
・・・・・・ショットキ金属、１４・・・・・ゲート電
極、１５・・・・・・ソース電極、１６・・・・・・ド
レイン電極、３０・・・・・・半絶縁性Ｇ ａ Ａ ｓ
基板、３１ ・・・−ｎ型Ｇ ａ Ａ ｓ能動動作層、
３２・・・・・・ＳｉＮ膜、３３，３４．３５・・・・
・・それぞれソース、ドレイン、ゲート電極形成部分、
３６．３７，４１゜４２・・・・・・Ｊ４２１・・・・
・・ゲート電極を示す。 代理人 弁理士 内 原 音ατηρへ゛）・、
−ノ・ 、１： 、ｒ 箔１図 に 兇シケ図 θ （ｚ ３ ４ ５Ｎ／
１３／ Ｓｔ Ｎａ流量比 第３図 箔３回 ｌづ
Claims (2)
- （１）半導体動作層上に膜の下層部のエツチング速度が
上層部のそれより速い絶縁膜を形成し、この絶縁膜にソ
ース、ドレインおよびゲート電極形成部分を開口し、ゲ
ート電極形成部分を選択的にホトレジスト層で覆い、オ
ーミックコンタクトを形成する金属を被着して低接触抵
抗のソースおよびドレイン電極を形成する工程と、ゲー
ト電極形成部分の前記絶縁膜の下層部の開口幅を上層部
の開口幅よシ広げた後、該絶縁膜をマスクとしてショッ
トキ障壁を形成する金属を被着してゲート電極を形成す
る工程とを含むことを特徴とする電界効果トランジスタ
の製造方法。 - （２）前記絶縁膜がプラズマＣＶＤ 法によるＳｉＮ膜
あるいは５ｉＯｚ膜であることを特徴とする特許請求の
範囲第１項記載の電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9884583A JPS59224177A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9884583A JPS59224177A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59224177A true JPS59224177A (ja) | 1984-12-17 |
Family
ID=14230581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9884583A Pending JPS59224177A (ja) | 1983-06-03 | 1983-06-03 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59224177A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283434A (ja) * | 1990-03-29 | 1991-12-13 | Sharp Corp | 電極の作製方法 |
-
1983
- 1983-06-03 JP JP9884583A patent/JPS59224177A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03283434A (ja) * | 1990-03-29 | 1991-12-13 | Sharp Corp | 電極の作製方法 |
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