JP2658884B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2658884B2 JP2658884B2 JP6177733A JP17773394A JP2658884B2 JP 2658884 B2 JP2658884 B2 JP 2658884B2 JP 6177733 A JP6177733 A JP 6177733A JP 17773394 A JP17773394 A JP 17773394A JP 2658884 B2 JP2658884 B2 JP 2658884B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にショットキーゲート型電界効果トランジス
タを有する半導体装置の製造方法に関する。
に関し、特にショットキーゲート型電界効果トランジス
タを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】ショットキーゲート型電界効果トランジ
スタ（以下、ＭＥＳＦＥＴと記す）は、特に超高周波に
おける優れた増幅素子あるいは発振用素子として様々な
分野で賞用されている。また、ディスクリートな部品と
して用いられているのみならず、超高速動作の集積回路
の基本構成素子として用いられている。特に、近年では
素子の高速性および高出力化、高効率化も同時に要求さ
れるようになってきており、このような要求に対してＭ
ＥＳＦＥＴでは素子寸法の縮小化と同時にゲート長の短
縮化が行われており、ゲート長の０．３μｍあるいはそ
れ以下のＭＥＳＦＥＴも開発されている。
スタ（以下、ＭＥＳＦＥＴと記す）は、特に超高周波に
おける優れた増幅素子あるいは発振用素子として様々な
分野で賞用されている。また、ディスクリートな部品と
して用いられているのみならず、超高速動作の集積回路
の基本構成素子として用いられている。特に、近年では
素子の高速性および高出力化、高効率化も同時に要求さ
れるようになってきており、このような要求に対してＭ
ＥＳＦＥＴでは素子寸法の縮小化と同時にゲート長の短
縮化が行われており、ゲート長の０．３μｍあるいはそ
れ以下のＭＥＳＦＥＴも開発されている。
【０００３】しかしながらこのようなサブミクロン領域
のゲート長を有するＭＥＳＦＥＴにおいては単純なゲー
ト長の短縮化はゲート断面積の低減によるゲート抵抗の
増加という問題が生じる。そこで、ゲート断面積を低減
することなくゲート長を短縮したゲート電極構造とし
て、ゲート電極の断面形状をＴ型に構成することが行わ
れており、その製造方法として種々の方法が提案されて
いる。
のゲート長を有するＭＥＳＦＥＴにおいては単純なゲー
ト長の短縮化はゲート断面積の低減によるゲート抵抗の
増加という問題が生じる。そこで、ゲート断面積を低減
することなくゲート長を短縮したゲート電極構造とし
て、ゲート電極の断面形状をＴ型に構成することが行わ
れており、その製造方法として種々の方法が提案されて
いる。
【０００４】図３は、このようなＴ型断面形状を有する
ゲート電極の形成方法の第１の従来例を示す工程順断面
図である。まず、図３（ａ）に示すように、ＧａＡｓ基
板３１上にＣＶＤ法でシリコン酸化膜３２を膜厚約５０
００Åに堆積し、そのゲート電極形成位置にパターン幅
０．３μｍの開口を有するフォトレジスト膜（図示しな
い）を形成し、これをマスクにしてドライエッチにより
シリコン酸化膜３２に開口を形成した後、例えばＷＳｉ
ｘ膜（ｘ＝１．０〜０．１５）またはＭｏ膜等からなる
ショットキー金属膜３３を被着する。この時の膜厚は約
１０００〜３０００Åである。
ゲート電極の形成方法の第１の従来例を示す工程順断面
図である。まず、図３（ａ）に示すように、ＧａＡｓ基
板３１上にＣＶＤ法でシリコン酸化膜３２を膜厚約５０
００Åに堆積し、そのゲート電極形成位置にパターン幅
０．３μｍの開口を有するフォトレジスト膜（図示しな
い）を形成し、これをマスクにしてドライエッチにより
シリコン酸化膜３２に開口を形成した後、例えばＷＳｉ
ｘ膜（ｘ＝１．０〜０．１５）またはＭｏ膜等からなる
ショットキー金属膜３３を被着する。この時の膜厚は約
１０００〜３０００Åである。
【０００５】ショットキー金属膜３３としてのＷＳｉｘ
膜またはＭｏ膜は耐熱性、耐薬品性に優れており、良好
なショットキー特性が安定して得られるが、比抵抗が大
きいという欠点がある。そこで、図３（ｂ）に示すよう
に、ショットキー金属膜３３上に導電性のよいＡｕから
なる導電性金属膜３５を約４０００〜６０００Åの膜厚
に被着する。この時、金属間の密着性とバリア性を上げ
るため、通常ＴｉＮ（窒化チタン）とＰｔ（白金）が導
電性金属膜３５の下層部分に形成される。
膜またはＭｏ膜は耐熱性、耐薬品性に優れており、良好
なショットキー特性が安定して得られるが、比抵抗が大
きいという欠点がある。そこで、図３（ｂ）に示すよう
に、ショットキー金属膜３３上に導電性のよいＡｕから
なる導電性金属膜３５を約４０００〜６０００Åの膜厚
に被着する。この時、金属間の密着性とバリア性を上げ
るため、通常ＴｉＮ（窒化チタン）とＰｔ（白金）が導
電性金属膜３５の下層部分に形成される。
【０００６】しかる後、図３（ｃ）に示すように、フォ
トレジスト膜３４をマスクにしてゲート電極としての導
電性金属膜３５とショットキー金属膜３３を選択的にエ
ッチングし、次いでシリコン酸化膜３２をフッ酸等で除
去することによりＴ型ゲート電極を形成する。
トレジスト膜３４をマスクにしてゲート電極としての導
電性金属膜３５とショットキー金属膜３３を選択的にエ
ッチングし、次いでシリコン酸化膜３２をフッ酸等で除
去することによりＴ型ゲート電極を形成する。
【０００７】図４は、特開平４−３２９６４４号公報に
て開示された、Ｔ型ゲート電極の形成方法の第２の従来
例を示す工程順断面図である。まず、図４（ａ）に示さ
れるように、ＧａＡｓ基板４１上にＣＶＤ法で厚さ約５
０００Åのシリコン酸化膜４２を形成する。この時、原
料ガスのシランと酸素の流量比を成長開始時には、シラ
ン：酸素＝２：１とし、成長させるにしたがって、シラ
ンガスの流量を減少させ、成長終了時の流量比は、シラ
ン：酸素＝１：２とする。
て開示された、Ｔ型ゲート電極の形成方法の第２の従来
例を示す工程順断面図である。まず、図４（ａ）に示さ
れるように、ＧａＡｓ基板４１上にＣＶＤ法で厚さ約５
０００Åのシリコン酸化膜４２を形成する。この時、原
料ガスのシランと酸素の流量比を成長開始時には、シラ
ン：酸素＝２：１とし、成長させるにしたがって、シラ
ンガスの流量を減少させ、成長終了時の流量比は、シラ
ン：酸素＝１：２とする。
【０００８】その上で、このシリコン酸化膜４２上に形
成したレジスト４４ａをマスクにして異方性ドライエッ
チングとバッファードフッ酸によるウェットエッチング
とを併用してシリコン酸化膜４２をエッチングし、ゲー
ト電極形成位置に窓を開口する。この時シリコン酸化膜
４２のバッファードフッ酸に対するエッチングレートは
シリコン酸化膜４２の上層部に行くほどエッチングレー
トは大きくなっているので、開口部はテーパー状に形成
される。
成したレジスト４４ａをマスクにして異方性ドライエッ
チングとバッファードフッ酸によるウェットエッチング
とを併用してシリコン酸化膜４２をエッチングし、ゲー
ト電極形成位置に窓を開口する。この時シリコン酸化膜
４２のバッファードフッ酸に対するエッチングレートは
シリコン酸化膜４２の上層部に行くほどエッチングレー
トは大きくなっているので、開口部はテーパー状に形成
される。
【０００９】次に、図４（ｂ）に示すように、フォトレ
ジスト膜４４ａを除去した後にＷＳｉ膜等からなるショ
ットキー金属膜４３を被着し、続いて、ＴｉＮ、Ｐｔ、
Ａｕをこの順で被着して導電性金属膜４５を形成する。
その後、図４（ｃ）に示すように、フォトレジスト膜４
４ｂをマスクにして前記導電性金属膜４５およびショッ
トキー金属膜４３をイオンミリングまたは反応性イオン
エッチングで選択的にエッチングし、さらにシリコン酸
化膜４２をバッファードフッ酸で除去する。この第２の
従来例によれば、開口部内の導電性金属膜４５の埋め込
み性を改善することができる。
ジスト膜４４ａを除去した後にＷＳｉ膜等からなるショ
ットキー金属膜４３を被着し、続いて、ＴｉＮ、Ｐｔ、
Ａｕをこの順で被着して導電性金属膜４５を形成する。
その後、図４（ｃ）に示すように、フォトレジスト膜４
４ｂをマスクにして前記導電性金属膜４５およびショッ
トキー金属膜４３をイオンミリングまたは反応性イオン
エッチングで選択的にエッチングし、さらにシリコン酸
化膜４２をバッファードフッ酸で除去する。この第２の
従来例によれば、開口部内の導電性金属膜４５の埋め込
み性を改善することができる。
【００１０】図５は、特開平４−１５８５３３号公報に
て開示された、Ｔ型ゲート電極の形成方法の第３の従来
例を示す工程順断面図である。まず、図５（ａ）に示さ
れるように、ＧａＡｓ基板５１上にＣＶＤ法でシリコン
窒化膜５２を形成した後、その上にフォトレジスト膜４
４を形成しこれをマスクに反応性イオンエッチング等に
よりシリコン窒化膜４２をエッチングする。
て開示された、Ｔ型ゲート電極の形成方法の第３の従来
例を示す工程順断面図である。まず、図５（ａ）に示さ
れるように、ＧａＡｓ基板５１上にＣＶＤ法でシリコン
窒化膜５２を形成した後、その上にフォトレジスト膜４
４を形成しこれをマスクに反応性イオンエッチング等に
よりシリコン窒化膜４２をエッチングする。
【００１１】次に、図５（ｂ）に示すように、ウェット
エッチングによりリセスを形成した後、全面にショット
キー金属膜５３を蒸着する。次に、図５（ｃ）に示すよ
うに、プラズマエッチング法などによりシリコン窒化膜
５２のサイドエッチングを行う。しかる後、リフトオフ
を行って不要なショットキー金属膜５３を除去する。次
に、ＣＶＤ法などによりシリコン酸化膜（図示しない）
を形成し、エッチバック法などによりショットキー金属
膜５３の頭出しを行った後、導電性金属膜（図示しな
い）を形成する。この方法によれば、安定して低抵抗の
Ｔ型ゲート電極を形成できるものとされる。
エッチングによりリセスを形成した後、全面にショット
キー金属膜５３を蒸着する。次に、図５（ｃ）に示すよ
うに、プラズマエッチング法などによりシリコン窒化膜
５２のサイドエッチングを行う。しかる後、リフトオフ
を行って不要なショットキー金属膜５３を除去する。次
に、ＣＶＤ法などによりシリコン酸化膜（図示しない）
を形成し、エッチバック法などによりショットキー金属
膜５３の頭出しを行った後、導電性金属膜（図示しな
い）を形成する。この方法によれば、安定して低抵抗の
Ｔ型ゲート電極を形成できるものとされる。
【００１２】図６は、特開平４−１４４２４３号公報に
て開示された、Ｔ型ゲート電極の形成方法の第４の従来
例を示す工程順断面図である。まず、図６（ａ）に示さ
れるように、オーミック金属膜６６の形成されたＧａＡ
ｓ基板６１上に、ゲート形成部に開口を有するフォトレ
ジスト膜６４ａを形成し、これをマスクにリセスを形成
し、その後、ショットキー金属膜６３を蒸着する。
て開示された、Ｔ型ゲート電極の形成方法の第４の従来
例を示す工程順断面図である。まず、図６（ａ）に示さ
れるように、オーミック金属膜６６の形成されたＧａＡ
ｓ基板６１上に、ゲート形成部に開口を有するフォトレ
ジスト膜６４ａを形成し、これをマスクにリセスを形成
し、その後、ショットキー金属膜６３を蒸着する。
【００１３】次に、図６（ｂ）に示すように、フォトレ
ジスト膜６４ｂを塗布し、アッシングによって、リセス
部のショットキー金属膜の頭出しを行った後、めっき下
地金属膜６５ａを形成し、ゲート形成領域に開口を有す
るフォトレジスト膜６４ｃを形成する。続いて、図６
（ｃ）に示すように、めっき金属膜６５ｂを形成し、イ
オンミリングにより不要の金属膜を除去する。その後、
フォトレジスト膜６４ａ、６４ｂを除去する。
ジスト膜６４ｂを塗布し、アッシングによって、リセス
部のショットキー金属膜の頭出しを行った後、めっき下
地金属膜６５ａを形成し、ゲート形成領域に開口を有す
るフォトレジスト膜６４ｃを形成する。続いて、図６
（ｃ）に示すように、めっき金属膜６５ｂを形成し、イ
オンミリングにより不要の金属膜を除去する。その後、
フォトレジスト膜６４ａ、６４ｂを除去する。
【００１４】
【発明が解決しようとする課題】上述した従来のゲート
電極の形成方法では、次のような問題点があった。ま
ず、第１の従来例によるＴ型ゲート電極形成方法では、
ゲート長が短くなればなるほどシリコン酸化膜の開口幅
と膜厚との比、すなわちアスペクト比が大きくなり、こ
のため図３（ｂ）に示すように、シリコン酸化膜２の開
口部内への導電性金属膜５の埋め込み性が劣化してゲー
ト電極内部に空間部Ｘが生じ、その結果、ゲート抵抗が
十分に低減できないばかりでなく、電極膜が局部的に極
端に薄くなったり、また空間部内にガスや薬品が残った
りして信頼性が低下するという大きな問題があった。
電極の形成方法では、次のような問題点があった。ま
ず、第１の従来例によるＴ型ゲート電極形成方法では、
ゲート長が短くなればなるほどシリコン酸化膜の開口幅
と膜厚との比、すなわちアスペクト比が大きくなり、こ
のため図３（ｂ）に示すように、シリコン酸化膜２の開
口部内への導電性金属膜５の埋め込み性が劣化してゲー
ト電極内部に空間部Ｘが生じ、その結果、ゲート抵抗が
十分に低減できないばかりでなく、電極膜が局部的に極
端に薄くなったり、また空間部内にガスや薬品が残った
りして信頼性が低下するという大きな問題があった。
【００１５】また、第２の従来例の電極形成方法では、
ウェットエッチングを用いるため、ゲート長が０．３μ
ｍ程度の微細化に対応した制御性が得られないという問
題が生じる。
ウェットエッチングを用いるため、ゲート長が０．３μ
ｍ程度の微細化に対応した制御性が得られないという問
題が生じる。
【００１６】また、第３の従来例の電極形成方法では、
図５（ｃ）に示すように、プラズマエッチング法により
シリコン窒化膜５２をサイドエッチングするため、リセ
ス内にプラズマダメージによりＧａＡｓ基板５１表面の
キャリア濃度の低下やＧａＡｓ結晶への欠陥導入が起こ
り、その結果、特性劣化や信頼性の低下を招くという欠
点があった。
図５（ｃ）に示すように、プラズマエッチング法により
シリコン窒化膜５２をサイドエッチングするため、リセ
ス内にプラズマダメージによりＧａＡｓ基板５１表面の
キャリア濃度の低下やＧａＡｓ結晶への欠陥導入が起こ
り、その結果、特性劣化や信頼性の低下を招くという欠
点があった。
【００１７】また、第３の従来例では、リフトオフ法を
用いているため、シリコン窒化膜５２、フォトレジスト
膜５４を厚く形成する必要があり、そのため、これらの
膜に形成される開口の寸法ばらつきが大きくなる。さら
に、リフトオフ法では、開口パターン通りのゲート電極
を形成するものではないのでゲート電極の形状にばらつ
きが生じる。そのため、ゲート電極を再現性よくかつ高
精度に形成することが困難となる。さらに、リフトオフ
法を採用する場合、レジスト膜５４上の金属膜５３が開
口部でオーバーハングするため、ショットキー金属膜が
上部で薄く（水平方向に見て）なり、その結果ゲート抵
抗が増大するという欠点があった。この点については、
リフトオフ法を用いない第４の従来例についても同様で
ある。
用いているため、シリコン窒化膜５２、フォトレジスト
膜５４を厚く形成する必要があり、そのため、これらの
膜に形成される開口の寸法ばらつきが大きくなる。さら
に、リフトオフ法では、開口パターン通りのゲート電極
を形成するものではないのでゲート電極の形状にばらつ
きが生じる。そのため、ゲート電極を再現性よくかつ高
精度に形成することが困難となる。さらに、リフトオフ
法を採用する場合、レジスト膜５４上の金属膜５３が開
口部でオーバーハングするため、ショットキー金属膜が
上部で薄く（水平方向に見て）なり、その結果ゲート抵
抗が増大するという欠点があった。この点については、
リフトオフ法を用いない第４の従来例についても同様で
ある。
【００１８】したがって、本発明の解決すべき課題は、
第１に、ゲート長の短縮化を図りつつゲート抵抗の低減
化を実現することであり、第２に、微細化されたゲート
電極を高い精度で再現性よく製造しうるようにすること
であり、第３に、半導体装置を信頼性高く高歩留りで製
造しうるようにすることである。
第１に、ゲート長の短縮化を図りつつゲート抵抗の低減
化を実現することであり、第２に、微細化されたゲート
電極を高い精度で再現性よく製造しうるようにすること
であり、第３に、半導体装置を信頼性高く高歩留りで製
造しうるようにすることである。
【００１９】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、（１）半導体基板上に第１の絶縁膜を形成し、該第１の
絶縁膜に第１の開口を形成する工程と、 （２）全面に前記半導体基板とショットキー接合を形成
する金属膜を全面に被着し、前記金属膜を前記第１の開
口部およびその周辺部に残すようにパターニングして概
略Ｔ字形状の第１のＴ型ゲート電極を形成する工程と、 （３）全面に第２の絶縁膜を形成し、該第２の絶縁膜に
前記第１のＴ型ゲート電極の上表面部分を完全に露出さ
せる第２の開口を形成する工程と、 （４）全面に導電性金属膜を被着し、前記導電性金属膜
を前記第２の開口部およびその周辺部に残すようにパタ
ーニングして概略Ｔ字形状の第２のＴ型ゲート電極を形
成する工程と、を含むことを特徴とする半導体装置の製
造方法、 が提供される。
め、本発明によれば、（１）半導体基板上に第１の絶縁膜を形成し、該第１の
絶縁膜に第１の開口を形成する工程と、 （２）全面に前記半導体基板とショットキー接合を形成
する金属膜を全面に被着し、前記金属膜を前記第１の開
口部およびその周辺部に残すようにパターニングして概
略Ｔ字形状の第１のＴ型ゲート電極を形成する工程と、 （３）全面に第２の絶縁膜を形成し、該第２の絶縁膜に
前記第１のＴ型ゲート電極の上表面部分を完全に露出さ
せる第２の開口を形成する工程と、 （４）全面に導電性金属膜を被着し、前記導電性金属膜
を前記第２の開口部およびその周辺部に残すようにパタ
ーニングして概略Ｔ字形状の第２のＴ型ゲート電極を形
成する工程と、を含むことを特徴とする半導体装置の製
造方法、 が提供される。
【００２０】そして、好ましくは、前記第（４）の工程
で形成される導電性金属膜は、めっき下地金属膜とめっ
き金属膜とから構成される。
で形成される導電性金属膜は、めっき下地金属膜とめっ
き金属膜とから構成される。
【００２１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の製造
方法を説明するための工程順断面図である。まず、図１
（ａ）に示すように、ＧａＡｓ基板１１上にＣＶＤ法で
厚さ約１５００Åのシリコン酸化膜１２ａを形成し、幅
が約０．３μｍの開口を有するフォトレジスト膜（図示
しない）を形成しこれをマスクにしてゲート長を規定す
る第１の開口部を形成する。その後、全面に高融点金属
シリサイド（ＷＳｉｘ）膜（ｘ＝１．０〜０．１５）を
スパッタ法で約２０００Åの膜厚に被着してショットキ
ー金属膜１３を形成し、続いて、幅が約０．６μｍのフ
ォトレジスト膜１４ａを形成する。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の製造
方法を説明するための工程順断面図である。まず、図１
（ａ）に示すように、ＧａＡｓ基板１１上にＣＶＤ法で
厚さ約１５００Åのシリコン酸化膜１２ａを形成し、幅
が約０．３μｍの開口を有するフォトレジスト膜（図示
しない）を形成しこれをマスクにしてゲート長を規定す
る第１の開口部を形成する。その後、全面に高融点金属
シリサイド（ＷＳｉｘ）膜（ｘ＝１．０〜０．１５）を
スパッタ法で約２０００Åの膜厚に被着してショットキ
ー金属膜１３を形成し、続いて、幅が約０．６μｍのフ
ォトレジスト膜１４ａを形成する。
【００２２】次に、図１（ｂ）に示すように、フォトレ
ジスト膜１４ａをマスクにしてＷＳｉ膜を選択的にエッ
チングする。エッチングは反応性イオンエッチングまた
はＥＣＲ（Electron Cycrotron Resonance）によるドラ
イエッチング法を用い、エッチングガスとしてはＳＦ
6 、ＣＦ4 ガスなどが適当である。フォトレジスト膜１
４ａを除去した後、ＣＶＤ法によりシリコン酸化膜１２
ｂを約４０００Åの膜厚に形成する。続いて、幅が１．
０μｍの開口を有するフォトレジスト膜１４ｂを形成
し、反応性イオンエッチングまたはＥＣＲによるドライ
エッチングにより、ＷＳｉ膜が現れるまでシリコン酸化
膜１２ｂをエッチングして第２の開口部を形成する。エ
ッチングガスはＣＨＦ3 ＋Ｏ2 ガスまたはＣＦ4 ＋Ｈ2
などが適当である。
ジスト膜１４ａをマスクにしてＷＳｉ膜を選択的にエッ
チングする。エッチングは反応性イオンエッチングまた
はＥＣＲ（Electron Cycrotron Resonance）によるドラ
イエッチング法を用い、エッチングガスとしてはＳＦ
6 、ＣＦ4 ガスなどが適当である。フォトレジスト膜１
４ａを除去した後、ＣＶＤ法によりシリコン酸化膜１２
ｂを約４０００Åの膜厚に形成する。続いて、幅が１．
０μｍの開口を有するフォトレジスト膜１４ｂを形成
し、反応性イオンエッチングまたはＥＣＲによるドライ
エッチングにより、ＷＳｉ膜が現れるまでシリコン酸化
膜１２ｂをエッチングして第２の開口部を形成する。エ
ッチングガスはＣＨＦ3 ＋Ｏ2 ガスまたはＣＦ4 ＋Ｈ2
などが適当である。
【００２３】フォトレジスト膜１４ｂを除去した後、ス
パッタ法により、厚さ約１０００ÅのＴｉＮ、厚さ約２
００ÅのＰｔ、厚さ約４０００ÅのＡｕをこの順で被着
して、図１（ｃ）に示すように、導電性金属膜１５を形
成する。その後、図１（ｄ）に示すように、第２の開口
部を含む部分の導電性金属膜１５をフォトレジスト膜
（図示しない）にてマスクし、イオンミリングまたは反
応性イオンエッチングを行って第２の開口部以外の導電
性金属膜１５を選択的に除去する。その後、オーミック
電極形成領域を開口するためのレジストパターン（図示
しない）を形成しこれをマスクにしてシリコン酸化膜１
２ｂと１２ａをエッチングする。その後、Ｎｉ／ＡｕＧ
ｅ金属膜を蒸着しこれをリフトオフ法によりパターニン
グして、オーミック電極１６（ソース電極、ドレイン電
極）を形成する。
パッタ法により、厚さ約１０００ÅのＴｉＮ、厚さ約２
００ÅのＰｔ、厚さ約４０００ÅのＡｕをこの順で被着
して、図１（ｃ）に示すように、導電性金属膜１５を形
成する。その後、図１（ｄ）に示すように、第２の開口
部を含む部分の導電性金属膜１５をフォトレジスト膜
（図示しない）にてマスクし、イオンミリングまたは反
応性イオンエッチングを行って第２の開口部以外の導電
性金属膜１５を選択的に除去する。その後、オーミック
電極形成領域を開口するためのレジストパターン（図示
しない）を形成しこれをマスクにしてシリコン酸化膜１
２ｂと１２ａをエッチングする。その後、Ｎｉ／ＡｕＧ
ｅ金属膜を蒸着しこれをリフトオフ法によりパターニン
グして、オーミック電極１６（ソース電極、ドレイン電
極）を形成する。
【００２４】本実施例では、第１の開口部のアスペクト
比（シリコン酸化膜厚／開口幅）は０．５（＝１５００
Å／３０００Å）、第２の開口部のアスペクト比は０．
４（＝４０００Å／１μｍ）であり、これは従来例（例
えば第１の従来例のアスペクト比は約１．６７）と比較
して小さくなっている。したがって、開口部内での空間
部（ボイド）の発生を防止することができる。また、ゲ
ート長を規定する第１の開口部のアスペクト比が低下し
たことにより、その形状を高精度に加工することが可能
になる。さらに、本発明では、ゲート電極の形成にリフ
トオフ法を使用していないことおよび上記したように第
１の開口を高精度に形成できることによりゲート長のば
らつきを小さく抑えることが可能になる。また、本実施
例によれば、第１の開口部と第２の開口部のアスペクト
比を適宜設定することにより、ゲート容量の増加を抑え
つつ埋め込み性を改善してゲート抵抗の低減化を実現で
きる。
比（シリコン酸化膜厚／開口幅）は０．５（＝１５００
Å／３０００Å）、第２の開口部のアスペクト比は０．
４（＝４０００Å／１μｍ）であり、これは従来例（例
えば第１の従来例のアスペクト比は約１．６７）と比較
して小さくなっている。したがって、開口部内での空間
部（ボイド）の発生を防止することができる。また、ゲ
ート長を規定する第１の開口部のアスペクト比が低下し
たことにより、その形状を高精度に加工することが可能
になる。さらに、本発明では、ゲート電極の形成にリフ
トオフ法を使用していないことおよび上記したように第
１の開口を高精度に形成できることによりゲート長のば
らつきを小さく抑えることが可能になる。また、本実施
例によれば、第１の開口部と第２の開口部のアスペクト
比を適宜設定することにより、ゲート容量の増加を抑え
つつ埋め込み性を改善してゲート抵抗の低減化を実現で
きる。
【００２５】［第２の実施例］図２は、本発明の第２の
実施例の製造方法を説明するための工程順断面図であ
る。まず、図２（ａ）に示すように、ＧａＡｓ基板２１
上にＣＶＤ法により厚さ約２０００Åのシリコン酸化膜
２２ａを形成し、その上に幅が０．３μｍの開口を有す
るフォトレジスト膜（図示しない）を形成しこれをマス
クにしてドライエッチングによりシリコン酸化膜２２ａ
に第１の開口部を形成する。しかる後、蒸着法によりＭ
ｏを全面に被着してショットキー金属膜２３を形成し、
その上に幅０．６μｍのフォトレジスト膜２４ａを形成
する。
実施例の製造方法を説明するための工程順断面図であ
る。まず、図２（ａ）に示すように、ＧａＡｓ基板２１
上にＣＶＤ法により厚さ約２０００Åのシリコン酸化膜
２２ａを形成し、その上に幅が０．３μｍの開口を有す
るフォトレジスト膜（図示しない）を形成しこれをマス
クにしてドライエッチングによりシリコン酸化膜２２ａ
に第１の開口部を形成する。しかる後、蒸着法によりＭ
ｏを全面に被着してショットキー金属膜２３を形成し、
その上に幅０．６μｍのフォトレジスト膜２４ａを形成
する。
【００２６】次に、図２（ｂ）に示すように、フォトレ
ジスト膜２４ａをマスクにしてショットキー金属膜２３
を選択的にエッチングする。エッチング条件は第１の実
施例の場合と同様である。フォトレジストを除去した
後、ＣＶＤ法などにより厚さ約８０００Åのシリコン酸
化膜２２ｂを形成し、その上に幅が１．２μｍの開口を
有するフォトレジスト膜２４ｂを形成する。これをマス
クに反応性イオンエッチング法またはＥＣＲ法による異
方性エッチングによりショットキー金属膜２３が現れる
までシリコン酸化膜２２ｂをエッチングし、第２の開口
部を形成する。
ジスト膜２４ａをマスクにしてショットキー金属膜２３
を選択的にエッチングする。エッチング条件は第１の実
施例の場合と同様である。フォトレジストを除去した
後、ＣＶＤ法などにより厚さ約８０００Åのシリコン酸
化膜２２ｂを形成し、その上に幅が１．２μｍの開口を
有するフォトレジスト膜２４ｂを形成する。これをマス
クに反応性イオンエッチング法またはＥＣＲ法による異
方性エッチングによりショットキー金属膜２３が現れる
までシリコン酸化膜２２ｂをエッチングし、第２の開口
部を形成する。
【００２７】次に、図２（ｃ）に示すように、スパッタ
法によりＴｉＮを約１０００Åの膜厚に、Ｐｔを約３０
０Åの膜厚に順次被着してめっき下地金属膜２５ａを形
成し、続いて全面にＡｕをめっきしてめっき金属膜２５
ｂを形成する。この時のＡｕめっき層の膜厚は第２の開
口部が埋め込まれるように約７０００Å〜９０００Å程
度が適当である。
法によりＴｉＮを約１０００Åの膜厚に、Ｐｔを約３０
０Åの膜厚に順次被着してめっき下地金属膜２５ａを形
成し、続いて全面にＡｕをめっきしてめっき金属膜２５
ｂを形成する。この時のＡｕめっき層の膜厚は第２の開
口部が埋め込まれるように約７０００Å〜９０００Å程
度が適当である。
【００２８】次に、図２（ｄ）に示すように、幅１．６
μｍのフォトレジスト膜２４ｃを形成しこれをマスクに
してイオンミリングおよび反応性イオンエッチング法に
よりめっき金属膜２５ｂおよびめっき下地金属膜２５ａ
を選択的に除去し、続いて、バッファードフッ酸を用い
てシリコン酸化膜２２ａ、２２ｂをエッチング除去す
る。
μｍのフォトレジスト膜２４ｃを形成しこれをマスクに
してイオンミリングおよび反応性イオンエッチング法に
よりめっき金属膜２５ｂおよびめっき下地金属膜２５ａ
を選択的に除去し、続いて、バッファードフッ酸を用い
てシリコン酸化膜２２ａ、２２ｂをエッチング除去す
る。
【００２９】この第２の実施例では、ショットキーゲー
ト電極を蒸着法により被着しているのでスパッタ法によ
り形成する場合に比べてＧａＡｓ基板２１に与える損傷
が小さくすることができる。また、めっき法を用いてい
るので、第２の開口部をＡｕめっき層により完全に埋め
込むことができ、ゲート抵抗をさらに小さくでき特性を
より向上させることができる。
ト電極を蒸着法により被着しているのでスパッタ法によ
り形成する場合に比べてＧａＡｓ基板２１に与える損傷
が小さくすることができる。また、めっき法を用いてい
るので、第２の開口部をＡｕめっき層により完全に埋め
込むことができ、ゲート抵抗をさらに小さくでき特性を
より向上させることができる。
【００３０】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、ゲート電極の
形状を規定する絶縁膜としてシリコン酸化膜を用いてい
たがこれに代えシリコン窒化膜等の他の絶縁膜を用いる
ことができる。また、実施例では、ゲート電極を２段重
ねの構造としていたが、３段重ね以上の電極構造とする
こともできる。また、実施例ではＧａＡｓ基板を用いた
ＭＥＳＦＥＴについて説明したが、本発明はＩｎＰ基板
等他の半導体基板を用いたものにも、またリセス部を有
するＭＥＳＦＥＴにも適用が可能であり、さらにディス
クリートな部品のみならずＭＥＳＦＥＴを含む集積回路
にも適用が可能である。
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、ゲート電極の
形状を規定する絶縁膜としてシリコン酸化膜を用いてい
たがこれに代えシリコン窒化膜等の他の絶縁膜を用いる
ことができる。また、実施例では、ゲート電極を２段重
ねの構造としていたが、３段重ね以上の電極構造とする
こともできる。また、実施例ではＧａＡｓ基板を用いた
ＭＥＳＦＥＴについて説明したが、本発明はＩｎＰ基板
等他の半導体基板を用いたものにも、またリセス部を有
するＭＥＳＦＥＴにも適用が可能であり、さらにディス
クリートな部品のみならずＭＥＳＦＥＴを含む集積回路
にも適用が可能である。
【００３１】
【発明の効果】以上説明したように、本発明は、ＭＥＳ
ＦＥＴのゲート電極を、垂直部のアスペクト比の小さい
第１のＴ型ゲート電極と、その上に形成された、垂直部
のアスペクト比の小さい第２のＴ型ゲート電極とにより
構成したものであるので、以下の効果を奏することがで
きる。 （ａ）ゲート電極中の空間部が形成されることがなく、
またショットキー金属膜が上部で膜厚（水平方向の）が
薄くなることがないので、ゲート抵抗を低減化させるこ
とができる。また、空間部が形成されないようになった
ことによりガス・薬品などが取り込まれることがなくな
り、製品の信頼性が向上する。 （ｂ）ゲート電極長を規定する第１の開口のアスペクト
比が低く抑えられたことにより、第１の開口の加工精度
が向上する。そして、ゲート電極をリフトオフ法を用い
ることなく形成しているため、第１の開口形状通りのゲ
ート電極を形成することができるようになり、高精度で
ばらつきの少ないゲート電極の形成が可能になる。
ＦＥＴのゲート電極を、垂直部のアスペクト比の小さい
第１のＴ型ゲート電極と、その上に形成された、垂直部
のアスペクト比の小さい第２のＴ型ゲート電極とにより
構成したものであるので、以下の効果を奏することがで
きる。 （ａ）ゲート電極中の空間部が形成されることがなく、
またショットキー金属膜が上部で膜厚（水平方向の）が
薄くなることがないので、ゲート抵抗を低減化させるこ
とができる。また、空間部が形成されないようになった
ことによりガス・薬品などが取り込まれることがなくな
り、製品の信頼性が向上する。 （ｂ）ゲート電極長を規定する第１の開口のアスペクト
比が低く抑えられたことにより、第１の開口の加工精度
が向上する。そして、ゲート電極をリフトオフ法を用い
ることなく形成しているため、第１の開口形状通りのゲ
ート電極を形成することができるようになり、高精度で
ばらつきの少ないゲート電極の形成が可能になる。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図２】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図３】第１の従来例の製造方法を説明するための工程
順断面図。
順断面図。
【図４】第２の従来例の製造方法を説明するための工程
順断面図。
順断面図。
【図５】第３の従来例の製造方法を説明するための工程
順断面図。
順断面図。
【図６】第４の従来例の製造方法を説明するための工程
順断面図。
順断面図。
１１、２１、３１、４１、５１、６１ ＧａＡｓ基板 １２ａ、１２ｂ、２２ａ、２２ｂ、３２、４２ シリコ
ン酸化膜 ５２ シリコン窒化膜 １３、２３、３３、４３、５３、６３ ショットキー金
属膜 １４ａ、１４ｂ、２４ａ〜２４ｃ、３４、４４ａ、４４
ｂ、５４、６４ａ〜６４ｃ フォトレジスト膜 １５、３５、４５ 導電性金属膜 ２５ａ、６５ａ めっき下地金属膜 ２５ｂ、６５ｂ めっき金属膜 １６、６６ オーミック金属膜
ン酸化膜 ５２ シリコン窒化膜 １３、２３、３３、４３、５３、６３ ショットキー金
属膜 １４ａ、１４ｂ、２４ａ〜２４ｃ、３４、４４ａ、４４
ｂ、５４、６４ａ〜６４ｃ フォトレジスト膜 １５、３５、４５ 導電性金属膜 ２５ａ、６５ａ めっき下地金属膜 ２５ｂ、６５ｂ めっき金属膜 １６、６６ オーミック金属膜
Claims (2)
- 【請求項１】 （１）半導体基板上に第１の絶縁膜を形
成し、該第１の絶縁膜に第１の開口を形成する工程と、 （２）全面に前記半導体基板とショットキー接合を形成
する金属膜を全面に被着し、前記金属膜を前記第１の開
口部およびその周辺部に残すようにパターニングして概
略Ｔ字形状の第１のＴ型ゲート電極を形成する工程と、 （３）全面に第２の絶縁膜を形成し、該第２の絶縁膜に
前記第１のＴ型ゲート電極の上表面部分を完全に露出さ
せる第２の開口を形成する工程と、 （４）全面に導電性金属膜を被着し、前記導電性金属膜
を前記第２の開口部およびその周辺部に残すようにパタ
ーニングして概略Ｔ字形状の第２のＴ型ゲート電極を形
成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第（４）の工程で形成される導電性
金属膜が、めっき下地金属膜とめっき金属膜とから構成
されていることを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6177733A JP2658884B2 (ja) | 1994-07-07 | 1994-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6177733A JP2658884B2 (ja) | 1994-07-07 | 1994-07-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0822997A JPH0822997A (ja) | 1996-01-23 |
| JP2658884B2 true JP2658884B2 (ja) | 1997-09-30 |
Family
ID=16036176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6177733A Expired - Fee Related JP2658884B2 (ja) | 1994-07-07 | 1994-07-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658884B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5678341B2 (ja) * | 2013-08-23 | 2015-03-04 | 株式会社レーザーシステム | ショットキーバリアダイオード、ショットキーバリアダイオードの製造方法、電力伝送システムおよび電源線用無線接続コネクタ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459940A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Manufacture of semiconductor device |
| JPH04144243A (ja) * | 1990-10-05 | 1992-05-18 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH04186618A (ja) * | 1990-11-16 | 1992-07-03 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0521470A (ja) * | 1991-07-12 | 1993-01-29 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPH0653241A (ja) * | 1992-08-03 | 1994-02-25 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH06168962A (ja) * | 1992-08-19 | 1994-06-14 | Mitsubishi Electric Corp | 電界効果型半導体装置及びその製造方法 |
| JP2924503B2 (ja) * | 1992-10-16 | 1999-07-26 | 日本電気株式会社 | 半導体装置のゲート電極形成方法 |
-
1994
- 1994-07-07 JP JP6177733A patent/JP2658884B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0822997A (ja) | 1996-01-23 |
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