JP3170834B2 - 接続孔形成方法 - Google Patents
接続孔形成方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置のコンタク
トホールあるいはビアホール（以下、単に接続孔ともい
う）の形成方法に関する。
トホールあるいはビアホール（以下、単に接続孔ともい
う）の形成方法に関する。
【０００２】
【従来の技術】近年、０．３５ミクロンレベル以下のデ
ザインルールによる半導体装置の製造技術の確立が進め
られている。このような半導体装置においては、トラン
ジスタのソース／ドレイン領域の接合深さが更に浅くな
るために種々の問題が生じているが、その１つにソース
／ドレイン領域のシート抵抗の増大が挙げられる。
ザインルールによる半導体装置の製造技術の確立が進め
られている。このような半導体装置においては、トラン
ジスタのソース／ドレイン領域の接合深さが更に浅くな
るために種々の問題が生じているが、その１つにソース
／ドレイン領域のシート抵抗の増大が挙げられる。
【０００３】ソース／ドレイン領域を配線として用い
る、例えばＡＳＩＣ等の半導体装置では、ソース／ドレ
イン領域における配線抵抗を低抵抗化する必要がある。
ソース／ドレイン領域におけるシート抵抗の増大及びコ
ンタクト抵抗の増大に対処するために、ゲートアレイ等
においては接続孔を多数開口して、接続孔の内部に堆積
させた金属配線材料とソース／ドレイン領域との接触面
積を大きくし、これらの抵抗値を低く抑える方法が採ら
れている。
る、例えばＡＳＩＣ等の半導体装置では、ソース／ドレ
イン領域における配線抵抗を低抵抗化する必要がある。
ソース／ドレイン領域におけるシート抵抗の増大及びコ
ンタクト抵抗の増大に対処するために、ゲートアレイ等
においては接続孔を多数開口して、接続孔の内部に堆積
させた金属配線材料とソース／ドレイン領域との接触面
積を大きくし、これらの抵抗値を低く抑える方法が採ら
れている。
【０００４】しかしながら、このような方法は半導体素
子の微細化を妨げる結果となる。そのため、ソース／ド
レイン領域に選択的にシリサイドを形成する所謂サリサ
イド（SALICIDE, Self-Aligned-Silicide）化プロセス
の研究が盛んに行われている。例えば「Characterizati
on and Implementation of Self-Aligned TiSi2 in Sub
micrometer CMOS Technology」, N. S. Parekh, et al,
IEEE Transactions on Electron Device, Vol 38, No.
1 January, 1991 を参照のこと。サリサイド化に用い
られるシリサイドとしては、シリサイド中最も抵抗率の
低いＴｉＳｉ2が有望と考えられている。
子の微細化を妨げる結果となる。そのため、ソース／ド
レイン領域に選択的にシリサイドを形成する所謂サリサ
イド（SALICIDE, Self-Aligned-Silicide）化プロセス
の研究が盛んに行われている。例えば「Characterizati
on and Implementation of Self-Aligned TiSi2 in Sub
micrometer CMOS Technology」, N. S. Parekh, et al,
IEEE Transactions on Electron Device, Vol 38, No.
1 January, 1991 を参照のこと。サリサイド化に用い
られるシリサイドとしては、シリサイド中最も抵抗率の
低いＴｉＳｉ2が有望と考えられている。
【０００５】チタンシリサイドを用いた従来のサリサイ
ド化プロセスを、半導体素子の模式的な一部断面図であ
る図６及び図７を参照して説明する。
ド化プロセスを、半導体素子の模式的な一部断面図であ
る図６及び図７を参照して説明する。
【０００６】［工程−１０］ 半導体基板１０に素子分離領域１２を形成し、ゲート酸
化処理を行いゲート酸化膜１４を形成する。次いで多結
晶シリコン１６及びタングステンシリサイド（ＷＳ
ｉ2 ）１８を堆積させた後パターニングを行い、多結晶
シリコン１６及びタングステンシリサイド１８の２層構
造から成るゲート電極領域２０を形成する。ゲート電極
領域２０は多結晶シリコン１６のみで形成してもよい。
次にＬＤＤ (Lightly Doped Drain)構造形成のためにイ
オン注入処理を行い、低濃度の浅いソース／ドレイン領
域２２を形成する（図６の（Ａ）参照）。
化処理を行いゲート酸化膜１４を形成する。次いで多結
晶シリコン１６及びタングステンシリサイド（ＷＳ
ｉ2 ）１８を堆積させた後パターニングを行い、多結晶
シリコン１６及びタングステンシリサイド１８の２層構
造から成るゲート電極領域２０を形成する。ゲート電極
領域２０は多結晶シリコン１６のみで形成してもよい。
次にＬＤＤ (Lightly Doped Drain)構造形成のためにイ
オン注入処理を行い、低濃度の浅いソース／ドレイン領
域２２を形成する（図６の（Ａ）参照）。
【０００７】［工程−２０］次に、全面にシリコン酸化
膜を堆積させた後、シリコン酸化膜をエッチバックする
ことにより、ゲート電極領域２０の側部にシリコン酸化
膜から成るサイドウォール２４を形成する。次いで、イ
オン注入処理を行うことでソース／ドレイン領域２２を
形成し、更に活性化アニール処理を行う（図６の（Ｂ）
参照）。
膜を堆積させた後、シリコン酸化膜をエッチバックする
ことにより、ゲート電極領域２０の側部にシリコン酸化
膜から成るサイドウォール２４を形成する。次いで、イ
オン注入処理を行うことでソース／ドレイン領域２２を
形成し、更に活性化アニール処理を行う（図６の（Ｂ）
参照）。
【０００８】［工程−３０］次に、全面にチタン（Ｔ
ｉ）層２６を堆積させる（図６の（Ｃ）参照）。その後
熱処理を施してチタン層２６をチタンシリサイド（Ｔｉ
Ｓｉ2）化し、更に、アンモニア及び過酸化水素の混合
水溶液（アンモニア過水）等でシリサイド化していない
チタンを選択的にエッチングして除去する。これによっ
て、ソース／ドレイン領域２２及びゲート電極領域２０
上にチタンシリサイド層２８が残される（図７の（Ａ）
参照）。
ｉ）層２６を堆積させる（図６の（Ｃ）参照）。その後
熱処理を施してチタン層２６をチタンシリサイド（Ｔｉ
Ｓｉ2）化し、更に、アンモニア及び過酸化水素の混合
水溶液（アンモニア過水）等でシリサイド化していない
チタンを選択的にエッチングして除去する。これによっ
て、ソース／ドレイン領域２２及びゲート電極領域２０
上にチタンシリサイド層２８が残される（図７の（Ａ）
参照）。
【０００９】［工程−４０］その後、全面に層間絶縁層
３２を堆積させ、開口部３４を形成する（図７の（Ｂ）
参照）。これによって、チタンシリサイド層２８の一部
分が露出する。
３２を堆積させ、開口部３４を形成する（図７の（Ｂ）
参照）。これによって、チタンシリサイド層２８の一部
分が露出する。
【００１０】［工程−５０］次いで、金属配線材料を堆
積させ、金属配線層（例えば、Ａｌ−１％Ｓｉ／ＴｉＯ
Ｎ／Ｔｉ構造）を形成する。その後、レジストパターニ
ングを行い、ドライエッチングを行うことによって、金
属配線部を形成する（図７の（Ｃ）参照）。尚、図７の
（Ｃ）において、３６はＴｉＯＮ／Ｔｉ層、３８はＡｌ
−１％Ｓｉ層である。こうして、開口部３４内に金属配
線材料が堆積された接続孔が完成する。
積させ、金属配線層（例えば、Ａｌ−１％Ｓｉ／ＴｉＯ
Ｎ／Ｔｉ構造）を形成する。その後、レジストパターニ
ングを行い、ドライエッチングを行うことによって、金
属配線部を形成する（図７の（Ｃ）参照）。尚、図７の
（Ｃ）において、３６はＴｉＯＮ／Ｔｉ層、３８はＡｌ
−１％Ｓｉ層である。こうして、開口部３４内に金属配
線材料が堆積された接続孔が完成する。
【００１１】
【発明が解決しようとする課題】このような従来のサリ
サイド化プロセスで作成した半導体装置のコンタクト特
性を調べると、図８に示すように、Ｉ−Ｖ特性は直線性
を有しておらず、良好なオーミックコンタクトが形成さ
れていないことが判る。形成されたチタンシリサイド層
をＡＥＳ (Auger Electron Spectroscopy)によって深さ
方向に分析すると、図９に示すように、安定したチタン
シリサイド相が存在するが、チタンシリサイド層の最表
面には、ＴｉＯx 系やＳｉ−Ｏx 系の薄い酸化膜が形成
されている。この他にも、開口部のエッチング工程で採
用するフッ素系ガスに起因するフッ化物（ＴｉＦ3 等）
がチタンシリサイド層表面に形成されている。半導体装
置のＩ−Ｖ特性が直線性を示さない原因は、このＴｉＯ
x 系やＳｉ−Ｏx 系の酸化膜や、ＴｉＦ3 等のフッ化物
が介在することにより、電気的コンタクト特性を悪化さ
せていることにある。図７の（Ａ）〜（Ｃ）中では、便
宜上、この酸化膜のみを符号３０で示してある。
サイド化プロセスで作成した半導体装置のコンタクト特
性を調べると、図８に示すように、Ｉ−Ｖ特性は直線性
を有しておらず、良好なオーミックコンタクトが形成さ
れていないことが判る。形成されたチタンシリサイド層
をＡＥＳ (Auger Electron Spectroscopy)によって深さ
方向に分析すると、図９に示すように、安定したチタン
シリサイド相が存在するが、チタンシリサイド層の最表
面には、ＴｉＯx 系やＳｉ−Ｏx 系の薄い酸化膜が形成
されている。この他にも、開口部のエッチング工程で採
用するフッ素系ガスに起因するフッ化物（ＴｉＦ3 等）
がチタンシリサイド層表面に形成されている。半導体装
置のＩ−Ｖ特性が直線性を示さない原因は、このＴｉＯ
x 系やＳｉ−Ｏx 系の酸化膜や、ＴｉＦ3 等のフッ化物
が介在することにより、電気的コンタクト特性を悪化さ
せていることにある。図７の（Ａ）〜（Ｃ）中では、便
宜上、この酸化膜のみを符号３０で示してある。
【００１２】従って、本発明の目的は、接続孔の形成方
法において、ソース／ドレイン領域あるいはゲート電極
領域上に、良好なるオーミックコンタクトを得ることが
できるチタンシリサイド層を形成する方法を提供するこ
とにある。
法において、ソース／ドレイン領域あるいはゲート電極
領域上に、良好なるオーミックコンタクトを得ることが
できるチタンシリサイド層を形成する方法を提供するこ
とにある。
【００１３】
【課題を解決するための手段】本発明の接続孔形成方法
は、半導体基板上に形成されたチタンシリサイド層の上
に層間絶縁層を堆積し、この層間絶縁層に開口部を設け
てチタンシリサイド層の一部分を露出した後、この開口
部に金属配線材料を堆積して接続孔を形成する接続孔形
成方法であって、この金属配線材料を堆積する前に、露
出したチタンシリサイド層表面に形成されたフッ化物を
除去する工程と、露出したチタンシリサイド層表面に形
成された酸化膜を除去する工程とを施すことを特徴とす
る。なお本明細書中における接続孔とは、層間絶縁層に
形成された開口部と、この開口部内に堆積された金属配
線材料とを含む構成を総称するものとする。
は、半導体基板上に形成されたチタンシリサイド層の上
に層間絶縁層を堆積し、この層間絶縁層に開口部を設け
てチタンシリサイド層の一部分を露出した後、この開口
部に金属配線材料を堆積して接続孔を形成する接続孔形
成方法であって、この金属配線材料を堆積する前に、露
出したチタンシリサイド層表面に形成されたフッ化物を
除去する工程と、露出したチタンシリサイド層表面に形
成された酸化膜を除去する工程とを施すことを特徴とす
る。なお本明細書中における接続孔とは、層間絶縁層に
形成された開口部と、この開口部内に堆積された金属配
線材料とを含む構成を総称するものとする。
【００１４】フッ化物を除去する工程においては、ウェ
ットエッチングが好ましく適用される。ウェットエッチ
ング溶液としては、アンモニア過水（アンモニアと過酸
化水素の混合水溶液）、硫酸過水（硫酸と過酸化水素の
混合水溶液）、あるいは塩酸過水（塩酸と過酸化水素の
混合水溶液）等が例示される。なかでもアンモニア過水
の適用が望ましい。酸化膜を除去する工程においては、
イオン衝撃処理、またはウェットエッチングに引き続き
イオン衝撃処理を施すことが好ましい。この場合のウェ
ットエッチング溶液としては、フッ酸水溶液あるいはフ
ッ化アンモニウム水溶液等が例示される。イオン衝撃処
理の場合には、Ａｒ、Ｈｅ、Ｎｅ、あるいはＸｅ等の不
活性ガスのイオン、あるいはＡｓ、ＢやＢＦ2 等、酸化
膜を除去できるイオンであればいかなるイオン種であっ
てもよい。
ットエッチングが好ましく適用される。ウェットエッチ
ング溶液としては、アンモニア過水（アンモニアと過酸
化水素の混合水溶液）、硫酸過水（硫酸と過酸化水素の
混合水溶液）、あるいは塩酸過水（塩酸と過酸化水素の
混合水溶液）等が例示される。なかでもアンモニア過水
の適用が望ましい。酸化膜を除去する工程においては、
イオン衝撃処理、またはウェットエッチングに引き続き
イオン衝撃処理を施すことが好ましい。この場合のウェ
ットエッチング溶液としては、フッ酸水溶液あるいはフ
ッ化アンモニウム水溶液等が例示される。イオン衝撃処
理の場合には、Ａｒ、Ｈｅ、Ｎｅ、あるいはＸｅ等の不
活性ガスのイオン、あるいはＡｓ、ＢやＢＦ2 等、酸化
膜を除去できるイオンであればいかなるイオン種であっ
てもよい。
【００１５】
【作用】本発明においては、金属配線層を堆積する前
に、開口部の底部に形成されたＴｉＦ3 等のフッ化物
を、アンモニア過水等のウェットエッチングにより除去
する。
に、開口部の底部に形成されたＴｉＦ3 等のフッ化物
を、アンモニア過水等のウェットエッチングにより除去
する。
【００１６】フッ化物のウェットエッチング工程によっ
ても除去できないＳｉＯx 系及びＴｉＯx 系の酸化膜
は、Ａｒ等によるイオン衝撃処理により除去することが
できる。また、フッ化物のウェットエッチング工程によ
っても除去できないＳｉＯx 系及びＴｉＯx 系の酸化膜
は、フッ酸水溶液等のウェットエッチングによりＳｉＯ
x 系の酸化膜がまず除去され、引き続くＡｒ等によるイ
オン衝撃処理によりＴｉＯx 系の酸化膜が除去される。
このようにフッ化物及び酸化膜を共に除去して清浄化さ
れたチタンシリサイド層表面に、金属配線材料を堆積す
ることにより、低抵抗なオーミックコンタクトを得るこ
とができる。
ても除去できないＳｉＯx 系及びＴｉＯx 系の酸化膜
は、Ａｒ等によるイオン衝撃処理により除去することが
できる。また、フッ化物のウェットエッチング工程によ
っても除去できないＳｉＯx 系及びＴｉＯx 系の酸化膜
は、フッ酸水溶液等のウェットエッチングによりＳｉＯ
x 系の酸化膜がまず除去され、引き続くＡｒ等によるイ
オン衝撃処理によりＴｉＯx 系の酸化膜が除去される。
このようにフッ化物及び酸化膜を共に除去して清浄化さ
れたチタンシリサイド層表面に、金属配線材料を堆積す
ることにより、低抵抗なオーミックコンタクトを得るこ
とができる。
【００１７】
【実施例】以下、本発明の接続孔の形成方法を、図面を
参照して、実施例に基づき説明する。尚、図では、半導
体素子の一部断面図を模式的に示している。
参照して、実施例に基づき説明する。尚、図では、半導
体素子の一部断面図を模式的に示している。
【００１８】（実施例−１） ［工程−１１０］先に説明した従来のサリサイド化プロ
セスの［工程−１０］と同様に、半導体基板１０に素子
分離領域１２を形成し、ゲート酸化処理を行いゲート酸
化膜１４を形成する。次いで多結晶シリコン１６及びタ
ングステンシリサイド（ＷＳｉ2 ）１８を堆積した後、
パターニングを行い、多結晶シリコン１６及びタングス
テンシリサイド１８の２層構造からなるゲート電極領域
２０を形成する。このゲート電極領域２０は、多結晶シ
リコン１６のみの１層で形成してもよい。次にＬＤＤ構
造形成のためのイオン注入処理を行い、低濃度の浅いソ
ース／ドレイン領域２２を形成する（図１の（Ａ）参
照）。
セスの［工程−１０］と同様に、半導体基板１０に素子
分離領域１２を形成し、ゲート酸化処理を行いゲート酸
化膜１４を形成する。次いで多結晶シリコン１６及びタ
ングステンシリサイド（ＷＳｉ2 ）１８を堆積した後、
パターニングを行い、多結晶シリコン１６及びタングス
テンシリサイド１８の２層構造からなるゲート電極領域
２０を形成する。このゲート電極領域２０は、多結晶シ
リコン１６のみの１層で形成してもよい。次にＬＤＤ構
造形成のためのイオン注入処理を行い、低濃度の浅いソ
ース／ドレイン領域２２を形成する（図１の（Ａ）参
照）。
【００１９】［工程−１２０］次に、全面に厚さ約４０
０ｎｍのシリコン酸化膜を堆積させた後、異方性ドライ
エッチングを行うことによって、ゲート電極領域２０の
側部にシリコン酸化膜から成るサイドウォール２４を形
成する。
０ｎｍのシリコン酸化膜を堆積させた後、異方性ドライ
エッチングを行うことによって、ゲート電極領域２０の
側部にシリコン酸化膜から成るサイドウォール２４を形
成する。
【００２０】［工程−１３０］ 次いで、全面に厚さ約３０ｎｍのチタン（Ｔｉ）層２６
を堆積する（図１の（Ｂ）参照）。堆積条件を、例え
ば、ＲＦバイアス５０Ｗ、ＤＣスパッタパワー１ｋＷ、
Ａｒ流量４０ｓｃｃｍ、圧力０．４Ｐａ、温度２００
℃、堆積速度６０ｎｍ／分とすることができる。その後
不活性ガス中で６５０℃、３０秒の条件にてＲＴＡ (Ra
pid Thermal Annealing)を施し、チタン層２６をチタン
シリサイド化し、更に、アンモニア及び過酸化水素の混
合水溶液（アンモニア過水）に１０分間浸漬して、シリ
サイド化しなかったチタンを選択的にエッチングして除
去する。次に、窒素ガス等の不活性ガス中で９００℃、
３０秒間のアニール処理を行う。これによって、低抵抗
の安定したチタンシリサイド（ＴｉＳｉ2 ）層２８が、
ソース／ドレイン領域２２及びゲート電極領域２０上に
形成される。尚、これらの工程を通じて、チタンシリサ
イド層２８の表面には、ＴｉＯx 系やＳｉ−Ｏx系の薄
い酸化膜３０が生成する（図１の（Ｃ）参照）。
を堆積する（図１の（Ｂ）参照）。堆積条件を、例え
ば、ＲＦバイアス５０Ｗ、ＤＣスパッタパワー１ｋＷ、
Ａｒ流量４０ｓｃｃｍ、圧力０．４Ｐａ、温度２００
℃、堆積速度６０ｎｍ／分とすることができる。その後
不活性ガス中で６５０℃、３０秒の条件にてＲＴＡ (Ra
pid Thermal Annealing)を施し、チタン層２６をチタン
シリサイド化し、更に、アンモニア及び過酸化水素の混
合水溶液（アンモニア過水）に１０分間浸漬して、シリ
サイド化しなかったチタンを選択的にエッチングして除
去する。次に、窒素ガス等の不活性ガス中で９００℃、
３０秒間のアニール処理を行う。これによって、低抵抗
の安定したチタンシリサイド（ＴｉＳｉ2 ）層２８が、
ソース／ドレイン領域２２及びゲート電極領域２０上に
形成される。尚、これらの工程を通じて、チタンシリサ
イド層２８の表面には、ＴｉＯx 系やＳｉ−Ｏx系の薄
い酸化膜３０が生成する（図１の（Ｃ）参照）。
【００２１】［工程−１３１］次いで、イオン注入処理
を行い、ソース／ドレイン領域２２を形成する。
を行い、ソース／ドレイン領域２２を形成する。
【００２２】［工程−１４０］その後、ＣＶＤ法にて全
面に厚さ約５００ｎｍのＳｉＯ2から成る層間絶縁層３
２を堆積させる。次いで、窒素ガス中で、１１００゜
Ｃ、１０秒間の条件にて、活性化アニール処理を施す。
これによって、Ｓｉ及びＴｉＳｉ2が活性化されると同
時に、ソース／ドレイン領域２２における不純物が拡散
され、接合領域が形成される。ソース／ドレイン領域２
２上及びゲート電極領域２０上には、選択的に均一なＴ
ｉＳｉ2層が形成され、シート抵抗の低減化（例えば、
８オーム／ｓｑ）を実現することができる。
面に厚さ約５００ｎｍのＳｉＯ2から成る層間絶縁層３
２を堆積させる。次いで、窒素ガス中で、１１００゜
Ｃ、１０秒間の条件にて、活性化アニール処理を施す。
これによって、Ｓｉ及びＴｉＳｉ2が活性化されると同
時に、ソース／ドレイン領域２２における不純物が拡散
され、接合領域が形成される。ソース／ドレイン領域２
２上及びゲート電極領域２０上には、選択的に均一なＴ
ｉＳｉ2層が形成され、シート抵抗の低減化（例えば、
８オーム／ｓｑ）を実現することができる。
【００２３】［工程−１４１］次に、層間絶縁層３２に
レジストパターニングを施し、Ｃ4Ｆ8等のフッ素系のガ
スを使用して層間絶縁層３２をドライエッチングし、開
口部３４を形成する（図２の（Ａ）参照）。これによっ
て、開口部の底部ではチタンシリサイド層２８の一部分
が露出する。このドライエッチングによって、露出した
チタンシリサイド層２８の表面にはＴｉＦ3等のチタン
のフッ化物３０Ａが生成する。
レジストパターニングを施し、Ｃ4Ｆ8等のフッ素系のガ
スを使用して層間絶縁層３２をドライエッチングし、開
口部３４を形成する（図２の（Ａ）参照）。これによっ
て、開口部の底部ではチタンシリサイド層２８の一部分
が露出する。このドライエッチングによって、露出した
チタンシリサイド層２８の表面にはＴｉＦ3等のチタン
のフッ化物３０Ａが生成する。
【００２４】［工程−１４２］次いで、後の工程で形成
する金属配線層とチタンシリサイド層２８との間の良好
成るコンタクトを形成するために、露出したチタンシリ
サイド層２８をアンモニア過水に１０分間浸漬する。ア
ンモニア過水は、例えば、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝
１：２：７から成る。これによって、ドライエッチング
によって開口部３４を形成したときに生成したＴｉＦ3
等のチタンのフッ化物３０Ａを除去することができる
（図２の（Ｂ）参照）。
する金属配線層とチタンシリサイド層２８との間の良好
成るコンタクトを形成するために、露出したチタンシリ
サイド層２８をアンモニア過水に１０分間浸漬する。ア
ンモニア過水は、例えば、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝
１：２：７から成る。これによって、ドライエッチング
によって開口部３４を形成したときに生成したＴｉＦ3
等のチタンのフッ化物３０Ａを除去することができる
（図２の（Ｂ）参照）。
【００２５】［工程−１４３］ 次いで、スパッタ装置を使用して、開口部の底部に露出
したチタンシリサイド層２８にアルゴンを用いたイオン
衝撃処理を施す。このアルゴンを用いたイオン衝撃処理
の条件は、例えば、Ａｒ流量５０ｓｃｃｍ、圧力０．４
Ｐａ、ＲＦパワー１０００Ｗ、処理時間２５秒とするこ
とができる。他のイオンを用いてイオン衝撃処理を施す
場合には、各イオンでの最適条件が採用される。これに
よって、開口部３４の底部に露出しているチタンシリサ
イド層２８の表面に存在するＴｉＯx 系やＳｉ−Ｏx 系
の薄い酸化膜３０を除去することができる（図２の
（Ｃ）参照）。
したチタンシリサイド層２８にアルゴンを用いたイオン
衝撃処理を施す。このアルゴンを用いたイオン衝撃処理
の条件は、例えば、Ａｒ流量５０ｓｃｃｍ、圧力０．４
Ｐａ、ＲＦパワー１０００Ｗ、処理時間２５秒とするこ
とができる。他のイオンを用いてイオン衝撃処理を施す
場合には、各イオンでの最適条件が採用される。これに
よって、開口部３４の底部に露出しているチタンシリサ
イド層２８の表面に存在するＴｉＯx 系やＳｉ−Ｏx 系
の薄い酸化膜３０を除去することができる（図２の
（Ｃ）参照）。
【００２６】［工程−１５０］次いで、イオン衝撃処理
に使用したスパッタ装置を使用して、従来技術と同様
に、金属配線材料をスパッタリングによって堆積させ、
金属配線層（例えば、Ａｌ−１％Ｓｉ／ＴｉＯＮ／Ｔｉ
構造）を形成する。その後、レジストパターニングを行
い、金属配線層をドライエッチングを行うことによっ
て、ＴｉＯＮ／Ｔｉ層３６及びＡｌ−１％Ｓｉ層３８か
ら成る金属配線部を形成する（図３参照）。こうして、
開口部３４内に金属配線材料が堆積された接続孔が完成
する。
に使用したスパッタ装置を使用して、従来技術と同様
に、金属配線材料をスパッタリングによって堆積させ、
金属配線層（例えば、Ａｌ−１％Ｓｉ／ＴｉＯＮ／Ｔｉ
構造）を形成する。その後、レジストパターニングを行
い、金属配線層をドライエッチングを行うことによっ
て、ＴｉＯＮ／Ｔｉ層３６及びＡｌ−１％Ｓｉ層３８か
ら成る金属配線部を形成する（図３参照）。こうして、
開口部３４内に金属配線材料が堆積された接続孔が完成
する。
【００２７】イオン衝撃処理後の、チタンシリサイド層
をＡＥＳで分析した。ＡＥＳ分析結果を図４に示す。Ａ
ＥＳ分析から、本発明の方法にて形成されたチタンシリ
サイド層には、安定なチタンシリサイドのみが存在し、
チタンシリサイド層の表面には酸化膜が存在していない
ことが判る。
をＡＥＳで分析した。ＡＥＳ分析結果を図４に示す。Ａ
ＥＳ分析から、本発明の方法にて形成されたチタンシリ
サイド層には、安定なチタンシリサイドのみが存在し、
チタンシリサイド層の表面には酸化膜が存在していない
ことが判る。
【００２８】また、本発明の方法により作製された半導
体装置の電気的コンタクト特性を測定した結果を図５に
示す。図５からも明らかなように、Ｉ−Ｖ特性は直線性
を有しており、半導体装置は良好なるオーミックコンタ
クトを有している。
体装置の電気的コンタクト特性を測定した結果を図５に
示す。図５からも明らかなように、Ｉ−Ｖ特性は直線性
を有しており、半導体装置は良好なるオーミックコンタ
クトを有している。
【００２９】（実施例−２） 本実施例は、開口部の底部に露出したチタンシリサイド
層２８表面の酸化膜３０を、ウェットエッチング及びイ
オン衝撃処理の２ステップで除去した例である。その他
のフッ化物３０Ａ除去工程等は前実施例１に準じたもの
であるので、本実施例の特徴部分のみを説明する。前実
施例１における、［工程 １４２］、すなわち、チタン
のフッ化物３０Ａの除去工程までは前実施例１と同様で
あり、重複する説明は省略する。
層２８表面の酸化膜３０を、ウェットエッチング及びイ
オン衝撃処理の２ステップで除去した例である。その他
のフッ化物３０Ａ除去工程等は前実施例１に準じたもの
であるので、本実施例の特徴部分のみを説明する。前実
施例１における、［工程 １４２］、すなわち、チタン
のフッ化物３０Ａの除去工程までは前実施例１と同様で
あり、重複する説明は省略する。
【００３０】この後、本実施例においては、フッ化物が
除去されたチタンシリサイド層２８を、ＨＦ：Ｈ2 ＝
１：２００の希釈フッ酸水溶液中に５秒間浸漬する。こ
れによって、チタンシリサイド層２８表面のＳｉＯx 系
酸化膜は除去される。しかしながら、この希釈フッ酸水
溶液中によるウェットエッチング処理では、ＴｉＯx 系
酸化膜は依然として残ったままである。そこで、フッ化
物及びＳｉＯx 系酸化膜が除去されたチタンシリサイド
層２８に、Ａｒを用いたイオン衝撃処理を施す。本実施
例におけるイオン衝撃処理は、前実施例１と同じ条件で
よいが、ＴｉＯx 系酸化膜のみを除去すればよいので、
処理時間を短縮することも可能である。他のイオン種を
用いる場合も同様である。
除去されたチタンシリサイド層２８を、ＨＦ：Ｈ2 ＝
１：２００の希釈フッ酸水溶液中に５秒間浸漬する。こ
れによって、チタンシリサイド層２８表面のＳｉＯx 系
酸化膜は除去される。しかしながら、この希釈フッ酸水
溶液中によるウェットエッチング処理では、ＴｉＯx 系
酸化膜は依然として残ったままである。そこで、フッ化
物及びＳｉＯx 系酸化膜が除去されたチタンシリサイド
層２８に、Ａｒを用いたイオン衝撃処理を施す。本実施
例におけるイオン衝撃処理は、前実施例１と同じ条件で
よいが、ＴｉＯx 系酸化膜のみを除去すればよいので、
処理時間を短縮することも可能である。他のイオン種を
用いる場合も同様である。
【００３１】この後の工程、すなわち金属配線材料の形
成以後は前実施例１と同様であり、したがって重複する
説明は省略する。本実施例によれば、酸化膜の除去工程
を２段階としたので、チタンシリサイド層表面の清浄化
度をより一層高めることができる。またイオン衝撃処理
時間を短縮すれば、イオンダメージによるゲート絶縁膜
破壊等の虞を低減することができる。
成以後は前実施例１と同様であり、したがって重複する
説明は省略する。本実施例によれば、酸化膜の除去工程
を２段階としたので、チタンシリサイド層表面の清浄化
度をより一層高めることができる。またイオン衝撃処理
時間を短縮すれば、イオンダメージによるゲート絶縁膜
破壊等の虞を低減することができる。
【００３２】以上、本発明の接続孔の形成方法を実施例
に基づき説明したが、本発明はこれらの実施例に限定さ
れるものではない。本発明の方法を、ゲート電極領域に
設ける接続孔の形成に適用することができる。
に基づき説明したが、本発明はこれらの実施例に限定さ
れるものではない。本発明の方法を、ゲート電極領域に
設ける接続孔の形成に適用することができる。
【００３３】
【発明の効果】本発明の接続孔形成方法によれば、接続
孔底部に露出するチタンシリサイド層表面に形成された
ＴｉＦ3 等のフッ化物、ならびにＳｉＯx 系の酸化膜及
びＴｉＯx 系の酸化膜を、いずれも除去し、チタンシリ
サイド層表面を清浄化することができる。
孔底部に露出するチタンシリサイド層表面に形成された
ＴｉＦ3 等のフッ化物、ならびにＳｉＯx 系の酸化膜及
びＴｉＯx 系の酸化膜を、いずれも除去し、チタンシリ
サイド層表面を清浄化することができる。
【００３４】したがって、金属配線層との良好なオーミ
ックコンタクトを得ることができ、シート抵抗やコンタ
クト抵抗を低減した接続孔形成方法を提供することが可
能となる。
ックコンタクトを得ることができ、シート抵抗やコンタ
クト抵抗を低減した接続孔形成方法を提供することが可
能となる。
【図１】本発明の接続孔形成方法の各工程を示すため
の、半導体装置の模式的な一部概略断面図である。
の、半導体装置の模式的な一部概略断面図である。
【図２】本発明の接続孔形成方法の各工程を示すため
の、半導体装置の模式的な一部概略断面図であり、図１
に続く工程を示す。
の、半導体装置の模式的な一部概略断面図であり、図１
に続く工程を示す。
【図３】本発明の接続孔形成方法の各工程を示すため
の、半導体装置の模式的な一部概略断面図であり、図２
に続く工程を示す。
の、半導体装置の模式的な一部概略断面図であり、図２
に続く工程を示す。
【図４】本発明の方法によって得られたチタンシリサイ
ド層のＡＥＳ分析結果を示す図である。
ド層のＡＥＳ分析結果を示す図である。
【図５】本発明の方法によって得られた半導体装置のＩ
−Ｖ特性を示す図である。
−Ｖ特性を示す図である。
【図６】従来の接続孔形成方法の各工程を示すための、
半導体装置の模式的な一部概略断面図である。
半導体装置の模式的な一部概略断面図である。
【図７】従来の接続孔形成方法の各工程を示すための、
半導体装置の模式的な一部概略断面図であり、図６に続
く工程を示す。
半導体装置の模式的な一部概略断面図であり、図６に続
く工程を示す。
【図８】従来の方法によって得られたチタンシリサイド
層のＡＥＳ分析結果を示す図である。
層のＡＥＳ分析結果を示す図である。
【図９】従来の方法によって得られた半導体装置のＩ−
Ｖ特性を示す図である。
Ｖ特性を示す図である。
１０ 半導体基板 １２ 素子分離領域 １４ ゲート酸化膜 １６ 多結晶シリコン １８ タングステンシリサイド ２０ ゲート電極領域 ２２ ソース／ドレイン領域 ２４ サイドウォール ２６ チタン層 ２８ チタンシリサイド層 ３０ 酸化膜 ３０Ａ フッ化物 ３２ 層間絶縁層 ３４ 開口部 ３６ ＴｉＯＮ／Ｔｉ層 ３８ Ａｌ−１％Ｓｉ層
フロントページの続き (56)参考文献 特開 平２−71547（ＪＰ，Ａ) 特開 平３−60126（ＪＰ，Ａ) 特開 昭53−47766（ＪＰ，Ａ) 特開 平５−166752（ＪＰ，Ａ) 特開 平４−196430（ＪＰ，Ａ) 特開 平３−219000（ＪＰ，Ａ) 特開 平３−4525（ＪＰ，Ａ) 特開 昭63−260053（ＪＰ，Ａ) 特開 昭62−185314（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 301 H01L 21/28 H01L 21/3065 H01L 21/768
Claims (2)
- 【請求項１】半導体基板上に形成されたチタンシリサイ
ド層の上に層間絶縁層を堆積し、該層間絶縁層に開口部
を設けて該チタンシリサイド層の一部分を露出した後、
該開口部内に金属配線材料を堆積して接続孔を形成する
接続孔形成方法であって、 前記金属配線材料を堆積する前に、 露出した前記チタンシリサイド層表面に形成されたチタ
ン系フッ化物をウェットエッチング処理によって除去し
た後、 露出した前記チタンシリサイド層表面に形成されたＴｉ
ＯXを含む酸化膜をイオン衝撃処理によって除去するこ
とを特徴とする接続孔形成方法。 - 【請求項２】半導体基板上に形成されたチタンシリサイ
ド層の上に層間絶縁層を堆積し、該層間絶縁層に開口部
を設けて該チタンシリサイド層の一部分を露出した後、
該開口部内に金属配線材料を堆積して接続孔を形成する
接続孔形成方法であって、 前記金属配線材料を堆積する前に、 露出した前記チタンシリサイド層表面に形成されたチタ
ン系フッ化物をウェットエッチング処理によって除去
し、次いで、露出した前記チタンシリサイド層表面に形
成されたシリコン酸化物系の酸化物をウェットエッチン
グ処理によって除去した後 、露出した前記チタンシリサイド層表面に形成されたＴｉ
Ｏ X を含む酸化膜をイオン衝撃処理によって除去するこ
とを特徴とする接続孔形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35399591A JP3170834B2 (ja) | 1991-12-19 | 1991-12-19 | 接続孔形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35399591A JP3170834B2 (ja) | 1991-12-19 | 1991-12-19 | 接続孔形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613341A JPH0613341A (ja) | 1994-01-21 |
| JP3170834B2 true JP3170834B2 (ja) | 2001-05-28 |
Family
ID=18434609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35399591A Expired - Fee Related JP3170834B2 (ja) | 1991-12-19 | 1991-12-19 | 接続孔形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3170834B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4917328B2 (ja) * | 2006-02-28 | 2012-04-18 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2007258739A (ja) * | 2007-05-21 | 2007-10-04 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2009278053A (ja) * | 2008-05-19 | 2009-11-26 | Renesas Technology Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-12-19 JP JP35399591A patent/JP3170834B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0613341A (ja) | 1994-01-21 |
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