JPH04144243A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04144243A JPH04144243A JP26880390A JP26880390A JPH04144243A JP H04144243 A JPH04144243 A JP H04144243A JP 26880390 A JP26880390 A JP 26880390A JP 26880390 A JP26880390 A JP 26880390A JP H04144243 A JPH04144243 A JP H04144243A
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- JP
- Japan
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- metal
- resist
- gate
- plating
- semiconductor device
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- Pending
Links
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 239000002184 metal Substances 0.000 claims abstract description 39
- 238000007747 plating Methods 0.000 claims abstract description 16
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- 239000010953 base metal Substances 0.000 abstract description 5
- 238000004380 ashing Methods 0.000 abstract description 3
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- 235000001674 Agaricus brunnescens Nutrition 0.000 abstract 1
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔竜東上の利用分野〕
この発明は半導体装置の製造方法、特に電界効果トラン
ジスタ（以下ＦＥＴと呼ぶ）の電極形成方法に関するも
のである。
ジスタ（以下ＦＥＴと呼ぶ）の電極形成方法に関するも
のである。
第２図は従来の半導体装置の製造方法の工程を示す断面
図で１図において、ｆｌ）はウェハ、（２）はオーミッ
クメタル、（３）はゲートメタル、（４）はレジストＡ
、［５）はレジストＢ、（６１はｉ）７ユルームメタル
である。
図で１図において、ｆｌ）はウェハ、（２）はオーミッ
クメタル、（３）はゲートメタル、（４）はレジストＡ
、［５）はレジストＢ、（６１はｉ）７ユルームメタル
である。
次に製造工程について説明する０初め番こ第２図（ａ）
に示すように、ウェハ【１）上・こ、オーミックメタル
（２）とゲートメタル（３）を蒸着により形成する。次
いで、第２図（ｂ）に示すようにレジス）Ａ（４）を全
面塗布した後、 Ｏｘアンシャーでアッシングして行き
ゲートメタル（３）の頭を出させｆこ後、レジストＢ
１５）を塗布し、写真製版によりゲートメタル（３）上
を開口させる。次をこ第２図ｉｃ）に示すように、マノ
７ユルームメタル（６）を蒸着する。最後に第２図（ｄ
）に示すよう１こ、不要なメタル（６）、レジスト（４
）、 （５１を除去する。
に示すように、ウェハ【１）上・こ、オーミックメタル
（２）とゲートメタル（３）を蒸着により形成する。次
いで、第２図（ｂ）に示すようにレジス）Ａ（４）を全
面塗布した後、 Ｏｘアンシャーでアッシングして行き
ゲートメタル（３）の頭を出させｆこ後、レジストＢ
１５）を塗布し、写真製版によりゲートメタル（３）上
を開口させる。次をこ第２図ｉｃ）に示すように、マノ
７ユルームメタル（６）を蒸着する。最後に第２図（ｄ
）に示すよう１こ、不要なメタル（６）、レジスト（４
）、 （５１を除去する。
従来の半導体装置の製造方法は以上の様に構成されてい
γこので、レジス）Ｂ塗布後、ゲート上の開口部を形成
するγこめの写真製版を行なう際、マスク合せのずれに
対する余裕が極めて少ないγこめハナはだしい場合ゲー
トメタルの上にマツシュルームメタルがこない場合があ
るなどの問題点があった０ この発明は上記のような問題点を解消するためになされ
Ｕもので、セルファラインに近い形で。
γこので、レジス）Ｂ塗布後、ゲート上の開口部を形成
するγこめの写真製版を行なう際、マスク合せのずれに
対する余裕が極めて少ないγこめハナはだしい場合ゲー
トメタルの上にマツシュルームメタルがこない場合があ
るなどの問題点があった０ この発明は上記のような問題点を解消するためになされ
Ｕもので、セルファラインに近い形で。
マツシュルームメタルを形成することが出来る半導体装
置の製造方法を得ることを目的とする。
置の製造方法を得ることを目的とする。
この発明εこ係る半導体装置の製造方法は、ゲートメタ
ル蒸着後、リフトオフせずに残して置き。
ル蒸着後、リフトオフせずに残して置き。
ゲートメタルの両側をレジストで埋めに後、ゲートの上
にめっきを施し、マツシュルームメタルを形成する様に
しｋものである。
にめっきを施し、マツシュルームメタルを形成する様に
しｋものである。
この発明における半導体装置の製造方法は、ゲートメタ
ル蒸着後、不要のメタルをリフトオフせずに残している
γこめ、ゲート直上の両側にはレジスト、メタルが堤状
をこ存在するため、ネガ系のレジストＢを用いて写真製
版を行えば、ゲート直上の空間はレジストが除去出来、
セルファラインに近い形で、めっキニよってマツシュル
ームメタルが形成出来る。
ル蒸着後、不要のメタルをリフトオフせずに残している
γこめ、ゲート直上の両側にはレジスト、メタルが堤状
をこ存在するため、ネガ系のレジストＢを用いて写真製
版を行えば、ゲート直上の空間はレジストが除去出来、
セルファラインに近い形で、めっキニよってマツシュル
ームメタルが形成出来る。
以下、この発明の一実施例を図について説明する。第１
図（ａ）〜（ｄ）はこの発明の一実施例である半導体装
置の製造方法の製造工程を示す断面図である。図におい
て、ＣＩ）〜（５）は前記従来のものと同一であるので
その説明は省略する０図において、（７）はレジストＣ
、（８１はめつき下地メタル、（９）はめつきである。
図（ａ）〜（ｄ）はこの発明の一実施例である半導体装
置の製造方法の製造工程を示す断面図である。図におい
て、ＣＩ）〜（５）は前記従来のものと同一であるので
その説明は省略する０図において、（７）はレジストＣ
、（８１はめつき下地メタル、（９）はめつきである。
次に製造工程について説明する０初めに第１図（ａ）に
示すように、ゲートメタル蒸着後り７トオフせずに、レ
ジス）Ｃ（７１及びゲートメタル（３）を残す０次に第
１図（ｂ）に示すように、従来例と同様レジストＡ（４
）を塗布しに後、０！アノシヤーでアッシングして行き
、ゲートメタル（３）の頭を出させた後、めっき下地メ
タル（８）を形成し、レジストＢ （５１を塗布し、写
真製版で開口部を設ける。次いで、ＩＥＩ図（ｃ）に示
すように、めっき（９）を形成した後、イオンシリング
で不要のメタルを除去する０最後に＠１図（ｄ）に示す
ように、残った不要のレジストＣ（７＋を除去する。
示すように、ゲートメタル蒸着後り７トオフせずに、レ
ジス）Ｃ（７１及びゲートメタル（３）を残す０次に第
１図（ｂ）に示すように、従来例と同様レジストＡ（４
）を塗布しに後、０！アノシヤーでアッシングして行き
、ゲートメタル（３）の頭を出させた後、めっき下地メ
タル（８）を形成し、レジストＢ （５１を塗布し、写
真製版で開口部を設ける。次いで、ＩＥＩ図（ｃ）に示
すように、めっき（９）を形成した後、イオンシリング
で不要のメタルを除去する０最後に＠１図（ｄ）に示す
ように、残った不要のレジストＣ（７＋を除去する。
なお、上記実施例ではレジストＢ （５１を塗布し写真
製版で開口部を設け１選択的にめっきを施した場合を示
したが、めっき下地メタル（８）を形成した後、全面め
っきしてから、ゲート！［、、ｌ：部のみレジストで覆
って不要のメタルをイオンミリングで除去してもよい。
製版で開口部を設け１選択的にめっきを施した場合を示
したが、めっき下地メタル（８）を形成した後、全面め
っきしてから、ゲート！［、、ｌ：部のみレジストで覆
って不要のメタルをイオンミリングで除去してもよい。
ま１こ、上記実施例ではめっきを用いた場合を示したが
、蒸着法でマンシュルームメタルを形成してもよい。
、蒸着法でマンシュルームメタルを形成してもよい。
以上のようにこの発明によれば、ゲートメタル蒸着後リ
フトオンせずに、レジスト、メタルを残したままをこし
て、ゲート直上に厚めつきを形成する様にしたので、セ
ルファラインに近い形でゲート上に厚めつきが形成出来
るという効果がある。
フトオンせずに、レジスト、メタルを残したままをこし
て、ゲート直上に厚めつきを形成する様にしたので、セ
ルファラインに近い形でゲート上に厚めつきが形成出来
るという効果がある。
第１図（ａ）〜（ｄ）はこの発明の一実施例である半導
体装置の製造工程を示す断面図、第２図は従来の半導体
装置の製造工程を示す断面図である。 図において、（１）はワエハ、（２）はオーミックメタ
ル、（３）はゲートメタル、（４）はレジストＡ、＋！
５）はレジス） Ｂ 、 （７１はレジストＣ，（８）
はめつき下地メタル＆（９）はめっきを示す。 なお１図中、同一符号は同一 または相当部分を示す。
体装置の製造工程を示す断面図、第２図は従来の半導体
装置の製造工程を示す断面図である。 図において、（１）はワエハ、（２）はオーミックメタ
ル、（３）はゲートメタル、（４）はレジストＡ、＋！
５）はレジス） Ｂ 、 （７１はレジストＣ，（８）
はめつき下地メタル＆（９）はめっきを示す。 なお１図中、同一符号は同一 または相当部分を示す。
Claims (1)
- 第１のメタルの上に第２のメタルを重ねて形成する場
合、前記第１のメタルを形成した後、不要のメタルをす
ぐに除去せずに、レジストＡ（４）及びめつき下地層（
８）を形成した後に、前記第２のメタルを形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26880390A JPH04144243A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26880390A JPH04144243A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04144243A true JPH04144243A (ja) | 1992-05-18 |
Family
ID=17463485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26880390A Pending JPH04144243A (ja) | 1990-10-05 | 1990-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04144243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822997A (ja) * | 1994-07-07 | 1996-01-23 | Nec Corp | 半導体装置およびその製造方法 |
-
1990
- 1990-10-05 JP JP26880390A patent/JPH04144243A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822997A (ja) * | 1994-07-07 | 1996-01-23 | Nec Corp | 半導体装置およびその製造方法 |
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