JPH01236658A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01236658A JPH01236658A JP6423288A JP6423288A JPH01236658A JP H01236658 A JPH01236658 A JP H01236658A JP 6423288 A JP6423288 A JP 6423288A JP 6423288 A JP6423288 A JP 6423288A JP H01236658 A JPH01236658 A JP H01236658A
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- Japan
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- gate electrode
- insulating film
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- mask
- electrode
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000002184 metal Substances 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000005530 etching Methods 0.000 claims description 6
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- 230000008021 deposition Effects 0.000 abstract 1
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ゲート電極上に形成されたソース・ドレイ
ン金属と、半導体基板上に形成されたソース・ドレイン
金属とがケバ等によって接触しないようにした半導体装
置の製造方法に関するものである。
ン金属と、半導体基板上に形成されたソース・ドレイン
金属とがケバ等によって接触しないようにした半導体装
置の製造方法に関するものである。
第２図（ａ）〜（ｈ）に従来のこの種の半導体装置の製
造方法を示す。
造方法を示す。
第２図において、１は半導体基板、２はゲート電極、３
は前記半導体基板１上全面に形成された絶縁膜、４は平
坦化用の第１のフォトレジスト、５は低抵抗金属形成時
のマスクとなる第２のフォトレジスト、６は低抵抗金属
膜、７はソースドレイン電極形成時マスクとなる第３の
フォトレジスト、８はソース・ドレイン金属である。
は前記半導体基板１上全面に形成された絶縁膜、４は平
坦化用の第１のフォトレジスト、５は低抵抗金属形成時
のマスクとなる第２のフォトレジスト、６は低抵抗金属
膜、７はソースドレイン電極形成時マスクとなる第３の
フォトレジスト、８はソース・ドレイン金属である。
次に工程について説明する。
まず、半導体基板１上にゲート電極２を形成する（第２
図（ａ））。次に、全面に絶縁膜３を堆積した後（第２
図（ｂ））、第１のフォトレジスト４を上面が平坦にな
るように塗布する（第２図（Ｃ））。次に、ＲＩＥ法等
により全面をエツチングし、ゲート電極２の上部を露出
せしめる（第２図（ｄ））。次に、所望の領域が開口し
た第２のフォトレジスト５のレジストパターンを形成す
る（第２図（ｅ））。その後、低抵抗金属膜６を蒸着、
リフトオフし、金属パターンを形成する（第２図（ｆ）
）。次いで、ソース・ドレイン電極を形成する領域を開
口した第３のフォトレジストアのレジストパターンを形
成する（第２図（ｇ））。次に、ＲＩＥ法等により絶縁
膜３をエツチング除去した後、ソース・ドレイン金属を
蒸着、リフトオフし、ソース・ドレイン電極８を形成す
る（第２図（ｈ））。
図（ａ））。次に、全面に絶縁膜３を堆積した後（第２
図（ｂ））、第１のフォトレジスト４を上面が平坦にな
るように塗布する（第２図（Ｃ））。次に、ＲＩＥ法等
により全面をエツチングし、ゲート電極２の上部を露出
せしめる（第２図（ｄ））。次に、所望の領域が開口し
た第２のフォトレジスト５のレジストパターンを形成す
る（第２図（ｅ））。その後、低抵抗金属膜６を蒸着、
リフトオフし、金属パターンを形成する（第２図（ｆ）
）。次いで、ソース・ドレイン電極を形成する領域を開
口した第３のフォトレジストアのレジストパターンを形
成する（第２図（ｇ））。次に、ＲＩＥ法等により絶縁
膜３をエツチング除去した後、ソース・ドレイン金属を
蒸着、リフトオフし、ソース・ドレイン電極８を形成す
る（第２図（ｈ））。
（発明が解決しようとする課題）
従来のこの種の半導体装置の製造方法では、第１のフォ
トレジスト３を塗布し、半導体基板１上の凹凸を平坦化
する際、下地パターンの面積によりその平坦性が異なり
、エッチバック法によるゲート電極２の頭出しができな
い部分が発生する。
トレジスト３を塗布し、半導体基板１上の凹凸を平坦化
する際、下地パターンの面積によりその平坦性が異なり
、エッチバック法によるゲート電極２の頭出しができな
い部分が発生する。
また、ソース・ドレイン金属８の蒸着、リフトオフ時に
ゲート電８ｉ２上に堆積されたソース・ドレイン金属８
と半導体基板１上のソース・ドレイン金属８がケバ等で
つながってしまうという問題点があった。
ゲート電８ｉ２上に堆積されたソース・ドレイン金属８
と半導体基板１上のソース・ドレイン金属８がケバ等で
つながってしまうという問題点があった。
この発明は、上記のような問題点を解消するためになさ
れたもので、下地パターンの面積に依存することなく、
ゲート電極の頭出しができるとともに、ソース・ドレイ
ン金属がゲート電極と確実に分離できる半導体装置の製
造方法を得ることを目的とする。
れたもので、下地パターンの面積に依存することなく、
ゲート電極の頭出しができるとともに、ソース・ドレイ
ン金属がゲート電極と確実に分離できる半導体装置の製
造方法を得ることを目的とする。
Ｃ課題を解決するための手段〕
この発明に係る半導体装置の製造方法は、ゲート電極が
形成された半導体基板上全面に絶縁膜を堆積した後、ゲ
ート電極上部が開口するようにレジストパターンを逆テ
ーパ状に形成し、ゲート電極上部の絶縁膜をゆるやかな
テーパ状にエツチングして開口部を形成し、ゲート電極
上部を露出させた後、前記開口部を少なくとも覆うよう
に金属パターンを形成し、これをマスクにして絶縁膜を
除去した後、蒸着、リフトオフ法によりソース・ドレイ
ン電極を形成するものである。
形成された半導体基板上全面に絶縁膜を堆積した後、ゲ
ート電極上部が開口するようにレジストパターンを逆テ
ーパ状に形成し、ゲート電極上部の絶縁膜をゆるやかな
テーパ状にエツチングして開口部を形成し、ゲート電極
上部を露出させた後、前記開口部を少なくとも覆うよう
に金属パターンを形成し、これをマスクにして絶縁膜を
除去した後、蒸着、リフトオフ法によりソース・ドレイ
ン電極を形成するものである。
この発明においては、ゲート電極上部の絶縁膜除去時の
マスクとするレジストパターンを逆テーパ状に形成する
ことにより、絶縁膜はゆるやかな傾斜をもつようにエツ
チングされ、後工程で自己整合的に形成されるゲート電
極上のソース・ドレイン金属と半導体基板上のソース・
ドレイン金属が接続してしまうこともなくなる。
マスクとするレジストパターンを逆テーパ状に形成する
ことにより、絶縁膜はゆるやかな傾斜をもつようにエツ
チングされ、後工程で自己整合的に形成されるゲート電
極上のソース・ドレイン金属と半導体基板上のソース・
ドレイン金属が接続してしまうこともなくなる。
第１図（ａ）〜（ｉ）はこの発明の一実施例を示す半導
体装置の製造方法の工程図である。
体装置の製造方法の工程図である。
この図において、１は半導体基板、２はゲート電極、３
は絶縁膜、４は前記ゲート電極２の頭出し時のマスクと
なる逆テーパ状にパターン形成した第１のフォトレジス
ト、５は低抵抗金属膜の加工時にマスクとなる第２のフ
ォトレジスト、６は低抵抗金属膜、７はソース・ドレイ
ン電極形成時にマスクとなる第３のフォトレジスト、８
はソース・トレイン金属である。
は絶縁膜、４は前記ゲート電極２の頭出し時のマスクと
なる逆テーパ状にパターン形成した第１のフォトレジス
ト、５は低抵抗金属膜の加工時にマスクとなる第２のフ
ォトレジスト、６は低抵抗金属膜、７はソース・ドレイ
ン電極形成時にマスクとなる第３のフォトレジスト、８
はソース・トレイン金属である。
次に、この発明の製造工程について説明する。
まず、第１図（ａ）のようなゲート電極２が形成された
半導体基板１上全面に第１図（ｂ）のように、絶縁膜３
を厚く堆積する。次に、第１図（ｅ）のように、ゲート
電極２上が開口するように、第１のフォトレジスト４を
逆テーパ状に形成する。その後、第１図（ｄ）のように
、ＲＩＥ法でゲート電極２０頭部が露出するまで絶縁膜
３をエツチングする。この時、第１のフォトレジスト４
のレジストパターンが逆テーパ状になっているため、絶
縁膜３のエツチング形状は図示のようにゆるやかな傾斜
を持ってエツチングされる。次に、低抵抗金属膜６を第
１図（ｅ）のように、全面に堆積する。次に、第２のフ
ォトレジスト５を通常のマスク合わせにより第１図（ｆ
）のように、バターニングする。この時レジストパター
ンの端部は絶縁膜３の傾斜部分より少なくとも大きくな
るようにする。次いで、この第２のフォトレジスト５を
マスクにして低抵抗金属膜６をイオンミリング法等によ
り第１図（ｇ）のように加工する。この時、多少エツチ
ングをオーバにしても差し支えない。次に、第１図（ｈ
）のように、ソース・ドレイン電極を形成すべき領域お
よびゲート電極上部全体が開口するように第３のフォト
レジストアをバターニングする。次に、第１図（ｉ）の
ようにＲＩＥ法等により絶縁膜３をエツチングし、ソー
ス・トレイン金属（ソース・ドレイン電極）８を蒸着、
リフトオフする。
半導体基板１上全面に第１図（ｂ）のように、絶縁膜３
を厚く堆積する。次に、第１図（ｅ）のように、ゲート
電極２上が開口するように、第１のフォトレジスト４を
逆テーパ状に形成する。その後、第１図（ｄ）のように
、ＲＩＥ法でゲート電極２０頭部が露出するまで絶縁膜
３をエツチングする。この時、第１のフォトレジスト４
のレジストパターンが逆テーパ状になっているため、絶
縁膜３のエツチング形状は図示のようにゆるやかな傾斜
を持ってエツチングされる。次に、低抵抗金属膜６を第
１図（ｅ）のように、全面に堆積する。次に、第２のフ
ォトレジスト５を通常のマスク合わせにより第１図（ｆ
）のように、バターニングする。この時レジストパター
ンの端部は絶縁膜３の傾斜部分より少なくとも大きくな
るようにする。次いで、この第２のフォトレジスト５を
マスクにして低抵抗金属膜６をイオンミリング法等によ
り第１図（ｇ）のように加工する。この時、多少エツチ
ングをオーバにしても差し支えない。次に、第１図（ｈ
）のように、ソース・ドレイン電極を形成すべき領域お
よびゲート電極上部全体が開口するように第３のフォト
レジストアをバターニングする。次に、第１図（ｉ）の
ようにＲＩＥ法等により絶縁膜３をエツチングし、ソー
ス・トレイン金属（ソース・ドレイン電極）８を蒸着、
リフトオフする。
以上説明したように、この発明は、ゲート電極が形成さ
れた半導体基板上全面に絶縁膜を堆積した後、ゲート電
極上部が開口するようにレジストパターンを逆テーパ状
に形成しゲート電極上部の絶縁膜をゆるやかなテーパ状
にエツチングして開口部を形成しゲート電極上部を露出
させた後、前記開口部を少なくとも覆うように金属パタ
ーンを形成し、これをマスクにして絶縁膜を除去した後
、蒸着、リフトオフ法によりソース・ドレイン電極を形
成するので、フォトレジストの平坦化を行う必要がなく
、ゲート電極面積の依存性のない高精度な頭出しが可能
となる。また、ソース・トレイン電極形成時、絶縁膜を
ゆるやかなテーパ状にエツチングすることにより蒸着リ
フトオフが安定に行える効果がある。
れた半導体基板上全面に絶縁膜を堆積した後、ゲート電
極上部が開口するようにレジストパターンを逆テーパ状
に形成しゲート電極上部の絶縁膜をゆるやかなテーパ状
にエツチングして開口部を形成しゲート電極上部を露出
させた後、前記開口部を少なくとも覆うように金属パタ
ーンを形成し、これをマスクにして絶縁膜を除去した後
、蒸着、リフトオフ法によりソース・ドレイン電極を形
成するので、フォトレジストの平坦化を行う必要がなく
、ゲート電極面積の依存性のない高精度な頭出しが可能
となる。また、ソース・トレイン電極形成時、絶縁膜を
ゆるやかなテーパ状にエツチングすることにより蒸着リ
フトオフが安定に行える効果がある。
第１図はこの発明の一実施例を示す半導体装置の製造工
程の断面図、第２図は従来の半導体装置の製造方法を示
す工程断面図である。 図において、１は半導体基板、２はゲート電極、３は絶
縁膜、４は第１のフォトレジスト、６は低抵抗金属膜、
７は第３のフォトレジスト、８はソース・ドレイン金属
である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図イの
１ 第 １ 図 ぞの２ ６ ソースドレイン童７Ｌ 第 ２ 図 ゼの１ 第２図での２
程の断面図、第２図は従来の半導体装置の製造方法を示
す工程断面図である。 図において、１は半導体基板、２はゲート電極、３は絶
縁膜、４は第１のフォトレジスト、６は低抵抗金属膜、
７は第３のフォトレジスト、８はソース・ドレイン金属
である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図イの
１ 第 １ 図 ぞの２ ６ ソースドレイン童７Ｌ 第 ２ 図 ゼの１ 第２図での２
Claims (1)
- ゲート電極が形成された半導体基板上に絶縁膜を形成
する工程、前記絶縁膜上に前記ゲート電極上部が開口し
た逆テーパ状のレジストパターンを形成する工程、この
レジストパターンをマスクにして前記ゲート電極上部の
絶縁膜をゆるやかなテーパ状にエッチングして開口部を
形成し、前記ゲート電極の頭部を露出せしめる工程、前
記開口部を少なくとも覆うように金属パターンを形成す
る工程、さらに前記金属パターンをマスクにして絶縁膜
を除去した後、蒸着、リフトオフ法によりソース・ドレ
イン電極を形成する工程を含むことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6423288A JPH01236658A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6423288A JPH01236658A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01236658A true JPH01236658A (ja) | 1989-09-21 |
Family
ID=13252170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6423288A Pending JPH01236658A (ja) | 1988-03-16 | 1988-03-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01236658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008016061A1 (fr) | 2006-08-02 | 2008-02-07 | Asahi Glass Co., Ltd. | Dispositif de circuit électronique et son procédé de fabrication |
| US7790358B2 (en) | 2003-11-11 | 2010-09-07 | Asahi Glass Company, Limited | Pattern formation method, electronic circuit manufactured by the same, and electronic device using the same |
-
1988
- 1988-03-16 JP JP6423288A patent/JPH01236658A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7790358B2 (en) | 2003-11-11 | 2010-09-07 | Asahi Glass Company, Limited | Pattern formation method, electronic circuit manufactured by the same, and electronic device using the same |
| WO2008016061A1 (fr) | 2006-08-02 | 2008-02-07 | Asahi Glass Co., Ltd. | Dispositif de circuit électronique et son procédé de fabrication |
| US8418359B2 (en) | 2006-08-02 | 2013-04-16 | Asahi Glass Company, Limited | Method for manufacturing circuit pattern-provided substrate |
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