JPH03191575A - ショットキー接合電極の形成方法 - Google Patents
ショットキー接合電極の形成方法Info
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- JPH03191575A JPH03191575A JP33200889A JP33200889A JPH03191575A JP H03191575 A JPH03191575 A JP H03191575A JP 33200889 A JP33200889 A JP 33200889A JP 33200889 A JP33200889 A JP 33200889A JP H03191575 A JPH03191575 A JP H03191575A
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- insulating film
- metal film
- film
- schottky junction
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- 239000002184 metal Substances 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims abstract description 8
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- 238000005530 etching Methods 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 3
- 239000004642 Polyimide Substances 0.000 abstract description 2
- 229920001721 polyimide Polymers 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 9
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- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
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- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はショットキー接合電極の形成方法に関し、特に
低抵抗電極の形成方法に間する。
低抵抗電極の形成方法に間する。
従来の低抵抗のショットキー接合電極の形成方法を第3
図(a)〜(d)を用いて説明する。
図(a)〜(d)を用いて説明する。
まず、第3図(a)に示すように、動作層2を有する半
導体基板1上に絶縁膜3Aを堆積した後、フォトレジス
ト4をパターニングする。
導体基板1上に絶縁膜3Aを堆積した後、フォトレジス
ト4をパターニングする。
次いで第3図(b)に示すように、フォトレジスト4を
マスクとして絶縁膜3Aをエツチング除去し、動作層2
を露出させる。
マスクとして絶縁膜3Aをエツチング除去し、動作層2
を露出させる。
次に第3図(c)に示すように、その表面に動作層2と
ショットキー接合を形成する耐熱性金属膜6と低抵抗金
属膜7を被着し形成する。そして先に絶縁膜3Aのエツ
チング除去された部分をおおうようにフォトレジスト4
Aをパターニングする。
ショットキー接合を形成する耐熱性金属膜6と低抵抗金
属膜7を被着し形成する。そして先に絶縁膜3Aのエツ
チング除去された部分をおおうようにフォトレジスト4
Aをパターニングする。
次で第3図(d)に示すように、フォトレジス)4Aを
マスクとして低抵抗金属膜7及び耐熱性金属膜6をエツ
チング除去して、低抵抗のショットキー接合電極を形成
していた。
マスクとして低抵抗金属膜7及び耐熱性金属膜6をエツ
チング除去して、低抵抗のショットキー接合電極を形成
していた。
上述した従来のショットキー接合電極の形成方法は、シ
ョットキー接合電極を加工整形する際に、絶縁膜を除去
した部分をおおうようにフォトレジスト4Aをパターニ
ングする必要があるために、例えばパターニングの目ず
れによりショットキー接合電極の形状を均一性良く形成
する事は困難であり、またショットキー接合電極を短ゲ
ート長電界効果トランジスタのゲート電極に用いた場合
、設計パラメータがばらつき、均一性の良好な特性を得
られないという欠点がある。
ョットキー接合電極を加工整形する際に、絶縁膜を除去
した部分をおおうようにフォトレジスト4Aをパターニ
ングする必要があるために、例えばパターニングの目ず
れによりショットキー接合電極の形状を均一性良く形成
する事は困難であり、またショットキー接合電極を短ゲ
ート長電界効果トランジスタのゲート電極に用いた場合
、設計パラメータがばらつき、均一性の良好な特性を得
られないという欠点がある。
本発明のショットキー接合電極の形成方法は、半導体基
板上に動作層と第1の絶縁膜とを順次形成する工程と、
前記第1の絶縁膜をパターニングしショットキー接合電
極形成領域に溝を形成する工程と、全面に第2の絶縁膜
を形成したのちエツチングし前記溝内に第2の絶縁膜か
らなる側壁を形成すると共に前記動作層を露出させる工
程と、露出した動作層を含む全面に耐熱性金属膜と低抵
抗金属膜とを順次形成する工程と、前記低抵抗金属股上
に平坦化膜を形成したのちエツチングし前記溝内のみに
耐熱性金属膜と低抵抗金属膜とを残す工程とを含んで構
成される。
板上に動作層と第1の絶縁膜とを順次形成する工程と、
前記第1の絶縁膜をパターニングしショットキー接合電
極形成領域に溝を形成する工程と、全面に第2の絶縁膜
を形成したのちエツチングし前記溝内に第2の絶縁膜か
らなる側壁を形成すると共に前記動作層を露出させる工
程と、露出した動作層を含む全面に耐熱性金属膜と低抵
抗金属膜とを順次形成する工程と、前記低抵抗金属股上
に平坦化膜を形成したのちエツチングし前記溝内のみに
耐熱性金属膜と低抵抗金属膜とを残す工程とを含んで構
成される。
次に、本発明について図面を参照して説明する。
第1図(a)〜(e)は本発明の第1の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず第1図(a)に示すように、表面にGaAs等から
なる動作層2を有する半導体基板1上に5i02等の第
1の絶縁膜3を1.0μm程度堆積した後、フォトレジ
スト4をパターニングする。
なる動作層2を有する半導体基板1上に5i02等の第
1の絶縁膜3を1.0μm程度堆積した後、フォトレジ
スト4をパターニングする。
次に第1図(b)に示すように、フォトレジスト4をマ
スクとして第1の絶縁膜3を除去した後、5iqN4等
の第2の絶縁膜5を0.4〜0.5 μm程度堆積する
。
スクとして第1の絶縁膜3を除去した後、5iqN4等
の第2の絶縁膜5を0.4〜0.5 μm程度堆積する
。
次に第1図(c)に示すように、第2の絶縁膜5をリア
クティブイオンエツチング等の異方性エツチング法によ
りエツチングバックする。この際少なくとも第1の絶縁
膜3の表面が露出した後は、第1の絶縁膜3と第2の絶
縁膜5の選択比が場合、NF、とC12の混合ガス雰囲
気でエツチングすることにより、第1の絶縁膜3の側壁
に第2の絶縁膜5が形成できる。
クティブイオンエツチング等の異方性エツチング法によ
りエツチングバックする。この際少なくとも第1の絶縁
膜3の表面が露出した後は、第1の絶縁膜3と第2の絶
縁膜5の選択比が場合、NF、とC12の混合ガス雰囲
気でエツチングすることにより、第1の絶縁膜3の側壁
に第2の絶縁膜5が形成できる。
次に第1図(d)に示すように、例えばWSiのような
耐熱性金属M6.続いて例えばTjN/Pt/Auから
なる低抵抗金属膜7を堆積した後、ポリイミドあるいは
レジスト等の平坦化膜8を塗布する。
耐熱性金属M6.続いて例えばTjN/Pt/Auから
なる低抵抗金属膜7を堆積した後、ポリイミドあるいは
レジスト等の平坦化膜8を塗布する。
そして、平坦化膜8をエツチングバックして、低抵抗金
属膜7の表面が露出した後は、第1の絶縁膜3上の低抵
抗金属膜7及び耐熱性金属膜6が除去されるまでエツチ
ングを行う、この操作により第1図(e)に示すショッ
トキー接合電極を形成できる。
属膜7の表面が露出した後は、第1の絶縁膜3上の低抵
抗金属膜7及び耐熱性金属膜6が除去されるまでエツチ
ングを行う、この操作により第1図(e)に示すショッ
トキー接合電極を形成できる。
第2図(a)〜(c)は本発明の第2の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず第2図(a)に示すように、第1の実施例と同様に
フォトレジスト4をパターニングし第1の絶縁膜3をエ
ツチングする際に、動作層2上に50nm程度の第1の
絶縁膜3を残してエツチングを終了する。
フォトレジスト4をパターニングし第1の絶縁膜3をエ
ツチングする際に、動作層2上に50nm程度の第1の
絶縁膜3を残してエツチングを終了する。
次に第2図(b)に示すように、第1の実施例と同様に
、第1の絶縁膜3の側壁に第2の絶縁膜5を形成した後
、第1の絶縁膜3をウェットエツチング法により除去し
、動作層2の表面を露出させる。
、第1の絶縁膜3の側壁に第2の絶縁膜5を形成した後
、第1の絶縁膜3をウェットエツチング法により除去し
、動作層2の表面を露出させる。
次に第2図(C)に示すように、第1の実施例と同様に
、耐熱性金属膜6.低抵抗金属膜7を積層してショット
キ接合電極を形成する。
、耐熱性金属膜6.低抵抗金属膜7を積層してショット
キ接合電極を形成する。
この第2の実施例では第1の絶縁膜3をエツチング除去
する際、また側壁に第2の絶縁膜5を形成する際、エツ
チングダメージが動作層2に導入されないため、特性改
善、均一性向上が行えるという利点がある。
する際、また側壁に第2の絶縁膜5を形成する際、エツ
チングダメージが動作層2に導入されないため、特性改
善、均一性向上が行えるという利点がある。
以上説明したように本発明は、第1の絶縁膜に設けられ
た側壁を有する溝中に自己整合的に積層された耐熱性金
属膜と低抵抗金属膜とでショットキー接合電極を形成す
ることにより、素子の均−性及び再現性を向上できる効
果がある。
た側壁を有する溝中に自己整合的に積層された耐熱性金
属膜と低抵抗金属膜とでショットキー接合電極を形成す
ることにより、素子の均−性及び再現性を向上できる効
果がある。
第1図及び第2国は本発明の第1及び第2の実施例を説
明するための半導体チップの断面図、第3図は従来例を
説明するための半導体チップの断面図である。 1・・半導体基板、2・・・動作層、3・・・第1の絶
縁膜、3A・・・絶縁膜、4,4A・・・フォトレジス
ト、5・・・第2の絶縁膜、6・・・耐熱性金属膜、7
・・・低抵抗金属膜、8・・・平坦化膜。
明するための半導体チップの断面図、第3図は従来例を
説明するための半導体チップの断面図である。 1・・半導体基板、2・・・動作層、3・・・第1の絶
縁膜、3A・・・絶縁膜、4,4A・・・フォトレジス
ト、5・・・第2の絶縁膜、6・・・耐熱性金属膜、7
・・・低抵抗金属膜、8・・・平坦化膜。
Claims (1)
- 半導体基板上に動作層と第1の絶縁膜とを順次形成す
る工程と、前記第1の絶縁膜をパターニングしショット
キー接合電極形成領域に溝を形成する工程と、全面に第
2の絶縁膜を形成したのちエッチングし前記溝内に第2
の絶縁膜からなる側壁を形成すると共に前記動作層を露
出させる工程と、露出した動作層を含む全面に耐熱性金
属膜と低抵抗金属膜とを順次形成する工程と、前記低抵
抗金属膜上に平坦化膜を形成したのちエッチングし前記
溝内のみに耐熱性金属膜と低抵抗金属膜とを残す工程と
を含むことを特徴とするショットキー接合電極の形成方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33200889A JPH03191575A (ja) | 1989-12-20 | 1989-12-20 | ショットキー接合電極の形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33200889A JPH03191575A (ja) | 1989-12-20 | 1989-12-20 | ショットキー接合電極の形成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03191575A true JPH03191575A (ja) | 1991-08-21 |
Family
ID=18250109
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33200889A Pending JPH03191575A (ja) | 1989-12-20 | 1989-12-20 | ショットキー接合電極の形成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03191575A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2614529A2 (en) * | 2010-09-10 | 2013-07-17 | Cree, Inc. | Methods of forming semiconductor contacts and related semiconductor devices |
-
1989
- 1989-12-20 JP JP33200889A patent/JPH03191575A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2614529A2 (en) * | 2010-09-10 | 2013-07-17 | Cree, Inc. | Methods of forming semiconductor contacts and related semiconductor devices |
JP2013538459A (ja) * | 2010-09-10 | 2013-10-10 | クリー インコーポレイテッド | 半導体コンタクトの形成方法及び関連する半導体デバイス |
EP2614529A4 (en) * | 2010-09-10 | 2015-01-14 | Cree Inc | METHOD FOR FORMING SEMICONDUCTOR CONTACTS AND SEMICONDUCTOR DEVICES THEREWITH |
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