JPS61296722A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61296722A JPS61296722A JP13870685A JP13870685A JPS61296722A JP S61296722 A JPS61296722 A JP S61296722A JP 13870685 A JP13870685 A JP 13870685A JP 13870685 A JP13870685 A JP 13870685A JP S61296722 A JPS61296722 A JP S61296722A
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- JP
- Japan
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- film
- etching
- insulating film
- photoresist film
- mask
- Prior art date
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- Pending
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にコ孔
ンタクト用の量水等、絶縁膜のパターニング方法に関す
る。
る。
ＬＳＩの高集積化、微細化に伴い、配線接続用の絶縁膜
の開孔には、ＲＩＥ（リアクティブエツチング）法等、
寸法広がりの少ない異方性エツチングが多く用いらｎて
いる。
の開孔には、ＲＩＥ（リアクティブエツチング）法等、
寸法広がりの少ない異方性エツチングが多く用いらｎて
いる。
例えば、第２図（ａ）に示すように、半導体基板１上に
導電膜２がパターン形成さｎｌその上に被覆された絶縁
膜３に開孔部を設ける場合、予め絶縁膜３上にパターン
化された７オトレジスト膜４を形成する。
導電膜２がパターン形成さｎｌその上に被覆された絶縁
膜３に開孔部を設ける場合、予め絶縁膜３上にパターン
化された７オトレジスト膜４を形成する。
しかしながら、このあと異方性エツチング法のみを用い
て第２図（ｂ）に示すように絶縁膜３に開孔部６を形成
すると、第２図（ｃ）に示すように開孔部周囲の絶縁膜
の肩の部分７が急峻な形状になる。
て第２図（ｂ）に示すように絶縁膜３に開孔部６を形成
すると、第２図（ｃ）に示すように開孔部周囲の絶縁膜
の肩の部分７が急峻な形状になる。
そのため、第２図（ｄ）に示すように、その後に形成さ
ｎる配線パターン５が前記肩の部分で被覆性が悪くなり
、断線等の問題全引き起こし、信頼性よ好ましくない。
ｎる配線パターン５が前記肩の部分で被覆性が悪くなり
、断線等の問題全引き起こし、信頼性よ好ましくない。
この問題を解決する為の従来技術として、ラウンドエッ
チ法と称さｎるものがある。
チ法と称さｎるものがある。
すなわち、第３図（ｍｌに示すように半導体基板１上に
導電膜２．絶縁膜３およびエツチングマスク用の７オト
レジスト膜４を形成し、第３図（ｂ）に示すように異方
性エツチングによシ開孔部６を形成した後、第３図（Ｃ
）に示すように７オトレジスト４を除去する。その後Ｒ
ＩＥ法を用いて、今度は全面に異方性エツチングを行な
うと（いわゆるラウンドエッチ）％絶縁膜の肩の部分７
のエツチング速度が他の部分に比べて速いとい５特性の
ために最終的に第３１ｋ（ｄ）に示すような形状（７つ
となる。
導電膜２．絶縁膜３およびエツチングマスク用の７オト
レジスト膜４を形成し、第３図（ｂ）に示すように異方
性エツチングによシ開孔部６を形成した後、第３図（Ｃ
）に示すように７オトレジスト４を除去する。その後Ｒ
ＩＥ法を用いて、今度は全面に異方性エツチングを行な
うと（いわゆるラウンドエッチ）％絶縁膜の肩の部分７
のエツチング速度が他の部分に比べて速いとい５特性の
ために最終的に第３１ｋ（ｄ）に示すような形状（７つ
となる。
この方法によって、絶縁膜の肩の部分７′にテーパーが
つくため、第３図（ｅ）に示すように、その上に形成さ
ｎる配線５の被覆性は一応改善さｎる。
つくため、第３図（ｅ）に示すように、その上に形成さ
ｎる配線５の被覆性は一応改善さｎる。
上述した従来技術としてのラウンドエッチ法には以下に
述べるような２つの欠点を有する。
述べるような２つの欠点を有する。
まず第１点は、ラウンドエッチ時に絶縁膜表面全領域が
エツチングさｎることがら、絶縁膜は最初に厚く形成す
る必要があシ、こｎが基板のそり、素子特性の変動の原
因となる。
エツチングさｎることがら、絶縁膜は最初に厚く形成す
る必要があシ、こｎが基板のそり、素子特性の変動の原
因となる。
もう１点は、肩の部分が、他の平面な領域よシ、エツチ
ング速度が速いという特性から、絶縁膜の下地に導電膜
による段差がある場合、段差上の絶縁膜の肩の部分（第
３ 囚（ｄ） 、 （ｅ）のＡの部分）の膜厚が薄くな
シ、絶縁膜の下の導電膜と絶縁膜の上に形成さｎる配線
とによシ大きな寄生容量が生じ問題となる。
ング速度が速いという特性から、絶縁膜の下地に導電膜
による段差がある場合、段差上の絶縁膜の肩の部分（第
３ 囚（ｄ） 、 （ｅ）のＡの部分）の膜厚が薄くな
シ、絶縁膜の下の導電膜と絶縁膜の上に形成さｎる配線
とによシ大きな寄生容量が生じ問題となる。
本発明は上記２つの欠点を解消した絶縁膜のパターン化
方法全提供するものである。
方法全提供するものである。
本発明は、半導体基板上に形状された絶縁膜上にエツチ
ングマスク材のパターン金形成する工程と、前記エツチ
ングマスク材をマスクにして異方性エツチング法により
前記絶縁膜を選択的に除去してパターン化する工程と、
前記エツチングマスク材の一部を等方性エッチング法に
より除去して前記絶縁膜パターンの端部を露出させる工
程と、残るエツチングマスク材全マスクにして異方性エ
ツチング法により前記絶縁膜パターンの端部に傾斜をも
たせる工程金倉むこと全特徴とする半導体装置の製造方
法である。
ングマスク材のパターン金形成する工程と、前記エツチ
ングマスク材をマスクにして異方性エツチング法により
前記絶縁膜を選択的に除去してパターン化する工程と、
前記エツチングマスク材の一部を等方性エッチング法に
より除去して前記絶縁膜パターンの端部を露出させる工
程と、残るエツチングマスク材全マスクにして異方性エ
ツチング法により前記絶縁膜パターンの端部に傾斜をも
たせる工程金倉むこと全特徴とする半導体装置の製造方
法である。
次に本発明の一実施例について図面を参照して説明する
。
。
まず第１図（ａ）に示すように、半導体基板１上にパタ
ーン化さｔた導電膜２ｆｔ形成し、全面を絶縁膜（例え
ば１μｍ厚程度のＳ ｉ ＯＨ膜）３で被覆した後、そ
の上にＬ５μｍ厚のパターン化されたフォトレジスト膜
４’ｔ−形成する◇ここで５ｉＯ１膜は例えばＣＶＤ法
によって形成することができ、またフォトレジスト膜パ
ターンは例えば東京応化■製の０ＦＰＲ８００などを用
いて形成することができる。次に第１１ｇ（ｂ）に示す
ように、ＣＦ４とＨ！との混合ガスを用いたＲＩＥによ
シ、フォトレジスト膜４をマスクとして異方性エツチン
グ法にょシＳｉｎ、膜３を選択的に除去し、はぼ垂直な
壁を有する開口部６を形成する。
ーン化さｔた導電膜２ｆｔ形成し、全面を絶縁膜（例え
ば１μｍ厚程度のＳ ｉ ＯＨ膜）３で被覆した後、そ
の上にＬ５μｍ厚のパターン化されたフォトレジスト膜
４’ｔ−形成する◇ここで５ｉＯ１膜は例えばＣＶＤ法
によって形成することができ、またフォトレジスト膜パ
ターンは例えば東京応化■製の０ＦＰＲ８００などを用
いて形成することができる。次に第１１ｇ（ｂ）に示す
ように、ＣＦ４とＨ！との混合ガスを用いたＲＩＥによ
シ、フォトレジスト膜４をマスクとして異方性エツチン
グ法にょシＳｉｎ、膜３を選択的に除去し、はぼ垂直な
壁を有する開口部６を形成する。
次に第」図（ｃ）に示すよりに、０．ガスを用いたプラ
ズマエツチング法（等方性エツチング法）で７オトレジ
スト膜ヲ０．７μｍ程度除去する。この時フォトレジス
ト膜４′のエツジも横方向からのエツチングの為後退し
、開口部周囲のＳ Ｌ Ｏ，膜上面が露出する。
ズマエツチング法（等方性エツチング法）で７オトレジ
スト膜ヲ０．７μｍ程度除去する。この時フォトレジス
ト膜４′のエツジも横方向からのエツチングの為後退し
、開口部周囲のＳ Ｌ Ｏ，膜上面が露出する。
次に第１図（ｄ）に示すように、残されたフォトレジ玉
ト膜４′をマスクとして、例えばＣＦ、とＨｌとの混合
ガス全周い次ＲＩＥ法のような異方性エッチング法によ
り５ｉＯ１膜３全部分的に除去す戊 る。この時、５ｉ０１膜３の平炉部表面が０．２μｍエ
ツチングされるようにすると開口部周囲の肩の部分では
縦方向で約０．６μｍエツチングさｎ１同図に示すよう
なテーパーができる。
ト膜４′をマスクとして、例えばＣＦ、とＨｌとの混合
ガス全周い次ＲＩＥ法のような異方性エッチング法によ
り５ｉＯ１膜３全部分的に除去す戊 る。この時、５ｉ０１膜３の平炉部表面が０．２μｍエ
ツチングされるようにすると開口部周囲の肩の部分では
縦方向で約０．６μｍエツチングさｎ１同図に示すよう
なテーパーができる。
次に第１図（ｅ）に示すように、フォトレジスト膜を除
去する。ついで第１図（ｆ）に示すよう罠、Ａｔ等の導
電膜による配線パターン５を形成する。前記テーパーの
ために、配線パターン５の被覆性は良好であり、かつ開
口部以外の領域における５ｉＱｔ膜の膜厚は減少しない
。
去する。ついで第１図（ｆ）に示すよう罠、Ａｔ等の導
電膜による配線パターン５を形成する。前記テーパーの
ために、配線パターン５の被覆性は良好であり、かつ開
口部以外の領域における５ｉＱｔ膜の膜厚は減少しない
。
以上説明したように、本発明はラウンドエッチによシ絶
縁膜パターンの端部に傾斜（テーパー）をつける際に、
端部以外の絶縁膜上にはエツチングマスク材が存在する
ため、絶縁膜の膜厚の減少がない。したがって、絶縁膜
を予め必要以上に厚く形成しておく必要がないので、厚
くすることによる半導体基板のそりや素子特性の変動を
ひき起すことなく、配線の被覆性を良くすることができ
る。また、絶縁膜に下層の導電膜に基づく段差がある場
合でも、段部の絶縁膜がラウンドエッチ時に薄くならな
いので、寄生容量も大きくならない。
縁膜パターンの端部に傾斜（テーパー）をつける際に、
端部以外の絶縁膜上にはエツチングマスク材が存在する
ため、絶縁膜の膜厚の減少がない。したがって、絶縁膜
を予め必要以上に厚く形成しておく必要がないので、厚
くすることによる半導体基板のそりや素子特性の変動を
ひき起すことなく、配線の被覆性を良くすることができ
る。また、絶縁膜に下層の導電膜に基づく段差がある場
合でも、段部の絶縁膜がラウンドエッチ時に薄くならな
いので、寄生容量も大きくならない。
第１図（ａ）〜（ｆ）は本発明の一実施例全工程順に示
した断面図、第２図（ａ）〜（ｄ）および第３図（ａ）
〜（ｅ）はそｎぞｎ従来法全工程順に示し次断面図であ
る。 １・・・・・・半導体基板、２・−・・・・導電膜、３
・・・・・・ｓ ｉＯ。 膜等の絶縁膜、４，４’・・・・・・フォトレジスト膜
、５・・・・・・Ａｔ等の導電膜（配線パターン）６・
・・・・・絶縁膜の開口部、７．７’・・・・・・絶縁
膜の開口部周囲の肩部分（上端部）０ 第１図 卒２ 図
した断面図、第２図（ａ）〜（ｄ）および第３図（ａ）
〜（ｅ）はそｎぞｎ従来法全工程順に示し次断面図であ
る。 １・・・・・・半導体基板、２・−・・・・導電膜、３
・・・・・・ｓ ｉＯ。 膜等の絶縁膜、４，４’・・・・・・フォトレジスト膜
、５・・・・・・Ａｔ等の導電膜（配線パターン）６・
・・・・・絶縁膜の開口部、７．７’・・・・・・絶縁
膜の開口部周囲の肩部分（上端部）０ 第１図 卒２ 図
Claims (1)
- 半導体基板上に形成された絶縁膜上にエッチングマスク
材のパターンを形成する工程と、前記エッチングマスク
材をマスクにして異方性エッチング法により前記絶縁膜
を選択的に除去してパターン化する工程と、前記エッチ
ングマスク材の一部を等方性エッチング法により除去し
て前記絶縁膜パターンの端部を露出させる工程と、残る
エッチングマスク材をマスクにして異方性エッチング法
により前記絶縁膜パターンの端部に傾斜をもたせる工程
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13870685A JPS61296722A (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13870685A JPS61296722A (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61296722A true JPS61296722A (ja) | 1986-12-27 |
Family
ID=15228221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13870685A Pending JPS61296722A (ja) | 1985-06-25 | 1985-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61296722A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228923A (ja) * | 1988-07-18 | 1990-01-31 | Sharp Corp | 半導体装置の製造方法 |
| US7238609B2 (en) | 2003-02-26 | 2007-07-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
-
1985
- 1985-06-25 JP JP13870685A patent/JPS61296722A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228923A (ja) * | 1988-07-18 | 1990-01-31 | Sharp Corp | 半導体装置の製造方法 |
| US7238609B2 (en) | 2003-02-26 | 2007-07-03 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
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