JPH0476207B2 - - Google Patents
Info
- Publication number
- JPH0476207B2 JPH0476207B2 JP59033525A JP3352584A JPH0476207B2 JP H0476207 B2 JPH0476207 B2 JP H0476207B2 JP 59033525 A JP59033525 A JP 59033525A JP 3352584 A JP3352584 A JP 3352584A JP H0476207 B2 JPH0476207 B2 JP H0476207B2
- Authority
- JP
- Japan
- Prior art keywords
- contact hole
- region
- resist film
- opening
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 6
- 240000001549 Ipomoea eriocarpa Species 0.000 description 4
- 235000005146 Ipomoea eriocarpa Nutrition 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000010894 electron beam technology Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、半導体装置の製造方法に係り、特
に、基体に対して傾斜した側面を持たせるエツチ
ング方法、例えば深さ方向に沿つて寸法が小さく
なるコンタクトホールを形成するエツチング方法
に関す。
に、基体に対して傾斜した側面を持たせるエツチ
ング方法、例えば深さ方向に沿つて寸法が小さく
なるコンタクトホールを形成するエツチング方法
に関す。
(b) 技術の背景
半導体装置における半導体基体の表面に形成さ
れたトランジスタの電極は、通常、該トランジス
タ上の絶縁膜に貫通して設けたコンタクトホール
内の導体領域を介して該絶縁膜上に導出されてい
る。
れたトランジスタの電極は、通常、該トランジス
タ上の絶縁膜に貫通して設けたコンタクトホール
内の導体領域を介して該絶縁膜上に導出されてい
る。
前記導体領域の形成は、例えばアルミニウムな
どを用い、前記絶縁膜上に前記電極ないし配線を
形成する導体膜の被着と一緒に、例えば蒸着法や
スパツタ法などの表面被着法によつて行われるこ
とが多い。そこで、該導体が確実に被着して断線
事故などが発生しないようにするためには、コン
タクトホールの形状が問題になり、該導体の絶縁
膜表面から該コンタクトホール内面を経てトラン
ジスタ表面に至る間の被着状態に無理のない、所
謂カバレージのよい形状が望まれている。
どを用い、前記絶縁膜上に前記電極ないし配線を
形成する導体膜の被着と一緒に、例えば蒸着法や
スパツタ法などの表面被着法によつて行われるこ
とが多い。そこで、該導体が確実に被着して断線
事故などが発生しないようにするためには、コン
タクトホールの形状が問題になり、該導体の絶縁
膜表面から該コンタクトホール内面を経てトラン
ジスタ表面に至る間の被着状態に無理のない、所
謂カバレージのよい形状が望まれている。
一方、半導体装置の高集積化のためトランジス
タを小型化する要請があり、これに伴つてコンタ
クトホールの小型化が必要になつてきている。
タを小型化する要請があり、これに伴つてコンタ
クトホールの小型化が必要になつてきている。
(c) 従来技術と問題点
第１図はコンタクトホールの従来の形成方法の
一実施例を示した図ａ〜ｄで、１はトランジスタ
電極、２は基板、３はコンタクトホール、４は絶
縁膜、５はレジスト膜、６は開孔、７ａ，７ｂは
エツチ領域をそれぞれ示す。
一実施例を示した図ａ〜ｄで、１はトランジスタ
電極、２は基板、３はコンタクトホール、４は絶
縁膜、５はレジスト膜、６は開孔、７ａ，７ｂは
エツチ領域をそれぞれ示す。
一般に、基体にμmオーダの孔を穿つ場合には、
該基体上に開孔を有する例えばレジストなどの膜
を形成し、該膜をマスクにしてエツチする方法が
行われる。コンタクトホールを形成する場合もこ
の方法が用いられるが、前記カバレージをよくす
るため開口部が基体の深さ方向に沿つて孔寸法が
小さくなる朝顔型の形状を目指す際には、工夫を
加えて第１図図示の方法で行つている。
該基体上に開孔を有する例えばレジストなどの膜
を形成し、該膜をマスクにしてエツチする方法が
行われる。コンタクトホールを形成する場合もこ
の方法が用いられるが、前記カバレージをよくす
るため開口部が基体の深さ方向に沿つて孔寸法が
小さくなる朝顔型の形状を目指す際には、工夫を
加えて第１図図示の方法で行つている。
即ち、図ａ図示のように、表面にトランジスタ
電極１を有する基板２の上にありコンタクトホー
ル３（図ｄに図示）を穿つ絶縁膜４上に、コンタ
クトホール３の底部の大きさに合わせた開孔６を
有するレジスト膜５を形成し、これをマスクにし
て等方性のウエツトエツチングまたは等方性のド
ライエツチングにより図ｂ図示のエッチ領域７ａ
をエツチする。等方性であるためエツチ領域７ａ
のレジスト膜５に接する部分の大きさは開孔６よ
り大きくなる。続いて異方性ドライエツチングに
より図ｃ図示のエツチ領域７ｂをエツチして開孔
６と同じ大きさでトランジスタ電極１に達する孔
を穿ちレジスト膜５を除去して、図ｄ図示のコン
タクトホール３を形成している。
電極１を有する基板２の上にありコンタクトホー
ル３（図ｄに図示）を穿つ絶縁膜４上に、コンタ
クトホール３の底部の大きさに合わせた開孔６を
有するレジスト膜５を形成し、これをマスクにし
て等方性のウエツトエツチングまたは等方性のド
ライエツチングにより図ｂ図示のエッチ領域７ａ
をエツチする。等方性であるためエツチ領域７ａ
のレジスト膜５に接する部分の大きさは開孔６よ
り大きくなる。続いて異方性ドライエツチングに
より図ｃ図示のエツチ領域７ｂをエツチして開孔
６と同じ大きさでトランジスタ電極１に達する孔
を穿ちレジスト膜５を除去して、図ｄ図示のコン
タクトホール３を形成している。
この方法で形成されるコンタクトホール３は、
開口部が朝顔型の形状になり前記カバレージの点
では望ましい状態であるが、該開口の大きさが開
孔６より大きいこと、レジスト膜５の主として薄
さの制約に起因する技術的制約により開孔６を小
さくするのに限りがあることのために、小型化に
限界がありトランジスタの小型化を困難にしてい
る欠点を有する。
開口部が朝顔型の形状になり前記カバレージの点
では望ましい状態であるが、該開口の大きさが開
孔６より大きいこと、レジスト膜５の主として薄
さの制約に起因する技術的制約により開孔６を小
さくするのに限りがあることのために、小型化に
限界がありトランジスタの小型化を困難にしてい
る欠点を有する。
(d) 発明の目的
本発明の目的は上記従来の欠点に鑑み、絶縁膜
に設けるコンタクトホールを形成するに際して、
該コンタクトホールを小型に然もその開口部を朝
顔型にすることが可能な半導体装置の製造方法を
提供するにある。
に設けるコンタクトホールを形成するに際して、
該コンタクトホールを小型に然もその開口部を朝
顔型にすることが可能な半導体装置の製造方法を
提供するにある。
(e) 発明の構成
上記目的は、基体上に形成された半導体領域上
を覆う絶縁膜を貫通して該半導体領域に達するコ
ンタクトホールを開口する工程を有する半導体装
置の製造方法において、ポジ型レジスト膜を義絶
縁膜上に被着する工程と、該コンタクトホールの
上部開口を画定する領域に含まれ且つ該コンタク
トホールの底部を画定する領域を含む領域を、露
光領域を重ね且つ該露光領域の大きさを異にして
複数回露光する工程と、該露光毎に又は該複数回
の露光後に該レジスト膜を現像して、該レジスト
膜に上部が朝顔型に広がる窪みを形成する工程
と、次いで、該コンタクトホールの底部を画定す
る領域を露光する工程と、次いで、該レジスト膜
を現像して、該朝顔型に広がる窪みの中に該コン
タクトホールの底部を画定する開口を開設する工
程と、しかる後、異方性エツチングを行い該絶縁
膜に朝顔型のコンタクトホールを形成する工程と
を有することを特徴とする半導体装置の製造方法
によつて達成される。
を覆う絶縁膜を貫通して該半導体領域に達するコ
ンタクトホールを開口する工程を有する半導体装
置の製造方法において、ポジ型レジスト膜を義絶
縁膜上に被着する工程と、該コンタクトホールの
上部開口を画定する領域に含まれ且つ該コンタク
トホールの底部を画定する領域を含む領域を、露
光領域を重ね且つ該露光領域の大きさを異にして
複数回露光する工程と、該露光毎に又は該複数回
の露光後に該レジスト膜を現像して、該レジスト
膜に上部が朝顔型に広がる窪みを形成する工程
と、次いで、該コンタクトホールの底部を画定す
る領域を露光する工程と、次いで、該レジスト膜
を現像して、該朝顔型に広がる窪みの中に該コン
タクトホールの底部を画定する開口を開設する工
程と、しかる後、異方性エツチングを行い該絶縁
膜に朝顔型のコンタクトホールを形成する工程と
を有することを特徴とする半導体装置の製造方法
によつて達成される。
前記基体のエツチ領域を朝顔型形状のコンタク
トホールにする場合には、前記パターンの断面形
状を朝顔型のコンタクトホール形状にすれば、前
記異方性エツチングにより該基体に該形状を形成
することが出来、前記露光の都度現像することに
より該露光領域のレジスト膜が薄くなるので、次
の露光領域を小さくして該レジスト膜に形成する
透孔の大きさを小さくすることが出来るので、朝
顔型をしたコンタクトホールの小型化が可能にな
る。
トホールにする場合には、前記パターンの断面形
状を朝顔型のコンタクトホール形状にすれば、前
記異方性エツチングにより該基体に該形状を形成
することが出来、前記露光の都度現像することに
より該露光領域のレジスト膜が薄くなるので、次
の露光領域を小さくして該レジスト膜に形成する
透孔の大きさを小さくすることが出来るので、朝
顔型をしたコンタクトホールの小型化が可能にな
る。
(f) 発明の実施例
以下本発明の実施例を図により説明する。全図
を通じ同一符号は同一対象物を示す。
を通じ同一符号は同一対象物を示す。
第２図はコンタクトホールの本発明による形成
方法の一実施例を示した図ａ〜ｄで、３ａはコン
タクトホール、５ａはレジスト膜、６ａは開孔、
８ａ，８ｂは除去領域、ａ，ｂは寸法をそれぞれ
示す。
方法の一実施例を示した図ａ〜ｄで、３ａはコン
タクトホール、５ａはレジスト膜、６ａは開孔、
８ａ，８ｂは除去領域、ａ，ｂは寸法をそれぞれ
示す。
図示のコンタクトホール形成方法の手順は以下
の通りである。
の通りである。
表面にトランジスタ電極１を有する基板２の上
にありコンタクトホール３ａ（図ｄに図示）を穿
つ絶縁膜４上に、絶縁膜４より厚いポジ型レジス
トのレジスト膜５ａを形成し、コンタクトホール
３ａの朝顔型開口部に合わせた大きさの領域（寸
法ａ）に露光量を通常より少なくした露光を行
い、現像して図ａ図示の８ａ部分を除去する。こ
こで除去領域８ａは、露光量が少ないので窪にな
り開孔にはならない。そして８ａの深さは該露光
量を加減することにより任意に設定可能である。
にありコンタクトホール３ａ（図ｄに図示）を穿
つ絶縁膜４上に、絶縁膜４より厚いポジ型レジス
トのレジスト膜５ａを形成し、コンタクトホール
３ａの朝顔型開口部に合わせた大きさの領域（寸
法ａ）に露光量を通常より少なくした露光を行
い、現像して図ａ図示の８ａ部分を除去する。こ
こで除去領域８ａは、露光量が少ないので窪にな
り開孔にはならない。そして８ａの深さは該露光
量を加減することにより任意に設定可能である。
次に８ａの底面中央に、コンタクトホール３ａ
の底部に合わせた大きさの領域（寸法ｂ）の露光
を行い、現像して図ｂ図示の８ｂ部分を除去し開
孔６ａを形成する。ここでｂは、ａより小さく然
もレジスト膜５ａの８ａ底面部分は厚さが薄いの
で、通常のレジスト膜に孔を穿つ場合の大きさよ
り小さくすることが容易に可能である。
の底部に合わせた大きさの領域（寸法ｂ）の露光
を行い、現像して図ｂ図示の８ｂ部分を除去し開
孔６ａを形成する。ここでｂは、ａより小さく然
もレジスト膜５ａの８ａ底面部分は厚さが薄いの
で、通常のレジスト膜に孔を穿つ場合の大きさよ
り小さくすることが容易に可能である。
続いて、６ａを設けたレジスト膜５ａをマスク
にして、異方性ドライエツチングによりレジスト
膜５ａと絶縁膜４とのエツチングレートを略等し
くした条件で、絶縁膜４に穿たれる孔がトランジ
スタ電極１に達するまでエツチする。さすれば、
図ｃ図示のようにレジスト膜５ａと絶縁膜４とが
図示縦方向に略等しい寸法でエツチングされるの
で、開孔６ａの形状がそのまま絶縁膜４に移転し
て、絶縁膜４には上部寸法がａ、下部寸法がｂの
朝顔型開孔即ち朝顔型のコンタクトホール３ａが
形成される。従つて、レジスト膜５ａを除去すれ
ば図ｄ図示のように所望のコンタクトホール３ａ
が得られる。
にして、異方性ドライエツチングによりレジスト
膜５ａと絶縁膜４とのエツチングレートを略等し
くした条件で、絶縁膜４に穿たれる孔がトランジ
スタ電極１に達するまでエツチする。さすれば、
図ｃ図示のようにレジスト膜５ａと絶縁膜４とが
図示縦方向に略等しい寸法でエツチングされるの
で、開孔６ａの形状がそのまま絶縁膜４に移転し
て、絶縁膜４には上部寸法がａ、下部寸法がｂの
朝顔型開孔即ち朝顔型のコンタクトホール３ａが
形成される。従つて、レジスト膜５ａを除去すれ
ば図ｄ図示のように所望のコンタクトホール３ａ
が得られる。
具体的には上記の方法により、例えば、厚さ約
1μmの絶縁膜４の場合、レジスト膜５ａを厚さ約
1.5μmにしてEB（エレクトロンビーム）レジスト
で形成し、寸法ａを約1.2μm角、除去領域８ａの
深さを約1μm、寸法ｂを約0.4μm角にすることに
より、開口部の大きさが約1.2μm角、底部の大き
さが約0.4μm角の朝顔型で前記カパレージのよい
コンタクトホールを形成することが可能である。
露光領域寸法を上記のように小さな値にすること
はEB露光によれば問題がなく、特に寸法ｂに関
しては、その部分のレジスト膜５ａの厚さが約
0.5μmであるため、ｂが約0.4μm角であつても除
去領域８ｂの形成が可能になつている。
1μmの絶縁膜４の場合、レジスト膜５ａを厚さ約
1.5μmにしてEB（エレクトロンビーム）レジスト
で形成し、寸法ａを約1.2μm角、除去領域８ａの
深さを約1μm、寸法ｂを約0.4μm角にすることに
より、開口部の大きさが約1.2μm角、底部の大き
さが約0.4μm角の朝顔型で前記カパレージのよい
コンタクトホールを形成することが可能である。
露光領域寸法を上記のように小さな値にすること
はEB露光によれば問題がなく、特に寸法ｂに関
しては、その部分のレジスト膜５ａの厚さが約
0.5μmであるため、ｂが約0.4μm角であつても除
去領域８ｂの形成が可能になつている。
ちなみに、第１図図示の方法による場合は、レ
ジスト膜５ａの厚さが約1μm必要なため、寸法ｂ
に対応した透孔６の寸法は約0.8μm角（又は）
が必要である。
ジスト膜５ａの厚さが約1μm必要なため、寸法ｂ
に対応した透孔６の寸法は約0.8μm角（又は）
が必要である。
従つて、本発明の方法によれば、コンタクトホ
ールの大きさを従来より大幅に小型化することが
可能になり、トランジスタの小型化、延いては半
導体装置の高集積化を可能にさせる。
ールの大きさを従来より大幅に小型化することが
可能になり、トランジスタの小型化、延いては半
導体装置の高集積化を可能にさせる。
なお本発明においては、原理的に、露光回数が
上記の二回に限定されるものではなく、またエツ
チングの対象がコンタクトホールに限定されるも
のではない。
上記の二回に限定されるものではなく、またエツ
チングの対象がコンタクトホールに限定されるも
のではない。
(g) 発明の効果
以上に説明したように、本発明による構成によ
れば、絶縁膜に設けるコンタクトホールを形成す
るに際して、該コンタクトホールを小型に然もそ
の開口部を朝顔型にすることが可能な半導体装置
の製造方法を提供することが出来て、小型でカバ
ーレージのよいコンタクトホールにより、例えば
トランジスタの小型化、延いては半導体装置の高
集積化を可能にさせる効果がある。
れば、絶縁膜に設けるコンタクトホールを形成す
るに際して、該コンタクトホールを小型に然もそ
の開口部を朝顔型にすることが可能な半導体装置
の製造方法を提供することが出来て、小型でカバ
ーレージのよいコンタクトホールにより、例えば
トランジスタの小型化、延いては半導体装置の高
集積化を可能にさせる効果がある。
第１図はコンタクトホールの従来の形成方法の
一実施例を示した図ａ〜ｄ、第２図はコンタクト
ホールの本発明による形成方法の一実施例を示し
た図ａ〜ｄである。 図面において、１はトランジスタ電極、２は基
板、３，３ａはコンタクトホール、４は絶縁膜、
５，５ａはレジスト膜、６，６ａは開孔、７ａ，
７ｂはエツチ領域、８ａ，８ｂは除去領域、ａ，
ｂは寸法をそれぞれ示す。
一実施例を示した図ａ〜ｄ、第２図はコンタクト
ホールの本発明による形成方法の一実施例を示し
た図ａ〜ｄである。 図面において、１はトランジスタ電極、２は基
板、３，３ａはコンタクトホール、４は絶縁膜、
５，５ａはレジスト膜、６，６ａは開孔、７ａ，
７ｂはエツチ領域、８ａ，８ｂは除去領域、ａ，
ｂは寸法をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 基体上に形成された半導体領域上を覆う絶縁
膜を貫通して該半導体領域に達するコンタクトホ
ールを開口する工程を有する半導体装置の製造方
法において、 ポジ型レジスト膜を該絶縁膜上に被着する工程
と、 該コンタクトホールの上部開口を画定する領域
に含まれ且つ該コンタクトホールの底部を画定す
る領域を含む領域を、露光領域を重ね且つ該露光
領域の大きさを異にして複数回露光する工程と、 該露光毎に又は該複数回の露光後に該レジスト
膜を現像して、該レジスト膜に上部が朝顔型に広
がる窪みを形成する工程と、 次いで、該コンタクトホールの底部を画定する
領域を露光する工程と、 次いで、該レジスト膜を現像して、該朝顔型に
広がる窪みの中に該コンタクトホールの底部を画
定する開口を開設する工程と、 しかる後、異方性エツチングを行い該絶縁膜に
朝顔型のコンタクトホールを形成する工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033525A JPS60178635A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59033525A JPS60178635A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60178635A JPS60178635A (ja) | 1985-09-12 |
| JPH0476207B2 true JPH0476207B2 (ja) | 1992-12-03 |
Family
ID=12388957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59033525A Granted JPS60178635A (ja) | 1984-02-24 | 1984-02-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60178635A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI475698B (zh) * | 2012-09-05 | 2015-03-01 | Giantplus Technology Co Ltd | 改善透明導電層斷線之方法 |
-
1984
- 1984-02-24 JP JP59033525A patent/JPS60178635A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60178635A (ja) | 1985-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11330245A (ja) | 半導体装置のコンタクト形成方法 | |
| JPH0669351A (ja) | 多層金属配線構造のコンタクトの製造方法 | |
| JPH0476207B2 (ja) | ||
| KR0155787B1 (ko) | 반도체 메모리장치의 매몰접촉창 형성방법 | |
| KR100313957B1 (ko) | 커패시터 제조방법 | |
| KR0182176B1 (ko) | 반도체 소자의 접촉부 제조 공정 | |
| JPS6161545B2 (ja) | ||
| JPH0435048A (ja) | 半導体装置の多層配線形成方法 | |
| JP2904094B2 (ja) | 半導体装置の製造方法 | |
| JPS61296722A (ja) | 半導体装置の製造方法 | |
| KR100372657B1 (ko) | 반도체소자의콘택형성방법 | |
| JP3036038B2 (ja) | 半導体装置の製造方法 | |
| JPH0415925A (ja) | 半導体装置の製造方法 | |
| JPH0590198A (ja) | 半導体装置の製造方法 | |
| JP2000058640A (ja) | 半導体装置の製造方法 | |
| JPS5917541B2 (ja) | 半導体装置の製造方法 | |
| JPH08153785A (ja) | 半導体装置の製造方法 | |
| JPS59163838A (ja) | 半導体装置の製造方法 | |
| JPH01187862A (ja) | 半導体装置の製造方法 | |
| JPS61208846A (ja) | 半導体装置の製造方法 | |
| JPH0364933A (ja) | 半導体装置の製造方法 | |
| JPH1012566A (ja) | 半導体装置およびその製造方法 | |
| JPH01194334A (ja) | 半導体集積回路の製造方法 | |
| JPS5818940A (ja) | 半導体装置の製造方法 | |
| JPS6063949A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |