JPS59163838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59163838A JPS59163838A JP3849483A JP3849483A JPS59163838A JP S59163838 A JPS59163838 A JP S59163838A JP 3849483 A JP3849483 A JP 3849483A JP 3849483 A JP3849483 A JP 3849483A JP S59163838 A JPS59163838 A JP S59163838A
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- wiring
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に係り、特に素子の高集
積化に適した導体配線の形成方法に関する。
積化に適した導体配線の形成方法に関する。
近年、微細加工技術の進歩によってＬＳＩの集積度は目
覚しく向上しているが、更なる高集積化を図るにはいく
つかの障害がある。その一つに、導体配線のピッチを微
細加工技術の限界まで小さくできないことがある。これ
は、コンタクトホールとの関係に起因する。その理由を
第１図を用いて説明する。第１図（ａ） 、 （ｂ）は
、最小加工寸法を１μｍとしたいわゆる１μｍルールに
よるＬＳＩの一部を示す平面図とそのＡ−Ａ’断面図で
ある。ｐ型Ｓｉ 基板１１に必要な拡散層例えば１１
＋ 層１２を形成し、この表面を５ｉ０２膜１３でおお
い、このＳｔＯ，膜１３にコンタクトホール１４をあけ
て平行なＵ配線１５．。
覚しく向上しているが、更なる高集積化を図るにはいく
つかの障害がある。その一つに、導体配線のピッチを微
細加工技術の限界まで小さくできないことがある。これ
は、コンタクトホールとの関係に起因する。その理由を
第１図を用いて説明する。第１図（ａ） 、 （ｂ）は
、最小加工寸法を１μｍとしたいわゆる１μｍルールに
よるＬＳＩの一部を示す平面図とそのＡ−Ａ’断面図で
ある。ｐ型Ｓｉ 基板１１に必要な拡散層例えば１１
＋ 層１２を形成し、この表面を５ｉ０２膜１３でおお
い、このＳｔＯ，膜１３にコンタクトホール１４をあけ
て平行なＵ配線１５．。
１５２を配設している。Ｍ配線１５．．１５□の配線幅
は１μｍであり、配線間隔も１μｍとすることがリング
ラフィ技術上は可能である。
は１μｍであり、配線間隔も１μｍとすることがリング
ラフィ技術上は可能である。
しかしながら図示のように、コンタクトホール１４部で
はＭ配線１５２はコンタクトホール１４を完全におおう
ようにパターニングするのが普通である。このためＡｔ
配線１５２は、コンタクトホール１４がやはり最小加工
寸法である１μｍ 口であるとすると、このコンタクト
ホール１４部で線幅が２μｍ程度となり、実際に実現可
能な配線ピッチが２５μｍとなってしまう。また図では
示してないが、Ａｔ 配線１５１をもコンタクトホール
１４に隣接する位置で基板にコンタクトさせようとする
と、これらＡＪａ配線１５．．１５□のピッチは３μｍ
になってしまう。この結果、配線に要する面積は、最小
加工寸法で決まる２μｍの配線ピッチで形成する場合に
比べ、２５〜５０ｑ６も大きくなり、集積度向上を妨げ
る大きな原因となっている０従来技術において、配線幅
をコンタクトホール部で太らせているのは、マスク合せ
ずれて対する対策のためである。第２図は配線幅をコン
タクトホール部で太らせなかった場合の問題を説明する
ために示した図である。第１図と対応する部分には第１
図と同一符号を付しである。
はＭ配線１５２はコンタクトホール１４を完全におおう
ようにパターニングするのが普通である。このためＡｔ
配線１５２は、コンタクトホール１４がやはり最小加工
寸法である１μｍ 口であるとすると、このコンタクト
ホール１４部で線幅が２μｍ程度となり、実際に実現可
能な配線ピッチが２５μｍとなってしまう。また図では
示してないが、Ａｔ 配線１５１をもコンタクトホール
１４に隣接する位置で基板にコンタクトさせようとする
と、これらＡＪａ配線１５．．１５□のピッチは３μｍ
になってしまう。この結果、配線に要する面積は、最小
加工寸法で決まる２μｍの配線ピッチで形成する場合に
比べ、２５〜５０ｑ６も大きくなり、集積度向上を妨げ
る大きな原因となっている０従来技術において、配線幅
をコンタクトホール部で太らせているのは、マスク合せ
ずれて対する対策のためである。第２図は配線幅をコン
タクトホール部で太らせなかった場合の問題を説明する
ために示した図である。第１図と対応する部分には第１
図と同一符号を付しである。
１６□ 、１６□はＡ２ 配線１５．．１５□をエツチ
ングする際のレジストマスクである。最近の微細加工技
術ではこのレジストマスク１６．。
ングする際のレジストマスクである。最近の微細加工技
術ではこのレジストマスク１６．。
１６□を用いＣｔ、を含むガスを利用した反応性イオン
エツチング法でＡ！−膜をエツチングする。
エツチング法でＡ！−膜をエツチングする。
このエツチング法ではＳｉ 基板１１もエツチングさ
れるため、図示のようにレジストマスク１６□がコンタ
クトホール１４の一部が露出した状態でパターニングさ
れていると、Ａｔ膜がエツチングされた後ｎ＋層１２の
表面も一部エッチングされてしまう。このような状態に
なると、ｎ＋ 層１２のリーク電流が増加したり、ｎ＋
層１２が浅い場合にはｎ＋層１２と基板１１間が短絡す
るといった不良を生ずる。またそこまで至らなくても、
ｎ＋層１２の層抵抗が増大して所望の素子特性が得られ
なくなる。
れるため、図示のようにレジストマスク１６□がコンタ
クトホール１４の一部が露出した状態でパターニングさ
れていると、Ａｔ膜がエツチングされた後ｎ＋層１２の
表面も一部エッチングされてしまう。このような状態に
なると、ｎ＋ 層１２のリーク電流が増加したり、ｎ＋
層１２が浅い場合にはｎ＋層１２と基板１１間が短絡す
るといった不良を生ずる。またそこまで至らなくても、
ｎ＋層１２の層抵抗が増大して所望の素子特性が得られ
なくなる。
以上のようなわけで、従来技術では、マスク合せずれが
あってもコンタクトホールが露出しないように、Ａｔ配
線パターンをコンタクトホール部で大きくせざるを得な
かったのである。
あってもコンタクトホールが露出しないように、Ａｔ配
線パターンをコンタクトホール部で大きくせざるを得な
かったのである。
本発明は上記の点に鑑み、信頼性や歩留り低下をもたら
すことなく導体配線ピッチを小さくして、素子の高集積
化を図ることを可能とした半導体装置の製造方法を提供
することを目的とする。
すことなく導体配線ピッチを小さくして、素子の高集積
化を図ることを可能とした半導体装置の製造方法を提供
することを目的とする。
本発明は、素子が形成された半導体基板を絶縁膜でおお
い、この絶縁膜にコンタクトホールを形成して全面に導
体膜を形成した後、この導体膜のエツチング用マスクと
して、コンタクトホール部に対応する凹部に予め第１の
被膜を自己整合的に埋込み、次いで通常の工程で配線パ
ターンに対応するパターンの第２の被膜を形成し、これ
ら第１．第２の被膜をマスクとして用いて前記導体膜を
エツチングすることを特徴とする。
い、この絶縁膜にコンタクトホールを形成して全面に導
体膜を形成した後、この導体膜のエツチング用マスクと
して、コンタクトホール部に対応する凹部に予め第１の
被膜を自己整合的に埋込み、次いで通常の工程で配線パ
ターンに対応するパターンの第２の被膜を形成し、これ
ら第１．第２の被膜をマスクとして用いて前記導体膜を
エツチングすることを特徴とする。
第１の被膜を導体膜表面のコンタクトホール部に対応す
る凹部に自己整合的に埋込む工程は、レジスト膜やＣＶ
Ｄ膜を単層または積層膜として表面が略平坦になるよう
に形成し、これを異方性ドライエツチング法により全面
エツチングを行えばよい。
る凹部に自己整合的に埋込む工程は、レジスト膜やＣＶ
Ｄ膜を単層または積層膜として表面が略平坦になるよう
に形成し、これを異方性ドライエツチング法により全面
エツチングを行えばよい。
本発明によれば、第２の被膜によるマスクパターン形成
の際に位置合せずれを生じたとしても、コンタクトホー
ル部には予め第１の被膜が埋込まれているため、導体膜
エツチングの工程でコンタクトホール底面がエツチング
されることはない。このため導体配線パターンをコンタ
クトホール部で太らせる必要がなく、平行な導体配線の
ピッチを微細加工技術の限界で決まる値まで詰めること
ができる。従って本発明によれば、素子の信頼性低下や
特性低下をもたらすことなく、集積回路の高密度集積化
を図ることができる。
の際に位置合せずれを生じたとしても、コンタクトホー
ル部には予め第１の被膜が埋込まれているため、導体膜
エツチングの工程でコンタクトホール底面がエツチング
されることはない。このため導体配線パターンをコンタ
クトホール部で太らせる必要がなく、平行な導体配線の
ピッチを微細加工技術の限界で決まる値まで詰めること
ができる。従って本発明によれば、素子の信頼性低下や
特性低下をもたらすことなく、集積回路の高密度集積化
を図ることができる。
本発明の一実施例を第３図（ａ）〜（ｆ）を用いて説明
する。ｐ型Ｓ１ 基板２ノにｎ＋層２２その他の拡散
層を含む素子を形成し、全面を８１０２膜２３でおおっ
た後、この８４０２膜２３に必要なコンタクトホール２
４を形成する（ａ）。この後全面に配線用導体膜として
例えばＳｔ を２〜５係含むＡｔ膜２５を０．７〜１
０μｍの厚さに形成する。この人ｔ 膜２５の形成法は
通常の真空蒸着法の他、電子ビーム蒸着法、スパッタ法
、λ ＣＶＤ法などいかなるす法を用いてもよい。この後Ｍ膜
２５上全面にＡｔ 膜２５に対するエツチングマスクと
なる第１の被膜としてレジスト膜２６を、スピンコード
法により表面が略平坦になるように塗布形成する（ｂ）
Ｏそして異方性ドライエツチング法としてＣＦ、＋Ｈ２
ガスを用いた反応性イオンエツチング法を利用して全面
エツチングを行って、レジスト膜２６をコンタクトホー
ル２４部に対応する凹部内に自己整合的に残置させる（
Ｃ）ｏこのとき必要ならば、２００℃、３０分程度の熱
処理を行って残置されたレジスト膜２６を硬化させる。
する。ｐ型Ｓ１ 基板２ノにｎ＋層２２その他の拡散
層を含む素子を形成し、全面を８１０２膜２３でおおっ
た後、この８４０２膜２３に必要なコンタクトホール２
４を形成する（ａ）。この後全面に配線用導体膜として
例えばＳｔ を２〜５係含むＡｔ膜２５を０．７〜１
０μｍの厚さに形成する。この人ｔ 膜２５の形成法は
通常の真空蒸着法の他、電子ビーム蒸着法、スパッタ法
、λ ＣＶＤ法などいかなるす法を用いてもよい。この後Ｍ膜
２５上全面にＡｔ 膜２５に対するエツチングマスクと
なる第１の被膜としてレジスト膜２６を、スピンコード
法により表面が略平坦になるように塗布形成する（ｂ）
Ｏそして異方性ドライエツチング法としてＣＦ、＋Ｈ２
ガスを用いた反応性イオンエツチング法を利用して全面
エツチングを行って、レジスト膜２６をコンタクトホー
ル２４部に対応する凹部内に自己整合的に残置させる（
Ｃ）ｏこのとき必要ならば、２００℃、３０分程度の熱
処理を行って残置されたレジスト膜２６を硬化させる。
この熱処理工程はレジスト膜２６の全面エツチングを行
う前に行ってもよく、これによってレジスト膜２６が再
流動して凹部内に効果的に埋込まれることになる。また
必要ならば、レジスト膜２６の全面エツチング工程の前
後に都合２回の熱処理工程を入れてもよい。次にＡｔ膜
２５のエツチングに対するマスクとなる第２の被膜とし
て再びレジスト膜２７ （２７，、２７２）を全面に塗
布し、通常の写真蝕刻工程でこれを配線パターンに対応
するパターンに形成する（ｄ）。本実施例は、例えばコ
ンタクトホール２４の寸法を１μｆｉｔ口とし、このコ
ンタクトホール２４を通るＭ配線とこれと隣接して平行
に走るＡｔ配線を１μｍ幅、１μｍｎ 間隔として、コ
ンタクトホール２４部でも配線幅を太らせないで配設す
る場合であって、第３図（ｄ）はレジスト膜２７がわず
かに位置合せずれを生じてパターニングされた状態を示
している。この後、レジスト膜２６および２７をマスク
として例えばＣｔ２ガスを含む反応性イオンエツチング
法によりＡｔ膜２５をエツチングして、ｎ＋層２２にコ
ンタクトするＡｔ配線２５□とこれに隣接するＭ配線２
５゜を分離形成する（ｅ）。最後にレジスト膜２６゜２
７を例えば０２プラズマ処理により除去する（ｆ）。
う前に行ってもよく、これによってレジスト膜２６が再
流動して凹部内に効果的に埋込まれることになる。また
必要ならば、レジスト膜２６の全面エツチング工程の前
後に都合２回の熱処理工程を入れてもよい。次にＡｔ膜
２５のエツチングに対するマスクとなる第２の被膜とし
て再びレジスト膜２７ （２７，、２７２）を全面に塗
布し、通常の写真蝕刻工程でこれを配線パターンに対応
するパターンに形成する（ｄ）。本実施例は、例えばコ
ンタクトホール２４の寸法を１μｆｉｔ口とし、このコ
ンタクトホール２４を通るＭ配線とこれと隣接して平行
に走るＡｔ配線を１μｍ幅、１μｍｎ 間隔として、コ
ンタクトホール２４部でも配線幅を太らせないで配設す
る場合であって、第３図（ｄ）はレジスト膜２７がわず
かに位置合せずれを生じてパターニングされた状態を示
している。この後、レジスト膜２６および２７をマスク
として例えばＣｔ２ガスを含む反応性イオンエツチング
法によりＡｔ膜２５をエツチングして、ｎ＋層２２にコ
ンタクトするＡｔ配線２５□とこれに隣接するＭ配線２
５゜を分離形成する（ｅ）。最後にレジスト膜２６゜２
７を例えば０２プラズマ処理により除去する（ｆ）。
この実施例によれば、第３図（ｄ）に示したように配線
パターンを規定するレジスト膜２７のパターンがマスク
合せずれによりコンタクトホール２４部が一部露出する
状態となっていても、コンタクトホール２４部には前工
程でレジスト膜２６を残置させであるため、Ａｔ膜エツ
チングの工程で基板表面までエツチングされることはな
い。このため、ｎ＋ 層２２の抵抗が増大したりリーク
電流が増大したり、またｎ＋ 層２２と基板２１とが短
絡するといった不良は確実に防止される。そして、Ａｔ
配線をコンタクトホール部で太らせる必要がないため、
配線ピッチを従来法に比べて２５〜５０チも小さくする
ことが可能となり、従って高密度集積化が図られる。し
かも、レジスト膜２６をコンタクトホール２４に対応す
る四部に埋込む工程はマスク合せを要せず、全面エツチ
ングで自己整合されるため、従来に比べて工程が格別複
雑になることはない。
パターンを規定するレジスト膜２７のパターンがマスク
合せずれによりコンタクトホール２４部が一部露出する
状態となっていても、コンタクトホール２４部には前工
程でレジスト膜２６を残置させであるため、Ａｔ膜エツ
チングの工程で基板表面までエツチングされることはな
い。このため、ｎ＋ 層２２の抵抗が増大したりリーク
電流が増大したり、またｎ＋ 層２２と基板２１とが短
絡するといった不良は確実に防止される。そして、Ａｔ
配線をコンタクトホール部で太らせる必要がないため、
配線ピッチを従来法に比べて２５〜５０チも小さくする
ことが可能となり、従って高密度集積化が図られる。し
かも、レジスト膜２６をコンタクトホール２４に対応す
る四部に埋込む工程はマスク合せを要せず、全面エツチ
ングで自己整合されるため、従来に比べて工程が格別複
雑になることはない。
上記実施例では、Ａ７配線を基板拡散層にコンタクトさ
せる場合につき説明したが、本発明はこれに限定されな
い。例えば基板に素子を形成し、その上に一層以上の配
線を形成した後頁にその上に配線を重ねて、上部配線を
基板拡散層の他、下地配線層にコンタクトさせる場合に
も、本発明を適用することができる。第４図は、素子が
形成された８１ 基板３ノを５ｉ０２膜３２でおおい
、その上に多結晶シリコン配線３３を形成し、更にその
表面を５ｉ０２膜３４でおおってＡ７配線３５（３５，
，３５，）を形成して、Ａｔ配線３５□を下地の多結晶
シリコン配線３３にコンタクトさせた例を示している。
せる場合につき説明したが、本発明はこれに限定されな
い。例えば基板に素子を形成し、その上に一層以上の配
線を形成した後頁にその上に配線を重ねて、上部配線を
基板拡散層の他、下地配線層にコンタクトさせる場合に
も、本発明を適用することができる。第４図は、素子が
形成された８１ 基板３ノを５ｉ０２膜３２でおおい
、その上に多結晶シリコン配線３３を形成し、更にその
表面を５ｉ０２膜３４でおおってＡ７配線３５（３５，
，３５，）を形成して、Ａｔ配線３５□を下地の多結晶
シリコン配線３３にコンタクトさせた例を示している。
この場合、ＡＡ配線３５の形成工程に上記実施例と同様
の工程を適用することができ、これによって上記実施例
と同様の効果を得ることができる。
の工程を適用することができ、これによって上記実施例
と同様の効果を得ることができる。
また上記実施例では、Ａｔ膜表面のコンタクトホール部
に対応する凹部な埋める第１の被膜としてレジスト膜を
用いたが、ＣＶＤ法による５ｉ０２膜、Ｓｉ３Ｎ４膜、
多結晶シリコン膜などを用いてもよい。特にＣＶＤ絶縁
膜を用いた場合には、Ａ７膜パターニング後もこれをそ
のまま残すことができる。こうすれば多層配線を形成す
る場合に表面の凹凸が緩和されるので配線形成の歩留り
が向上する。
に対応する凹部な埋める第１の被膜としてレジスト膜を
用いたが、ＣＶＤ法による５ｉ０２膜、Ｓｉ３Ｎ４膜、
多結晶シリコン膜などを用いてもよい。特にＣＶＤ絶縁
膜を用いた場合には、Ａ７膜パターニング後もこれをそ
のまま残すことができる。こうすれば多層配線を形成す
る場合に表面の凹凸が緩和されるので配線形成の歩留り
が向上する。
更に第１の被膜として、ＣＶＤ膜とこの上に更にスピン
コードしたレジスト膜との積層膜を用いることも有用で
ある。この場合には第１の被膜の表面平坦化がよりよく
行われる。またこの場合、積層膜の全面エツチングは、
レジスト膜とＣＶＤ膜に対するエツチング速度が等しい
条件に設定された異方性ドライエツチング法により行う
。
コードしたレジスト膜との積層膜を用いることも有用で
ある。この場合には第１の被膜の表面平坦化がよりよく
行われる。またこの場合、積層膜の全面エツチングは、
レジスト膜とＣＶＤ膜に対するエツチング速度が等しい
条件に設定された異方性ドライエツチング法により行う
。
第１図（ａ） 、 （ｂ）は従来法による半導体装置の
一例の平面図とそのＡ −Ａ、 ’断面図、第２図は同
じ〈従来法により配線幅をコンタクトホール部た でならせなかった場合の第１図（ｂ）に対応する断面図
、第３図（ａ）〜（ｆ）は本発明の一実施例の製造工程
を駅１明するための断面図、第４図は他の実施例の製造
工程を説明するための断面図である。 ２１−−− ｐ型Ｓ１ 基板、２２−・ｎ＋ 層、２
３−＝ＳｉＯ□膜、２４・・・コンタクトホール、２５
・・・Ｍ膜、２６・・・レジスト膜（第１の被膜）１、
？ ７ （２７，、２７２）・・・レジスト膜（第２の
被膜）。
一例の平面図とそのＡ −Ａ、 ’断面図、第２図は同
じ〈従来法により配線幅をコンタクトホール部た でならせなかった場合の第１図（ｂ）に対応する断面図
、第３図（ａ）〜（ｆ）は本発明の一実施例の製造工程
を駅１明するための断面図、第４図は他の実施例の製造
工程を説明するための断面図である。 ２１−−− ｐ型Ｓ１ 基板、２２−・ｎ＋ 層、２
３−＝ＳｉＯ□膜、２４・・・コンタクトホール、２５
・・・Ｍ膜、２６・・・レジスト膜（第１の被膜）１、
？ ７ （２７，、２７２）・・・レジスト膜（第２の
被膜）。
Claims (4)
- （１）所望の素子が形成された半導体基板の表面を絶縁
膜でおおう工程と、この絶縁膜にコンタクトホールを形
成する工程と、この後全面に導体膜を形成する工程と、
この導体膜上全面に導体膜エツチングに対してマスクと
なる少くとも一層の第１の被膜を形成し、これを全面エ
ツチングして導体膜表面の前記コンタクトホールに対応
する凹部に自己整合させて埋込む工程と、この後前記導
体膜上全面に導体膜エツチングに対してマスクとなる第
２の被膜を形成し、これを写真蝕刻法により所定パター
ンに形成する工程と、これら第１および第２の被膜をマ
スクとして前記導体膜を選択的にエツチングして配線を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。 - （２） 前記第１の被膜としてレジスト膜をスピンコ
ード法により塗布し、これの全面エツチングを異方性ド
ライエツチングにより行う特許請求の範囲第１項記載の
半導体装置の製造方法。 - （３）前記第１の被膜としてＣＶＤ膜を用い、これの全
面エツチングを異方性ドライエツチングにより行う特許
請求の範囲第１項記載の半導体装置の製造方法。 - （４）前記第１の被膜としてＣＶＤ膜とこの上にスピン
コード法により塗布したレジスト膜の積層膜を用い、こ
れの全面エツチングをＣＶＤ膜とレジスト膜に対するエ
ツチング速度が略等しい条件に設定された異方性ドライ
エツチングにエリ行う特許請求の範囲第１項記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3849483A JPS59163838A (ja) | 1983-03-09 | 1983-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3849483A JPS59163838A (ja) | 1983-03-09 | 1983-03-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59163838A true JPS59163838A (ja) | 1984-09-14 |
Family
ID=12526815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3849483A Pending JPS59163838A (ja) | 1983-03-09 | 1983-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59163838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104626A (ja) * | 1984-10-29 | 1986-05-22 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192048A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1983
- 1983-03-09 JP JP3849483A patent/JPS59163838A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57192048A (en) * | 1981-05-21 | 1982-11-26 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104626A (ja) * | 1984-10-29 | 1986-05-22 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
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