JPS61104626A

JPS61104626A - 半導体装置の製造方法

Info

Publication number: JPS61104626A
Application number: JP22593584A
Authority: JP
Inventors: Kohei Ebara; 江原　孝平; Hideyuki Unno; 秀之海野; Susumu Muramoto; 村本　進
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1984-10-29
Filing date: 1984-10-29
Publication date: 1986-05-22
Anticipated expiration: 2010-04-26
Also published as: JPH0738383B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は高密Ｉａ：（ｆこして微細な）くクン會イｆ１
−る集積回路ｉ／ｃＪ、−いて、凹凸全イｆする表ＵＩ
＋＋の、凹の領域にのみ堆積膜を残丁ことｉＣよって、
尚密度化及び大規模化に有効な構】′６を与える半導体
装置の製造力Ｉｆ：に関する。

（従来技術及び発明が解決しようとする問題点）従来の
この釉の半導体装置の製造方法とじてば、リフトオフ法
１選択堆積法等がある。リフトオフ法は、パタン形成し
たマスクを）ｆｌいて＋地相料をエツチングし、マスク
全残し′ｆ？：、１１て薄膜を堆積し、下地濁科の凹領
域が埋め込壕れる１で薄膜全堆積した後、マスクとその
マスクの上に堆積した薄膜全同時に除去する方法である
。第１１図（Ａ）〜（ト）に従来のリフトオフプロセス
を具体的に示す。第１１図囚において１は基板、２ば１
をエツチングする時に使用されるマスクである。たとえ
ば１としてはＳｌ基板または３ｉ基板上のＡＱＩｇ、２
としてはレジスト膜が採用される。ＲＩ　Ｅによって基
板１全エツチングし、　（Ｂ）が得られる。ａはエツチ
ングによってできた凹領域である。この」二に方向性を
有する暎堆棺法、たとえば、Ｅ　ＣＲ型プラズマ堆積法
やイオンビームスパッタ法によって薄膜を堆損しＣ）が
得られる。′Ｉ４膜の１模釉としては５ｉ０２や５ｉａ
Ｎ４＋模が採用される。方向性を有する膜堆積であるた
め、平坦面に堆積した３、４は緻密膜であり、段差側壁
に堆積した５は脆弱１俟となる。スライドエツチングに
よって１徴弱膜５を除去し、３と４は緻密１１Ｍ　Ｔあ
るためほとんどエツチングされず、（Ｄ）が得られる。

ｂは脆弱膜が除去されてできた隙間でレジスト２の１１
１１１壁が露出している。リフトオフによってマスク２
と緻育１摸４を同時に除去して（目が伶られる、この方
法における問題点としては凹凸のパタンか微細化され、
段差の縦方向の長さが横力向の長さに比べて相対的に大
きくなるにつれて、下地段差の」二にレジストノ々クン
が重ねられている分たけそれが邪魔となって凹領域に堆
積されるＮ　ｔｆ’Ａの厚さが減少してくることである
。第１２図囚、（Ｂ）にそれ例全示す。第１２図（ＡＪ
において６は凹凸全有テる基板、７はレジスト、８　、
９　、１２は方向性を有り−る膜堆積による緻密膜、１
０　、１１は方向性を有する膜堆積による脆弱膜である
。第１２図囚は第１１図Ｃ）に相当する工程であるもの
とする。凹領域Ｃは基板６の凸領域１３と、その上にあ
るレジスト７によって方向性を有する膜堆積が邪魔され
て、緻密膜１２の膜厚は、邪魔されない緻密膜９．ｒ、
りも薄くなる。微細化が進む程、この程度は著るしくな
る。第１２図（Ｂ）はリフトオフ後の形状で茜きｅは高
きｆ、Ｊ：りも小さく、幅ｄが小さくなるにつれてその
程度は急檄に増大する。勿論、篩さｅが昼さｆに等しい
ことが平坦化のためＫは望才しい。リフトオフ法の他の
１１」」照点としてはリフトオフ残りに対するプロセス
上の汚染に対する保証である。第１３図０３（Ｃ）　ｖ
ｃその例を示す、、、第１３図（Ａ）において１４は基
板、１５はレジストで、第１１図（Ｃ）の工程に相西す
る。レジストパタンに対すルヒっかき傷等によってレジ
ストパタンのくスれがｇに示すように歩留り的に生ずる
ことがある。その場所ではレジストの形状は正常な形で
はなくくずれている。この上に方向性を有する１模堆槓
法によって薄膜全堆積した構造を第１３図（＋３）　Ｋ
　示Ｔ。第１３図０３）は第１３図（Ａ）　ノｇ　ｒ　
ｈｃＤ場所での断面構造であジ、レジストパタンは１６
に示ｊようにくずれている。第１３図（１３）は第１１
図Ｃ）の工程に相当し、１７　、１８は緻密膜で１９は
脆弱膜である。スライドエツチングによって脆弱膜１９
全除去し、第１３図（Ｃ）が有られる。レジス］・パタ
ン１Ｇのｊｌｔｌｌ壁は紀１−１１凶（１））のｂのイ
＊に露出していないため緻ぞ膜１８は段差の線Ｉで基板
１４に化０渚し、リフトオフ残りの要因となる。この場
合、レジスト１６は１８で僚われているためリフトオン
工程でレジストが完全に除去された７１）合力１の４ｊ
４（、Ｍができない。通常使用されている有機系レジス
トが除去されずに残れば、後工程でプロセス装置全汚染
することがあり問題となる。更に、最近の微卸１加工に
使用されるドライエツチングではエツチング時（（重合
膜が生成した９、レジスト形状が変化するため、レジス
ト形状が軍費な役割をするりフトオフ法において、下地
判料トレジスト形状の両者全同時にリフトオフに適した
形状に加工することが困難になりつつある。

−力、込択堆積法は、リフトオフ法と異なり四げ４域Ｖ
Ｃのみ薄膜を堆積し、凸」域ＶＣはその薄膜が堆積しな
い条件を用いる。この方法においては、凸領域に澄１模
が堆積する原因となる核が存在した場合、その核部もと
にして凸領域ＶＣも薄ＩＦＪが堆積するという欠点をも
つ。この核を完全に除去することも、ＬＳＩのプロセス
では極めて困難である。

他に、堆積膜のフロー技術があるが、表面の凹凸部なだ
らかにするだけで、平坦化の程度は十分ではなく、場所
によってできた膜厚が異なるという欠点がある。

（問題点を解決するための手段）本発明は上記の欠点全改善するために提案されたもので
、その目的とする点は、半導体素子の表面に形成されて
いる凹凸部に基ずく段差がある場合に、この段差の縦方
向の長さが横方向の長さに比べて相対的に太きいときも
、凹領域に堆積される薄１換の厚さの減少を防ぐこと、
リフトオフ法におけるリフトオフ残すに対するプロセス
の汚染によるトラブルを減少すること、プロセス中に塗
布されたレジストパタンのくずれを防ぐこと、さらに正
面に凹凸を有する場合の凹領域にのみ堆積マスクを残し
パタン形成すること及びＬＳＩの素子間分峙、ゲート電
極。

金属配紹（（おける試料表面全平坦化し、パタン密度全
島密度化することＩｆＣある。

要約下れ（は本発明の製造方法の特徴は、方向性を有す
る膜堆積法によって、凹凸ｋ　：Ｍ−Ｊ−る基板上にれ
す膜を堆積し、凹凸の段差１ｔｌｌｉハηに堆積した脆
弱膜のみ全除去してこの段差１１１１１１壁にスキマを
形成し、凹領域の平坦面と凸領域の平坦面に堆積したｌ
ｊＱを残し、その上１にレジストｆ塗布して、上記スキ
マリなかにもレジストを埋め込み、凸領域のレジストの
一部分除去し７、このレジスト全マスクとして凸領域に
残した堆れｌ膜を除去し、かつ四徊域には、ｉ＋ｉ膜ケ
その壕寸残丁製造方法にある。

次に本発明の詳細な説明する。なお実施例は一つの例示
であって５不発明の軸°神を逸脱しない範囲でイ止々の
変更あるいは改良全行いうることは言う−１：でもない
。

第１図囚〜（ト）は本発明の第１の実施例である。

この方法は段差側壁上の脆弱ＩＪＱを除去後レジストを
塗布し、凸領域のレジストを露光して除去し、凸領域の
堆積膜を除去する方法である。、第１図（Ａ）は凹凸全
形成した基板加の上に方向性全有する堆積法で薄膜全堆
積した構造である。基板２０はたとえばＳｌ基板、堆積
法としてはＥＣＲプラズマ堆積法、イオンビームスパッ
ク法、ＭＢＥ法等がある。２１は凹領域に堆積した緻密
な膜質をもつ薄膜、２２は凸領域に堆積した緻密な膜、
２３は段差側壁に堆積した脆弱な膜である。

堆積膜としてはｓ　ｉ０２膜やＳｉ３Ｎ４膜を選ぶ。用
途によっては堆積膜としてアモルファスＳｉ膜が、ある
いけ基板２０として５ｉ０２等の絶縁膜も選ぶことがで
き、これらの各独材料の組み合わせもできる。スライド
エツチングによって脆弱ＩＩα２３を除去して第１図（
Ｂ）　’ｚ得る。堆積膜２１と２２は隙間２４に、［：
つて分断される。２４は脆弱膜が除去されてできた隙間
で、段差側壁が露出している。これにレジスト２６ヲ塗
布して第１図（Ｃ）　’ｅ得る。レジスト２６は隙間２
４を２５に示す工うに埋めつくし、レジストが１１　、
２２　’ｚ分断する。これが後の工程で緻密膜２１を残
すために重要な点である。ｆ′？たに露光マスクを用い
て凸領域のレジストｌ露光する。２７は露光用のビーム
で例えば光やｍ子ビーム全表わ′１″′。露光の領域の
幅２８は凸領域の幅２９の中に入る様にする。従って合
わせ精度の分だけ幅２８は幅２９　、Ｊ：り小さくする
。露光功、像後、第１図ＣＤ＋を得る。３０はパタン形
成されたレジストである。レジスト３０をマスクにして
緻密膜２２をエツチングによって除去し、第１図（ト）
を得る。

レジスト３０ヲ除去して第１図（Ｆ）　’ｅ得る。

以上の工程の中で、最も１１〃な点は隙間２４の中にレ
ジスト２５が入ジ込むことであり、この性質全利用して
凸領域の堆積膜２２ヲ除去１″る点である。以下の適用
例でも、この性質を共通に利用している。

第２図囚〜■は他の実施例である。第１図（４）〜［Ｆ
］では方向性のある膜堆積法によって薄膜を１回だけ堆
積したが、この堆積膜厚を薄くして、第１図（４）〜（
ト）のプロセスを２回縁Ｑ返したのが第２図（５）〜［
Ｆ］である。第２図（Ａ）ＶＣおいて２０は基板、　３
１　、３２は緻密膜、３３は脆弱膜である。３３をスラ
イドエツチングで除去してレジス１−Ｕｋ塗布しパタン
形成して第２図（Ｂ）　ｅ得る。３４ｉｄパクン形成さ
れたレジスト膜である。３４ヲマスクにして緻密膜３２
　ｉエツチングして除去し、レジスト＠３４を除去した
後、再び方向性のある膜堆積法で薄膜を堆積し、第２図
（Ｑを得る。３５　、３６は緻密膜、３７は脆弱膜であ
る。これをスライドエツチングしで脆弱膜３７ヲ除去し
、レジスト全塗布してパタン形成し第２図ａを得る。３
８はパタン形成されたレジストである。３８ヲマスクに
して緻密膜３６全エツチングして除去し、レジスト３８
全除去して第２図［Ｆ］を得る。３９は凹領域に埋め込
貰れた堆積膜である。隙間４０は第２図（ト）の方が第
１１凶■より幅が狭い。第２図■〜■の力が第１図（４
）〜（ト）エフも工程数が多いが上述の様に隙間が狭い
ためパタンの微細化、後工程での表面の平坦性において
有利となる。この例はプロセスを２回繰り返した例であ
るが、３回以上繰り返丁ことも当然用能で、その場合の
長所は隙間全極めて小さくできるが、欠点は工程数が増
加することである。

第３図（Ａ）〜０は、方向１午のある膜堆積法とスライ
ドエツチング７２回繰り返した後、第１図（Ｃ）〜（ト
）の方法で凸領域上に堆積した薄膜全除去する方法であ
る。第３図（４）は方向性のある膜堆積法で薄膜全堆積
後、スライドエツチングで段差側壁の脆弱膜を除去する
工程を２回繰り返した後の構造である。４１と４２は１
回目の堆積膜、４３と４４は２回目の堆積１換である。

この構造に、第１図（Ｑ〜■の方法を適用して第３図（
Ｂ）を得る。

都は凹領域に残された堆積膜、４６は隙間である。

この上にＣＶＤ膜４７ヲ堆積し、その上にレジスト４８
を塗布して第３図（Ｃ）を得る。これをＲＩＥでエツチ
ングして第３図ａ３を得る。４９は４７の溝の中に残さ
れた部分である。

第１図〜第３図１では凸領域にレジストｌ露光を形成す
る場合、凹凸領域を形成する際に使用したマスクのパタ
ン寸法よりも合わせ精度の分だけパタン寸法の小さなマ
スクを使用する。

第４図（５）〜■は、パタン寸法が同一の反転マスフも
しくはポジネガの反転レジスト全使用する笑施例である
。第４自回において５０は基板、５１　、５２は方向性
のある１換堆稍法によって形成した緻密１模、５３は脆
弱膜である。スライドエツチングによって脆弱１模５３
を除去し第４図（Ｂ）を得る。

これに有機系レジスト５４全塗布し、比較曲面い温度で
ベーキングし第４図（Ｑを得る。たとえばＡＺ系レジス
トの２００℃ベーキング、あるいはポリイミドの４００
℃ベーキングでもよい。これを酸素ＲＩ　Ｅによって平
坦面の有機系レジストがなくなる壕でエツチングして平
坦面のレジストを除去し、第４図（Ｌ）ｌを得る。５５
ば５４の残った汁１１分である。５５の丁その広がり量
ｊの分を合わせ精度よりも大きくすることによってパタ
ン寸法が同一のマスクが使える。この」二に再びレジス
ト５６を塗布し、５８の領域を光またばＥＩ３のビーム
５７によって露光し、第４図（１７）を得る。第４図（
ト）における凸領域のパタン寸法５９と、マスク寸法５
８は同一であり、合わせずれによって５８はｋだけ５９
からずれてはみだしているが、ｋは前占己（Ｑ　ｊ　、
Ｊ：　、ＩＩＪも小さいため露光後（ｌこ５２は一部分
が露出するが、５１が面出１−ること（り１：ない。光
露光の場合ＡＺ糸のポジレジストか使用されるため、マ
スク５８は凹凸の段差を形成する時１１Ｃ快月ｌしたマ
スクの白黒を反転したマスクにする。Ｅ　Ｂ’Ａ’ｆ’
。

光の場合は段差全形成する時はイ・ガレシスト全使用し
、第４図（１つの５６としてポジレジストを使用１−る
。このｊ／Ｊ合（はレジストパタンからポジに反転する
だけでＥ　Ｂ露光のテークはその−ま貰でよい。レジス
ト５５と６０をマスクにして緻密膜５２をエツチングし
記４区１　（Ｇ）　全イ４Ｊ−る。５５と６０をアッシ
ャ−、Ｊ　　１．００等のレジスト除去工程’ｋＲて第
４図（１（）を得る。

第５図（４）〜Ｃ）は第３凶■〜０を素子分離構造にコ
魚用した例である。第５図（Ａ）ＶＣおいて６１は８１
基板、６２は熱酸化ｊ模である。Ａ、Ｂは酸化）俣を埋
め込むために形成したで１ηである。例えばＲＩ　Ｅを
用いて深さ数μｒｎ　ｃ／）清音形成する。溝Ａは幅か
１μｔｎ程度又はサブミクロンの狭い竹で、？７１￥　
（Ｄ　Ｒさは幅の数倍以上あるものとする。−力、躍Ｉ
　Ｂは幅が広い溝である。この上にＣＶ　Ｄ　５ｉ０２
膜６３全堆積して第５図（Ｂ）　ｋ得る。溝Ａは完全に
埋め込まれるが溝Ｂは埋め込まれない。ＣＦ、／Ｈ２に
よるＲ　Ｉ　ＥＶＣ，ｌ：つてｃ　Ｖ　Ｄ　５ｉ０２膜
６３をエツチングして第５図Ωを得る。ＲＩＥの異方性
エツチングによって平坦面に堆積されたｃ　Ｖ　Ｄ　５
ｉｏ２膜６３カ除去され溝Ａｔ／）中ＶＣＣＶ　Ｄ　５
１０２６４７＞’、溝Ｂの中Ｖ’ＣＣＶ　Ｄ　５ｉＯ２
６６が残される。これに第３図（４）を得る方法を用い
て第５図ａを得る。７１は凸領域に、７０は凹領域に残
された方向性を有する堆積膜である。６８は第５図（Ｃ
）の構造を得た後、熱酸化１／ｎ　、ｌ：っテ形＆　Ｌ
ＥＥ　５ｉＱ２膜、６９はＣＶＤ　Ｓｉ、、Ｎ。

膜である。第５図（Ｄ）　Ｋレジストを塗布してパタン
形成し第５図■全得る。７２はパタン形成されたレジス
トで、堆積膜７０ヲ完全におおっている。

弗酸エツチングＶＣよって堆積膜７１を除去し、レジス
ト７２を除去した後、ＣＶ　Ｄ　５１０２膜７３を堆積
しレジスト７４を塗布し第５図面を得る。ＲＩＥによっ
てレジス）　７４　、　ＣＶ　Ｄ　５ｉ０２膜７３を順
次エツチングし第５図（Ｑを得る。７５は７０の側壁の
溝の中に埋め込咬れたｃ　Ｖ　Ｉ）　５ｉＯ２１ｊ募７
３　ｃ″ある。第５図（Ｇ）の構造は、同一基板の中に
幅が狭くて深さが十分深い溝と、深さは十分大きいが１
１モ）も十分大きな溝とが共存しており、昼密度にして
大規模なＬＳＩの素子間分離に適する。ここでは、第３
図（Ａ）〜０の方法の適用例を示しｆｃ、が、これはあ
くまでも−例であり第１図（４）〜（ト）、第２図（Ｎ
〜Ｇつ全素子間分劇１の製造に適用できることは言う壕
でもない。

第６図（４）〜（２）は第１図（４）〜（居の方法をＳ
ＯＩの素子間分離に適用した例である。７６は絶縁物基
板、７７は３ｉ薄膜である。７７を素子領域たけ残して
他の領域全エツチング除去して第６図Ｑ３）’を得る。

この上に方向性を有する膜堆積法によってＳ　ｉ　０２
１模７８を堆積して第６図（Ｃ）を得る。７７の側壁に
堆積した脆弱膜をスライドエツチングによって除去し、
この上にレジストパタン８１　ｋ　形成して第６図（Ｄ
）　ｋ得る。７９　、８０は平坦面に堆積した緻密膜で
ある。レジスト８１ヲマスクにして緻密膜８０を除去し
、再度ＣＶ　Ｄ　５ｉｎ２膜を堆積してＲＩ　Ｅによっ
てＣＶ　Ｄ　８１０２ＩＮをエツチングし７７の側壁の
７字溝にＣＶ　Ｄ　ＳｉＯ□膜８２全８２込む。

Ｓｌ薄瞑７７ＫＭＯ８ＦＥＴｔ形成して第６図（Ｆ）ｋ
得る。８４はソース、８５はドレイン、８３はシリコン
ゲート、８６は層間絶縁膜、８７は電極配線である。

第６図ＱＤ　ＶＣよって表向段差の少ないＳＯＩが実現
されるため、第６図（Ａ）〜０す）の方法はＳＯＩを用
いたＬ　Ｓ　Ｉたとえば５Ｏ８ＬＳＩや５ＩＩＶＩＯＸ
ＬＳＩの素子間分離の平坦化に適する。勿論、第２図（
４）〜（Ｑ、第３図（イ）〜０）を適用できることは言
う壕でもない。

第７図（Ａ）〜［Ｆ］は第４図（ト）〜０」の方法を、
ＭＯＳＦＥＴのソース、ドレインのセルファラインコン
タクト技術に適用した例である。第７図（Ａにおいて８
８は８１基板、８９は菓子分離のための埋め込み酸化膜
、９１はシリコンゲート、９０は多結晶シリコンとＳｉ
基板の熱酸化の速度差を利用して残された多結晶シリコ
ンの酸化膜である。この上に方向性全有する膜堆積法で
アモルファスＳｉを堆積して第７図（Ｂ）　’（ｒ得る
。９２　、９３はアモルファスＳ１の緻密１摸、９４は
アモルファスＳｌの１危弱膜である。この横ｊｔｔに第
４図（イ）〜０（）の方法を適用して第７図（Ｃ）　ｋ
得る。９５　、９６はレジストマニある。

これに第４図帳）、　（＋−Ｔｌの方法を）商用した後
、熱処理してソース９７．ドレイン９８ヲ形成しその上
にレジストパタン９９を形成して第７図（１））　ｋ　
イ４ｈる。

９９全マスクにして９２ヲエツチングしソースお工ひド
レイン引き出（７′市極１００全形１戊し７４後・層間
絶縁１模１０１　、電極配線１０２を形成して第７１ン
」Ｏつケ得る。この方法に、ｌ：つてソースおよびドレ
インの引き出し電、極と、ゲートの」二面が平坦なセル
ファラインコンタクト構造がイ↓Ｊられ、この方法は高
衡度、微細化に有利な方法である。第７図０つは第７図
（Ｑの９１　、１００より下層の平面パタンで、一点鎖
紹１０３での断面構造が第７図（Ｑに示されている。

第８図（５）〜（ト）は第４図］（Ａ）〜ａカの方法を
金属配線の平坦化に適用した例である。第８図（４）に
おい−Ｃ１０４はＳｉ基板、１０５は５１０２瞑等の絶
縁膜、１０６は金属配紺でたとえばＭとする。第８図（
４）に第４凶い）〜（Ｅ）の方法を適用Ｌ７て第８図（
Ｈ）を得る。１０７　、１０８は方向性を有する膜堆積
法による堆積８１０２膜の緻密膜、１０９　、１１０は
レジストである。これに、第４図（ト）、　（Ｇｌの方
法を適用しテｉＪ　Ｂ　図（Ｃ）　ｋ　（ｅる。レジス
）　１０９　、１１１　ｅ除去し、その上にＣＶ　Ｄ　
５ｉｏ２１１１１１２を堆積して第８図ａ】ケ得る。こ
の上に２層目の金属配線１１．３に形成して第８図（ト
）を得る。１１０としてホトレジスト’（ｒ用いる場合
は１０６とは白黒の反転したマスクｉ、１１０としてＦ
Ｂレジストを使用する場合は１０６ヲ形成するときはネ
ガレジストを使用し１１０はボジレジストヲ使用１−る
。この様にリングラフィ工程が一回増えるが同一の）く
クン寸法のマスクを用いているのでパタンを新たに設計
しなお丁必要はない。

第９図（４）〜■は第８図（４）〜［Ｆ］と同様の工程
であるが、第３図０りの堆積法部用いて第９図（５）の
溝δの幅を小さくしている。このため金属配線の間隔は
第８図（Ａ）、Ｃりも小さくできる。１１４゜１１５は
平坦面に方向性を有する１換堆積法で堆積とスライドエ
ツチングを２回繰り返して堆積した緻密膜である。第８
図（Ｂ）と同様の工程で第９図（■３）を得る。１．１
６　、１１７　＋はレジストである。１１６は例えばＡ
Ｚレジストで２００℃程匠でノ・−ドベークする。第８
図（Ｃ１と同様の工程で第９図Ｃ）。

■）を得る。さらに第８図０．（Ｑと同様の工程で第９
図（（俤を得る。

第１０図（Ａ）　、　（Ｂ）は第９図（４）〜■におい
て、金属配線１０６と、方向性を有する堆積１換１１４
　、１１．５の間に第１Ｏ図（Ａ）に示すような堆積膜
１２１をそう入する方法である。例えば１２２をＳ　ｆ
ｏ２１ｉＬ１．２１を５１３Ｎ４　ＩＩ＠とツーること
によって１０６上のＳｉｏ、、除去として弗酸が使用で
きる利点が生ずる。

（発明の効果）以上説明した様に、本発明は基板表面の四狽域に、方向
性を有する膜堆積法による堆積薄嗅の段差Ｍ　ａに堆積
した脆弱験と、レジスト加工工程とを利用して、セルフ
ァライン的に上記薄膜を残す方法全力えるもので、従来
のリフトオフ法に比べてシＺ光工程が１回増１−という
欠点はあるが、以下に述べる大きな利点をもつ。

即ち、堆積膜を除去したい凸領域の上においては、堆積
膜を堆積する前には、凸領域の形成時に使用したレジス
トマスクは除去されている。

従って、その分だけ下地段差のアスペクト比は小さくな
り、凹領域に堆積膜が埋址りや丁いので微細化に適する
。又、凸領域の堆積膜を除去した後、マスクに使用した
レジストが除去されるが、このレジストに’ｆＡう薄膜
は存在せず全て露出している。従って、通常のレジスト
除去エイ呈と同一の工程によってレジストを除去するこ
とにより、プロセス上、汚染をおこすことはない。更に
、凸領域を形成する際、レジストヲリフトオフに適した
形状にする必要はなく、エツチング全終了しレジストパ
タンした後の下地段差の側壁が急１唆となるだけで十分
である。以上の利点により、リフトオフ法ニジもＬＳＩ
のプロセスに一層適したプロセスである。又、選択堆積
やフロー技術にみられる問題もない等の効果を有するも
のである。

【図面の簡単な説明】

第１図は本発明の天施例を示すもので、段差１１Ｉｌｌ
壁上の脆弱膜を除去後レジストを塗布し凸領域のレジス
’−”ｃｒａｇ光して除去し、凸領域の堆積１模を除去
する方法を示す。り１２図乃至第４図は本発明の他の実
施例を示すもので、第２１ン［ば１回の堆積１ｙ口早を
薄くして第１図の方法を２回繰り返す方法、第３図は方
向性のある１模堆積法とスライドエツチングを２回縁９
返した後、第１１ン１の方法て゛凸領域上に堆積した膜
を除去する方法、第４図は凸領域上にレジストパタンを
形成する場合、凹凸領域全形成する際に使用し１こマス
クとパタン寸法が同一の反転マスクもしくはポジネガの
反転レジストを用い第１凶の方法に、ｌ：つて凸領域の
堆積膜を除去する方法、＆↓５図及び第６図は素子間分
離構造への過用１例、第７図はセルファラインコンタク
トへの適用ｆ／１１、第８図乃至第１０図は金属配線平
坦化への適用例、第１１図乃至第１３図は従来の方法を
示す。ｌ・・・・・・・・・・・・基板２・・・・・・・・・・・・マスク３．４・・・・・緻密膜５・・・・・・・・・・・・脆弱膜６・・・・・・・・・・・基板７・・・・・・・・・・・・レジスト８．９・・・・・・緻密１模１．０　、１１・・・・・・脆弱１模１２・・・・・・・・・・・・緻密膜１３・・・・・・・・・・・・凸領域１４・・・・・・・・・・・基板１５・・・・・・・・・・・・レジスト１６・・・・・
・・・・・・・レジスト１．７　、１８・・・・・・緻
密膜１９・・・・・・・・・・・・脆弱膜２０・・・・・・・・・・・・基板２１　、２２・・・・・・緻密膜２３・・・・・・・・・・・・脆弱膜２４・・・・・・・・・・・・隙間２５・・・・・・・・・・・・埋められた隙間２６・・
・・・・・・・・・・レジスト２７・・・・・・・・・
・路光用ビーム２８・・・・・・・・・・・・露光領域
の幅２９・・・・・・・・・・・凸領域の幅３０・・・
・・・・・・・・レジストパタン３１　、３２・・・・
・・緻密１１分３３・・・・・・・・・・・脆弱１俣３４・・・・・・・・・・レジストパタン３５　、３６
・・・・・・緻密膜３７・・・・・・・・・・・脆弱膜３８・・・・・・・・・・・レジストパタン３９・・・
・・・・・・・凹領域に埋め込丘れた堆積膜４０・・・
・・・・・・・・・隙間４１　、４２・・・・・・１回目の堆積膜４．３　、４
４・・・・　２回目の堆積膜４５・・・・・・・・・・
・・凹領域に残された堆積１］募４６・・・・・・・・
・・・・隙間４７・・・・・・・・・・・・ＣＶＤ１摸４８・・・・
・・・・・・レジスト４９・・・・・・・・・・・溝の中に残された５ｊ０２
１１５０・・・・・・・・・・・・基板５１　、５２・・・・・・緻密膜５３・・・・・・・・・・・脆弱膜５４・・・・・・・・・・・・レジスト５５・・・・・
・・・・・・・残されたレジスト５６・・・・・・・・
・・・・レジスト５７・・・・・・・・・・・露光用ビ
ーム５８・・・・・・・・・・・・露光領域５９・・・
・・・・・・・・・凸領域のパタン寸法６０・・・・・
・・・・・・・レジストパタン６１・・・・・・・・・
・・・Ｓｌ基板６２・・・・・・・・・・・・熱酸化膜
６３・・・・・・・・・・・・ＣＶ　Ｄ　５１０２膜６
４・・・・・・・・・・・・ＣＶ　Ｄ　５ｉＯ２１模６
５・・・・・・・・・・・・熱酸化膜６６・・・・・・
・・・・・・ＣＶ　Ｄ　５ｉＯ２１模６７・・・・・・
・・・・・熱酸化膜６８・・・・・・・・・・・・熱酸化膜６９・・・・・
・・・・・・・ＣＶ　Ｄ　Ｓｉ、Ｎ、膜７０・・・・・
・・・・・・・凹領域に残された堆積膜７１・・・・・
・・・・・・・凸領域に残された堆積膜７２・・・・・
・・・・・・レジストパタン７３・・・・・・・・・・
・・ＣＶ　Ｄ　５１０２１模７４・・・・・・・・・レ
ジスト７５・・・・・・・・・・・溝の中に１里め込寸れたＣ
　Ｖ　ｉ）　５ｊＯ２１Ｉぐ７６・・・・・・・・・・
・絶縁物基板７７・・・・・・・・・・・・Ｓｉ薄膜７
８・・・・・・・・・・・・Ｓ　ｉＯ２咬７９　　、　
ｂｏ・・・・・・緻密膜８１・・・・・・・・・・・・レジストパタン８２・・
・・・・・・・・・・７字溝に狸め込才れたＣ　Ｖ　Ｄ
　５ｉ０２膜８３・・・・・・・・・・・・シリコンゲ
ート８４・・・・・・・・・・・・ソース８５・・・・・・・・・・・・ドレイン８６・・・・・
・・・・・・・層間絶縁膜８７・・・・・・・・・・・
・’に椿配想８８・・・・・・・・・・・・Ｓ１基板８
９・・・・・・・・・・・・狸め込の・酸化膜９０・・
・・・・・・・・多結晶シリコン酸化膜９１・・・・−
・・・・・・・シリコンゲート９２　、９３・・・・・
・緻密膜９４・・・・・・・・・・・脆弱膜９５　、９６・・・・・・レジスト９７・・・・・・・・・・・ソース９８・・・・・・・・・・・・）”　Ｌ／　イン９９・
・・・・・・・・・・レジストパタン１００・・・・・
・・・・引出し′電極１０１・・・・・・・・・層間絶
縁膜１０２・・・・・・・・・車積配線１０３・・・・・・・・・一点鎖線１０４・・・・・・・・・Ｓｉ基板１０５・・・・・・・・・絶１條膜１０６・・・・・・・・・金属配線１０７．１０８・・・緻′ｉ＃膜１０９、１１０．１１１・・・レジスト１１２・・・・
・・・・・ｃ　Ｖ　Ｄ　ｓｉｏ□膜１１３・・・・・・
・・・金属配線１１４．１１５・・・緻ｆ＃膜１１６．１１７・・・レジスト１１８・・・・・・・・・レジスト１１９・・・層間絶縁膜１２０・・・・・・・・・金属配線１２１−−−　ＣＶ　Ｉ’）ｓ１３Ｎ４１ａ１２２・・
・・・・・・・５ｉ０２１模特許出願人　日本電信ＭＬ
　＋ｊｉ！ｉ公社竿１２１ｍ１３］２

Claims

【特許請求の範囲】

（１）段差を有する半導体基板上に方向性を有する膜堆
積法によつて薄膜を堆積する工程と、段差側壁に堆積し
た脆弱膜を除去する工程と、ついで全面にレジストを塗
布する工程と、段差によつて囲まれた半導体基板の凸領
域上に堆積された該薄膜をおおうレジストの一部領域を
除去する工程と、ついで残されたレジストをマスクにし
て凸領域上に堆積された該薄膜をエッチングによつて除
去する工程とを具備し、これによつて半導体基板上の凹
領域にのみ該薄膜を残すことを特徴とする半導体装置の
製造方法。
（２）特許請求の範囲第１項に記載した方法を少なくと
も２回以上繰り返すことを特徴とする半導体装置の製造
方法。
（３）段差を有する半導体基板上に、方向性を有する膜
堆積法によつて薄膜を堆積し、段差側壁に堆積した脆弱
膜を除去する工程を少なくとも２回以上繰り返す工程と
、ついで全面にレジストを塗布し、段差によつて囲まれ
た半導体基板の凸領域上に堆積された該薄膜をおおうレ
ジストの一部領域を除去する工程と、ついで残されたレ
ジストをマスクにして凸領域上に堆積された該薄膜をエ
ッチングによつて除去する工程とを具備し、これにより
半導体基板上の凹領域にのみ該薄膜を残すことを特徴と
する半導体装置の製造方法。
（４）パタンの境界に段差を有する半導体基板上に、方
向性を有する膜堆積法によつて薄膜を堆積し、パタンの
境界の段差側壁に堆積した脆弱膜を除去し、この堆積と
除去を少なくとも１回以上繰り返す工程と、ついで全面
に第１のレジスト膜を塗布し、該第１のレジスト膜を異
方性エッチングでエッチングして、該脆弱膜の除去され
た段差側壁から、段差下に堆積した該薄膜上の段差側壁
近傍へ連続してレジストを残す工程と、ついでその上全
面に第２のレジストを塗布し、該パタンと同一パタンを
用いてを露光し段差上に堆積した該薄膜を露出させ、段
差下に堆積した該薄膜を残された第１及び第２のレジス
トでマスクして、露出した段差上の該薄膜をエツチング
によつて除去する工程とを具備し、これにより段差下に
のみ該薄膜を残すことを特徴とする半導体装置の製造方
法。
（５）特許請求の範囲第１項記載の方法により、半導体
基板に形成された溝の中に堆積膜を埋め込み素子間分離
構造を形成することを特徴とする半導体装置の製造方法
。
（６）特許請求の範囲第２項記載の方法により、半導体
基板に形成された溝の中に堆積膜を埋め込み素子間分離
構造を形成することを特徴とする半導体装置の製造方法
。
（７）特許請求の範囲第３項記載の方法により、半導体
基板に形成された溝の中に堆積膜を埋め込み素子間分離
構造を形成することを特徴とする半導体装置の製造方法
。
（８）素子間分離構造及びゲート電極が形成され、ゲー
ト電極のパタンに近接した領域が露出した半導体基板に
対して、特許請求の範囲第４項記載の方法によつてゲー
ト電極に近接した領域で露出した半導体基板の領域を含
む領域に多結晶シリコンを残し、ゲート電極と平坦なセ
ルフアラインコンタクトを形成することを特徴とする半
導体装置の製造方法。
（９）特許請求の範囲第４項記載の方法によつて、半導
体基板上に形成された金属配線間に絶縁膜を埋め込み配
線を平坦化することを特徴とする多層配線を有する半導
体装置の製造方法。